JP2006323293A - 画像形成装置 - Google Patents
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Abstract
【課題】 ＲＯＭライタから制御基板上のＦＲＯＭにデータの読み書きを正常に行うことが可能な画像形成装置を提供する。
【解決手段】 全体を制御するＣＰＵ１２と、ＣＰＵ１２の制御プログラムを格納するＦＲＯＭ１４と、ウォッチドッグタイマを内蔵するＡＳＩＣ１３と、ＦＲＯＭ１４へのデータの読み書きを行うためのＲＯＭライタ１５の接続を検知するＲＯＭライタ接続検知信号ライン１６と、ＲＯＭライタ接続検知信号ライン１６からＡＳＩＣ１３に分岐するウォッチドッグタイマ停止信号ライン１３とを備えた画像形成装置を特徴とする。
【選択図】 図１
【解決手段】 全体を制御するＣＰＵ１２と、ＣＰＵ１２の制御プログラムを格納するＦＲＯＭ１４と、ウォッチドッグタイマを内蔵するＡＳＩＣ１３と、ＦＲＯＭ１４へのデータの読み書きを行うためのＲＯＭライタ１５の接続を検知するＲＯＭライタ接続検知信号ライン１６と、ＲＯＭライタ接続検知信号ライン１６からＡＳＩＣ１３に分岐するウォッチドッグタイマ停止信号ライン１３とを備えた画像形成装置を特徴とする。
【選択図】 図１
Description
本発明は、画像形成装置に関し、特に搭載されているＲＯＭの書き換えに関するものである。
ＣＰＵにて制御を行っている画像形成装置の場合、一般にＣＰＵ暴走に対するフェールセーフ機能としてウォッチドッグタイマを備えている。これは、ＣＰＵが定期的にウォッチドッグタイマカウンタをクリアすることが前提となっており、万一、ＣＰＵ暴走等によりカウンタクリア動作が行われなかった場合は、カウンタがオーバーフローしてリセット信号を自動発生させることで、ＣＰＵ暴走を解除するという仕組みである。
ＲＯＭライタから基板上のフラッシュＲＯＭ（以下、「ＦＲＯＭ」という）にデータの読み書きを行う場合、ＣＰＵは一般に停止状態となるため、ウォッチドッグタイマ（ＷＤＴ）のカウンタクリア動作は行われない。そのため、ＲＯＭライタからの読み書き実行中にウォッチドッグタイマが起動しているとカウンタオーバーフローによりリセット信号が自動発生してしまい、そのリセット信号がＦＲＯＭ等に接続されている場合はＲＯＭライタからの書き込みが正常に行えないという不具合が発生する。
ここで、ウォッチドッグタイマが、ＣＰＵ制御にて起動するタイプであれば、例えば特許文献１のように、ＲＯＭライタからのＦＲＯＭ書き込みを実行する時にＣＰＵに対してスリープ信号を入力してやることでＣＰＵがスリープ状態となるためウォッチドッグタイマを起動させないことが可能である。
しかしながら、ウォッチドッグタイマは、本来、ＣＰＵ暴走に対するフェールセーフであるため、ウォッチドッグタイマの起動はＣＰＵ制御に依存せずにパワーオンリセット解除により自動的に起動することが望ましい。
図３は従来例に係る画像形成装置の機能ブロック図である。
画像形成装置の制御を行う制御基板１１は、ＣＰＵ１２、ウォッチドッグタイマ（ＷＤＴ）を内蔵するＡＳＩＣ１３、ＣＰＵ１２の制御プログラムを格納するＦＲＯＭ１４を備える。符号１５はＦＲＯＭ１４へのデータの読み書きを行うためのＲＯＭライタである。
ここで、ＲＯＭライタ１５からのＲＯＭライタ接続検知信号ライン１６はＣＰＵ１２に接続されており、ＲＯＭライタ１５が接続されている場合、ＣＰＵ１２はスリープ状態となり、かつ、アドレスバス／データバス／リードやライトなどの制御信号への接続がハイインピーダンスとなることで、バスをＲＯＭライタ１５に解放するため、ＲＯＭライタ１５からＦＲＯＭ１４へのデータの読み書きが可能となる。
特開２００２−２７８７８４公報
ＲＯＭライタから基板上のフラッシュＲＯＭ（以下、「ＦＲＯＭ」という）にデータの読み書きを行う場合、ＣＰＵは一般に停止状態となるため、ウォッチドッグタイマ（ＷＤＴ）のカウンタクリア動作は行われない。そのため、ＲＯＭライタからの読み書き実行中にウォッチドッグタイマが起動しているとカウンタオーバーフローによりリセット信号が自動発生してしまい、そのリセット信号がＦＲＯＭ等に接続されている場合はＲＯＭライタからの書き込みが正常に行えないという不具合が発生する。
ここで、ウォッチドッグタイマが、ＣＰＵ制御にて起動するタイプであれば、例えば特許文献１のように、ＲＯＭライタからのＦＲＯＭ書き込みを実行する時にＣＰＵに対してスリープ信号を入力してやることでＣＰＵがスリープ状態となるためウォッチドッグタイマを起動させないことが可能である。
しかしながら、ウォッチドッグタイマは、本来、ＣＰＵ暴走に対するフェールセーフであるため、ウォッチドッグタイマの起動はＣＰＵ制御に依存せずにパワーオンリセット解除により自動的に起動することが望ましい。
図３は従来例に係る画像形成装置の機能ブロック図である。
画像形成装置の制御を行う制御基板１１は、ＣＰＵ１２、ウォッチドッグタイマ（ＷＤＴ）を内蔵するＡＳＩＣ１３、ＣＰＵ１２の制御プログラムを格納するＦＲＯＭ１４を備える。符号１５はＦＲＯＭ１４へのデータの読み書きを行うためのＲＯＭライタである。
ここで、ＲＯＭライタ１５からのＲＯＭライタ接続検知信号ライン１６はＣＰＵ１２に接続されており、ＲＯＭライタ１５が接続されている場合、ＣＰＵ１２はスリープ状態となり、かつ、アドレスバス／データバス／リードやライトなどの制御信号への接続がハイインピーダンスとなることで、バスをＲＯＭライタ１５に解放するため、ＲＯＭライタ１５からＦＲＯＭ１４へのデータの読み書きが可能となる。
しかしながら、上述したように、ＣＰＵがスリープ状態であってもウォッチドッグタイマはパワーオンリセットにより自動的に起動するので、カウンタオーバーフローにより発生するウォッチドッグリセット信号がＦＲＯＭに入ってしまい、ＲＯＭライタからＦＲＯＭへのデータの読み書きを正常に行うことができない。
そこで、本発明はＲＯＭライタから制御基板上のＦＲＯＭにデータの読み書きを正常に行うことが可能な画像形成装置を提供することを目的とする。
そこで、本発明はＲＯＭライタから制御基板上のＦＲＯＭにデータの読み書きを正常に行うことが可能な画像形成装置を提供することを目的とする。
上記目的を達成するために、請求項１記載の発明は、ＣＰＵと、該ＣＰＵの制御プログラムを格納するフラッシュＲＯＭと、ウォッチドッグタイマを内蔵するＡＳＩＣと、を備え、前記ＣＰＵの暴走に対するフェールセーフ機能を有する画像形成装置において、前記フラッシュＲＯＭへのデータの読み書きを行うためのＲＯＭライタの接続を検知するＲＯＭライタ接続検知信号ラインと、該ＲＯＭライタ接続検知信号ラインから前記ＡＳＩＣに分岐するウォッチドッグタイマ停止信号ラインとを備えたことを特徴とする。
請求項２記載の発明は、請求項１に記載の画像形成装置において、電源供給ユニットと前記ＲＯＭライタのどちらから給電されたか検知する給電検知回路を備え、給電検知信号ラインを前記ＲＯＭライタ接続検知信号ラインと兼ねたことを特徴とする。
請求項２記載の発明は、請求項１に記載の画像形成装置において、電源供給ユニットと前記ＲＯＭライタのどちらから給電されたか検知する給電検知回路を備え、給電検知信号ラインを前記ＲＯＭライタ接続検知信号ラインと兼ねたことを特徴とする。
本発明によれば、ＲＯＭライタ接続検知信号にてＲＯＭライタの接続を検知するとウォッチドッグタイマを停止する制御を行うので、ＲＯＭライタから基板上のＦＲＯＭにデータの読み書きを正常に行うことが可能となる。
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は本発明の第１の実施形態に係る画像形成装置の機能ブロック図である。画像形成装置の制御を行う制御基板１１は、ＣＰＵ１２、ウォッチドッグタイマを内蔵するＡＳＩＣ１３、ＣＰＵ１２の制御プログラムを格納するＦＲＯＭ１４を備える。符号１５はＦＲＯＭ１４へのデータの読み書きを行うためのＲＯＭライタである。
ここで、ＲＯＭライタ１５からのＲＯＭライタ接続検知信号ライン１６はＣＰＵ１２に接続されており、かつウォッチドッグタイマを内蔵するＡＳＩＣ１３にもウォッチドッグタイマ停止信号ライン１７として接続されており、ＲＯＭライタ接続を検知するとウォッチドッグタイマ１３が停止するようになっている。
それにより、ウォッチドッグリセット信号が発生すること無く、ＲＯＭライタ１５からＦＲＯＭ１４へのデータの読み書きを正常に行うことができる。
図１は本発明の第１の実施形態に係る画像形成装置の機能ブロック図である。画像形成装置の制御を行う制御基板１１は、ＣＰＵ１２、ウォッチドッグタイマを内蔵するＡＳＩＣ１３、ＣＰＵ１２の制御プログラムを格納するＦＲＯＭ１４を備える。符号１５はＦＲＯＭ１４へのデータの読み書きを行うためのＲＯＭライタである。
ここで、ＲＯＭライタ１５からのＲＯＭライタ接続検知信号ライン１６はＣＰＵ１２に接続されており、かつウォッチドッグタイマを内蔵するＡＳＩＣ１３にもウォッチドッグタイマ停止信号ライン１７として接続されており、ＲＯＭライタ接続を検知するとウォッチドッグタイマ１３が停止するようになっている。
それにより、ウォッチドッグリセット信号が発生すること無く、ＲＯＭライタ１５からＦＲＯＭ１４へのデータの読み書きを正常に行うことができる。
図２は本発明の第２の実施形態に係る画像形成装置の機能ブロック図である。画像形成装置の制御を行う制御基板１１は、ＣＰＵ１２、ウォッチドッグタイマを内蔵するＡＳＩＣ１３、ＣＰＵ１２の制御プログラムを格納するＦＲＯＭ１４を備える。符号１５はＦＲＯＭ１４へのデータの読み書きを行うためのＲＯＭライタである。
制御基板１１にＰＳＵ(電源供給ユニット)１８が接続されている場合はＰＳＵ１８からＶｃｃが給電される。制御基板１１にＲＯＭライタ１５が接続さている場合は、ＲＯＭライタ１５からＶｃｃが給電される。
ＰＳＵ１８と給電検知信号ライン１９との間にダイオード２０が設けてあり、ＰＳＵ１８からＶｃｃが給電される場合、ダイオード２０により給電検知信号ラインに対して電圧がかからないため、給電検知信号ライン１９はＬレベルとなり、ＲＯＭライタ１５は接続されていないと判断される。また、ＲＯＭライタ１５からＶｃｃが給電される場合、給電検知信号ラインはＨレベルとなり、ＲＯＭライタ１５が接続されていると判断される。従って、給電検知信号ライン１９はＲＯＭライタ接続検知信号ライン１６を兼ねていることになる。
よって、ＰＳＵ１８とＲＯＭライタ１５のどちらからＶｃｃ給電されたかによって、ＲＯＭライタ接続を検知できるため、ＲＯＭライタインタフェースにＲＯＭライタ接続検知信号ライン１６を設けなくても、ＲＯＭライタ接続時にＲＯＭライタ１５からＦＲＯＭ１４へのデータの読み書きを正常に行うことができる。
制御基板１１にＰＳＵ(電源供給ユニット)１８が接続されている場合はＰＳＵ１８からＶｃｃが給電される。制御基板１１にＲＯＭライタ１５が接続さている場合は、ＲＯＭライタ１５からＶｃｃが給電される。
ＰＳＵ１８と給電検知信号ライン１９との間にダイオード２０が設けてあり、ＰＳＵ１８からＶｃｃが給電される場合、ダイオード２０により給電検知信号ラインに対して電圧がかからないため、給電検知信号ライン１９はＬレベルとなり、ＲＯＭライタ１５は接続されていないと判断される。また、ＲＯＭライタ１５からＶｃｃが給電される場合、給電検知信号ラインはＨレベルとなり、ＲＯＭライタ１５が接続されていると判断される。従って、給電検知信号ライン１９はＲＯＭライタ接続検知信号ライン１６を兼ねていることになる。
よって、ＰＳＵ１８とＲＯＭライタ１５のどちらからＶｃｃ給電されたかによって、ＲＯＭライタ接続を検知できるため、ＲＯＭライタインタフェースにＲＯＭライタ接続検知信号ライン１６を設けなくても、ＲＯＭライタ接続時にＲＯＭライタ１５からＦＲＯＭ１４へのデータの読み書きを正常に行うことができる。
１１ 制御基板、１２ ＣＰＵ、１３ ウォッチドッグタイマを内蔵するＡＳＩＣ、１４ ＦＲＯＭ、１５ ＲＯＭライタ、１６ ＲＯＭライタ接続検知信号ライン、１７ ウォッチドッグタイマ停止信号ライン、１９ 給電検知信号ライン(給電検知回路構成要素)、２０ ダイオード(給電検知回路構成要素)
Claims (2)
- ＣＰＵと、該ＣＰＵの制御プログラムを格納するフラッシュＲＯＭと、ウォッチドッグタイマを内蔵するＡＳＩＣと、を備え、前記ＣＰＵの暴走に対するフェールセーフ機能を有する画像形成装置において、前記フラッシュＲＯＭへのデータの読み書きを行うためのＲＯＭライタの接続を検知するＲＯＭライタ接続検知信号ラインと、該ＲＯＭライタ接続検知信号ラインから前記ＡＳＩＣに分岐するウォッチドッグタイマ停止信号ラインとを備えたことを特徴とする画像形成装置。
- 請求項１に記載の画像形成装置において、電源供給ユニットと前記ＲＯＭライタのどちらから給電されたか検知する給電検知回路を備え、給電検知信号ラインを前記ＲＯＭライタ接続検知信号ラインと兼ねたことを特徴とする画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005148439A JP2006323293A (ja) | 2005-05-20 | 2005-05-20 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005148439A JP2006323293A (ja) | 2005-05-20 | 2005-05-20 | 画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006323293A true JP2006323293A (ja) | 2006-11-30 |
Family
ID=37543003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005148439A Pending JP2006323293A (ja) | 2005-05-20 | 2005-05-20 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006323293A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008197906A (ja) * | 2007-02-13 | 2008-08-28 | Taito Corp | 電子回路、スレーブ基板、書込み制御プログラム、及びデータ更新方法 |
| JP2010186220A (ja) * | 2009-02-10 | 2010-08-26 | Nisca Corp | マイクロプロセッサの監視装置及びマイクロプロセッサの監視方法 |
| JPWO2020184414A1 (ja) * | 2019-03-13 | 2021-10-14 | 日本製鉄株式会社 | 電縫鋼管溶接監視方法、電縫鋼管製造方法、電縫鋼管溶接監視装置、及び電縫鋼管製造装置 |
-
2005
- 2005-05-20 JP JP2005148439A patent/JP2006323293A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008197906A (ja) * | 2007-02-13 | 2008-08-28 | Taito Corp | 電子回路、スレーブ基板、書込み制御プログラム、及びデータ更新方法 |
| JP2010186220A (ja) * | 2009-02-10 | 2010-08-26 | Nisca Corp | マイクロプロセッサの監視装置及びマイクロプロセッサの監視方法 |
| JPWO2020184414A1 (ja) * | 2019-03-13 | 2021-10-14 | 日本製鉄株式会社 | 電縫鋼管溶接監視方法、電縫鋼管製造方法、電縫鋼管溶接監視装置、及び電縫鋼管製造装置 |
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