JP4423124B2

JP4423124B2 - 情報処理システム及び画像形成装置

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Publication number: JP4423124B2
Application number: JP2004194670A
Authority: JP
Inventors: 道隆福田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2010-03-03
Anticipated expiration: 2024-06-30
Also published as: JP2006018502A

Description

本発明は、情報処理システム及び画像形成装置に係り、特に、装置不使用時の待機電力を低減することができる情報処理システム及び画像形成装置に関する。

各種の入出力機器が接続される情報処理システム、情報処理システムを含む画像形成装置は、使用されていないときにも、何時でも直ちに使用することができるように電源を投入した状態で待機させられているのが一般的である。このため、待機時の消費電力を極力低減することが、装置の省エネルギー化を図る上で重要である。例えば、コピー、プリンタ、マルチファンクションプリンタ等の画像形成装置について見ると、その待機電力を低減するためには、「必要最小限の部位を残して、他の電源を落とす」ということが重要となる。ここいう「必要最小限の部位」とは、電源制御を行う部位、復帰要因を検出する部位等であり、従来技術によるこれらの装置は、待機状態のときに電源制御を行う部位、復帰要因を検出する部位等にだけ電力の供給を行い、他の部位への電力の供給を停止するように構成されるのが一般的である。

なお、この種の複合機の省エネに関する従来技術として、例えば、特許文献１等に記載された技術が知られている。
特開２００３−８９２５４号公報

前述した従来技術は、待機状態のときに電源制御を行う部位、復帰要因を検出する部位等にだけ電力の供給を行い、他の部位への電力の供給を停止するように構成されているので、装置の省エネルギー化を図ることができるものであるが、前述のような電源制御を行うことにより、電源ＯＮ、ＯＦＦの論理的な順番が複雑化し、電源をＯＮ、ＯＦＦする順番に注意しなければなず、また、内部の回路デバイス相互間の電源の回り込み、特に、電源ＯＦＦの回路デバイスへの電源の回り込みに注意しなければならないという問題点を生じさせる。

本発明の目的は、前述した従来技術の問題点を解決し、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができるようにした情報処理システム及び画像形成装置を提供することにある。

前述の目的を達成するための本発明の第１の手段は、電源供給ユニットから電源供給されると共に、複数の入出力装置が接続されて構成される情報処理システムにおいて、電源オンの立ち上げを行う起動制御、当該立ち上げ後に所定時間の未使用状態又は外部からの指示により待機状態に移行する待機制御、当該待機状態から復帰要因に基づいて各種要求の動作が可能なように復帰する復帰制御を行うシステム制御コントローラを備え、前記システム制御コントローラは、入出力インタフェースと、復帰要因を検出する復帰要因検出手段と、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段と、を有し、前記電源制御手段は、前記複数の入出力装置に対する電源の供給を所定の順序で制御することにより前記起動制御、前記待機制御、前記復帰制御を行うと共に、当該待機制御時には少なくとも内部の電源制御部と前記復帰要因検出手段による前記復帰要因の検出結果を示す復帰信号を検出する復帰信号検出部とを残して他の部位の電源を落とし、当該復帰制御時には当該復帰信号により当該復帰要因が検出されたときに当該他の部位を復帰動作させ、前記ハイインピーダンス制御手段は、前記複数の入出力装置に対する電源の供給が前記電源制御手段により行われているか否かに従って前記入出力インタフェースの出力部に対する前記待機制御時におけるハイインピーダンス制御を行い、前記貫通電流防止制御手段は、前記複数の入出力装置に対する電源の供給が前記電源制御手段により行われているか否かに従って前記入出力インタフェースの出力部に対する前記復帰制御時における前記ハイインピーダンス制御の中止を行うことにより当該入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする。

また、本発明の第２の手段は、前記第１の手段において、前記システム制御コントローラは、前記電源制御手段による前記待機制御時にもリセットされないレジスタを具備し、当該電源制御手段による前記復帰制御時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする。

更に、本発明の第３の手段は、前記第１の手段において、前記システム制御コントローラは、前記復帰信号検出部により前記復帰要因が検出されたときにハードウエアにより前記復帰制御を行うことを特徴とする。

加えて、本発明の第４の手段は、前記第１の手段において、前記システム制御コントローラは、浅い省エネ状態での前記待機制御時に前記復帰信号検出部により前記復帰要因が検出されたときに割り込みを発生させ、ソフトウエアにより前記復帰制御を行うことを特徴とする。

また、本発明の第５の手段は、前記第１の手段において、前記入出力インタフェースは、貫通電流防止を行うための入力マスク手段を有することを特徴とする。

一方、前述の目的を達成するための本発明の第６の手段は、画像形成を制御するエンジンコントローラと、電源供給ユニットから電源供給されて画像データのハンドリングを行うと共に、電源オンの立ち上げを行う起動制御、当該立ち上げ後に所定時間の未使用状態又は外部からの指示により待機状態に移行する待機制御、当該待機状態から復帰要因に基づいて各種要求の動作が可能なように復帰する復帰制御を行うシステム制御コントローラとを有し、前記エンジンコントローラが前記システム制御コントローラから制御されて画像の形成を行う画像形成装置において、前記システム制御コントローラは、入出力インタフェース、前記復帰要因を検出する復帰要因検出手段、電源制御手段、ハイインピーダンス制御手段、及び貫通電流防止制御手段を有し、前記電源制御手段は、前記複数の入出力装置に対する電源の供給を所定の順序で制御することにより前記起動制御、前記待機制御、前記復帰制御を行うと共に、当該待機制御時には少なくとも内部の電源制御部と前記復帰要因検出手段による前記復帰要因の検出結果を示す復帰信号を検出する復帰信号検出部とを残して他の部位の電源を落とし、当該復帰制御時には当該復帰信号により当該復帰要因が検出されたときに当該他の部位を復帰動作させ、前記ハイインピーダンス制御手段は、前記複数の入出力装置に対する電源の供給が前記電源制御手段により行われているか否かに従って前記入出力インタフェースの出力部に対する前記待機制御時におけるハイインピーダンス制御を行い、前記貫通電流防止制御手段は、前記複数の入出力装置に対する電源の供給が前記電源制御手段により行われているか否かに従って前記入出力インタフェースの出力部に対する前記復帰制御時における前記ハイインピーダンス制御の中止を行うことにより当該入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする。

また、本発明の第７の手段は、前記第６の手段において、前記システム制御コントローラは、前記電源制御手段による前記待機制御時にもリセットされないレジスタを具備し、当該電源制御手段による前記復帰制御時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする。

更に、本発明の第８の手段は、前記第６の手段において、前記システム制御コントローラは、前記復帰信号検出部により前記復帰要因が検出されたときにハードウエアにより前記復帰制御を行うことを特徴とする。

加えて、本発明の第９の手段は、前記第６の手段において、前記システム制御コントローラは、前記復帰信号検出部により前記復帰要因が検出されたときにハードウエアにより前記復帰制御を行うことを特徴とする。

また、本発明の第１０の手段は、前記第６の手段において、前記入出力インタフェースは、前記システム制御コントローラ及び前記エンジンコントローラに設けられると共に、貫通電流防止を行う入力マスク手段を有することを特徴とする。

前述した本発明の第１〜第５の手段によれば、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができるようにした情報処理システムを提供することができ、また、本発明の第６〜第１０の手段によれば、前述と同様な効果を奏することができる画像形成装置を提供することができる。

本発明によれば、待機電力の低減を図り、内部の回路デバイス相互間の電源の回り込みを防止して使用デバイスの長寿命化を図ることを可能とすると共に、待機状態からの復帰時に、高速に起動、復帰させることができる。

以下、本発明による情報処理システム及び画像形成装置の実施形態を図面により詳細に説明する。なお、以下に説明する本発明の実施形態は、本発明を画像形成装置に適用したものとして説明するが、本発明は、ディスプレイ、ＨＤドライバ、ＤＶＤドライバ等の外部記憶装置、プリンタ等の複数の入出力装置が接続されて構成される情報処理システムにも適用することができる。

図１は本発明の一実施形態による画像形成装置の構成を示すブロック図である。図１において、Ａ１はシステムコントローラＡＳＩＣ、Ａ２、Ｂ１はＣＰＵ、Ａ３、Ｂ３はＲＯＭ／ＲＡＭ、Ａ５はＲＥＳＥＴＩＣ、Ａ６はプルアップ抵抗、Ｂ２はエンジンコントローラＡＳＩＣ、Ｃ０は電源供給ユニット、Ｃ１〜Ｃ５はレギュレータ、Ｅ１はＰＣＩバス、Ｅ２はＩ／Ｏインタフェース、Ｅ３はデータ出力、Ｅ４はＰＣインタフェース、Ｄ１は復帰要因検出部である。

本発明の一実施形態による画像形成装置は、図１に示すように、画像情報に対する処理を行うシステムコントローラＡＳＩＣＡ１と、ＣＰＵＡ２と、ＲＯＭ／ＲＡＭＡ３と、ＲＥＳＥＴＩＣＡ５と、プルアップ抵抗Ａ６とにより構成される画像処理部、プリンタ、スキャナ等の制御を行うエンジンコントローラＡＳＩＣＢ２と、ＣＰＵＢ１と、ＲＯＭ／ＲＡＭＢ３とにより構成される画像形成部により構成され、各部位に対して電源供給ユニットＣ０からの電源の供給を制御するレギュレータＣ１〜Ｃ５が備えられている。

そして、システムコントローラＡＳＩＣＡ１は、主として画像データのハンドリング（圧縮伸張、回転等）、ＣＰＵやメモリに対するインターフェース、ネットワークやＵＳＢ、ＨＤＤやＳＤカード等の各種Ｉ／ＯインターフェースＥ２、エンジンコントローラインターフェースＥ１、ＰＣを接続するＰＣインタフェースＥ４、後述する復帰信号、ＰＣインタフェースＥ４から入力される何等かの指示情報、あるいは、図示しないネットワークインタフェースを介して送信されてくる処理要求等を検出する復帰要因検出部Ｄ１を有すると共に、電源制御機能を備えている。電源制御機能は、各部位への電源の供給を制御するためレギュレータＣ５、Ｃ４、Ｃ１、Ｃ２を制御する電源制御信号Ｓ１〜Ｓ４を出力する。

システムコントローラのＣＰＵＡ２は、プリンタの描画処理や、システムコントローラＡＳＩＣＡ１の制御等を司る。ＲＯＭ／ＲＡＭＡ３は、プログラム、画像データ等を格納するメモリである。また、ＲＥＳＥＴＩＣＡ５は、システムコントローラＡＳＩＣＡ１に供給される電源電圧を監視し、一定条件以上の電圧になると、出力信号Ｓ９ＲＥＳＥＴＥを動作させてシステムコントローラＡＳＩＣＡ１に知らせる。プルアップ抵抗Ａ６は、エンジンコントローラインターフェースＥ１、すなわち、ＰＣＩバスに対するプルアップ抵抗であり、レギュレータＣ１の電源出力Ｐ２により、ＰＣＩバスをプルアップする。

エンジンコントローラＡＳＩＣＢ２は、システムコントローラＡＳＩＣＡ２からＰＣＩバスを介した画像データを入力して、図示しないプリンタの書き込み系に同期させてからインタフェースＥ３に出力する。エンジンコントローラのＣＰＵＢ１は、主に、エンジンコントローラＡＳＩＣＢ２の制御等を司る。ＲＯＭ／ＲＡＭＢ３は、プログラム等を格納するメモリである。

レギュレータＣ１〜Ｃ５は、電源ユニットＣ０からの電源出力Ｐ１を受け、システムコントローラＡＳＩＣＡ１から出力される電源制御信号Ｓ１〜Ｓ４の状態を見て、電源出力Ｐ２〜Ｐ６を出力制御する。但し、レギュレータＣ３は、電源ユニットＣ０から電源出力Ｐ１が供給されている限り常に電源出力Ｐ３を出力している。

ＷＡＫＥＩＯ信号Ｓ８は、省エネ状態から復帰するための要因信号であり、例えば、ドアーカバーセンサや操作部のスイッチ、ＡＤＦ開閉センサ、用紙検出センサ等の主としてセンサ系からの信号であり、システムコントローラＡＳＩＣＡ１の内部に設けられる復帰要因検出部Ｄ１で検出され、システムを復帰させるために用いられる。また、システムコントローラＡＳＩＣＡ１の内部に設けられる復帰要因検出部Ｄ１は、インタフェースＥ４からの制御信号、Ｉ／ＯインタフェースＥ２からの信号をも検出し、これによりシステムを復帰させることができる。この場合におけるシステムの復帰は、ＣＰＵＡ２の電源が落とされてシステムが待機している場合には、ハードウェアにより復帰動作が行われ、ＣＰＵＡ２に電源が供給された状態でシステムが待機している場合には、復帰指示が復帰要因検出部Ｄ１からＣＰＵＡ２に報告されてソフトウェアにより復帰動作が行われる。

前述において、システムコントローラＡＳＩＣＡ１に入力される信号として、ＶＤＥＴＰＣＩ信号Ｓ５があり、この信号は、エンジンコントローラＡＳＩＣＢ２の電源状態を知らせる信号である。また、すでに触れたように、電源制御信号Ｓ１〜Ｓ４は、それぞれ、ＰＯＮＰＣＩＳ１、ＰＯＮＥＮＧＳ２、ＰＯＮＰＵＰＳ３、ＰＯＮＣＴＬＳ４である。

図２は前述のように構成される本発明の実施形態による画像形成装置における電源ＯＮ時の立ち上げシーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＩＤＬＥステージ、ＰＯ１ステージ、ＰＯ２ステージ、及び、ＡＣＴステージの４つのステージからなる。

ＩＤＬＥステージ
電源が投入されると、電源ユニットＣ０から電源Ｐ１が出力され、レギュレータＣ３は、これを受けて電源Ｐ３を出力してシステムコントローラＡＳＩＣＡ１に電源の供給を開始する。一方、電源Ｐ３の立ち上がりを受けて、リセットＩＣＡ５が所定の時間後にパワーオンリセット信号Ｓ９としてのＲＥＳＥＴＥをＨレベルにディアサートするので、システコントローラＡＳＩＣＡ１のリセットが解除される。システコントローラＡＳＩＣＡ１は、ＣＰＵＢ１や、ＲＯＭ／ＲＡＭＢ３等のエンジン回路へ電源を投入するため、電源のＯＦＦ時にＬレベルとなっていたＰＯＮＥＮＧＳ２信号をＬレベルにアサートしたままとし、また、エンジンコントローラＡＳＩＣＢ２へ電源を投入するため、前述と同様に電源のＯＦＦ時にＬレベルとなっていたＰＯＮＰＣＩＳ１信号をＬレベルにアサートしたままとする。これらの信号Ｓ１、Ｓ２のＬレベルアサートを受けて、レギュレータＣ４、Ｃ５のそれぞれは、電源Ｐ５、Ｐ６を出力し、目的デバイスへ電源の供給を開始する。システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＰＣＩＳ５信号が電源供給を受けてＨレベルに上がるのを、すなわち、レギュレータＣ５からの電源Ｐ６がエンジンコントローラＡＳＩＣＢ２に供給されてＨレベルに上がるのを待つ。ここまでが、ＩＤＬＥステージである。

ＰＯ１ステージ
システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＰＣＩＳ５信号が電源供給を受けてＨレベルに上がったことを検出すると、ＰＯＮＣＴＬＳ４信号をＬレベルにアサートする。これは、ＣＰＵＡ２や、ＲＯＭ／ＲＡＭＡ３に電源を供給するためである。ＰＯＮＣＴＬＳ４信号がＬレベルにアサートされると、レギュレータＣ２は、電源Ｐ４の出力を行う。システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＣＴＬＳ７信号がレギュレータＣ２からの電源Ｐ４の電源供給を受けてＨレベルに上がるのを待つ。ここまでが、ＰＯ１ステージである。

ＰＯ２ステージ
システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＣＴＬＳ７信号が電源供給を受けてＨレベルに上がったことを検出するとＰＯＮＰＵＰＳ３信号をＬレベルにアサートする。これは、インタフェースＥ１であるＰＣＩバスへのプルアップ電源供給をするためである。レギュレータＣ１は、これを受けてＰ２電源Ｐ２を出力をしてプルアップ電源の供給を行う。

なお、本ステージ以降で、システムコントローラＡＳＩＣＡ１は、ここまでのステージにおいて、ＶＤＥＴＣＴＬＳ７で電源の投入が有効とされるデバイス（説明している例では、ＣＰＵＡ２、ＲＯＭ／ＲＡＭＡ３等）とのインターフェース及び各種の入出力装置が接続されるインタフェースＥ２の特に出力端子をＨＩ−Ｚ（ハイインピーダンス）としていたが、このＰＯ２ステージ以降でＨＩ−Ｚ処理を中止してドライブする。これは、相手デバイスの電源が入るまでＨＩ−Ｚ処理をしておかないと、相手のデバイスが壊れてしまう恐れがあるからである。

ＡＣＴステージ
システムコントローラＡＳＩＣＡ１は、ＰＯＮＰＵＰＳ３信号のＬレベルへのアサート後、プルアップ電源Ｐ２が確実に立ち上がるのを待ってからＰＣＩ＿ＲＳＴＳ１０信号をＨレベルにディアサートする。このＰＣＩ＿ＲＳＴＳ１０信号がＨレベルにディアサートされたことを受けて、エンジンコントローラＡＳＩＣＢ２は、それまでＨＩ−Ｚ処理を行っていたＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。また、Ａ１システムコントローラＡＳＩＣは、それまでＨＩ−Ｚ処理を行っていたＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。ＰＣＩバスに対するＨＩ−Ｚ処理の中止は、ＰＣＩバスに対するプルアップ電源が入ってからでないと、ＰＣＩバスのインターフェースＥ１の出力電流が電源Ｐ２側のラインへ回りこむ恐れがあるので前述の順番で制御する。

以上で立ち上げシーケンスが終了し、このＡＣＴステージにおいて、図１に示す画像形成装置は、直ちに画像形成のための各種の要求に対する動作を行うことが可能となる。

図３は前述した立ち上げシーケンス終了後に待機状態に移行する待機シーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＡＣＴステージの状態で所定の時間使用されなかったとき、あるいは、ユーザからの待機指示等によって開始されるシーケンスであり、ＰＦ１ステージ、ＰＦ２ステージ、ＰＦ３ステージ、ＰＦ４ステージ、ＭＦＰＩＤＬＥステージ、ＢＡＳＦ１ステージ、ＢＡＳＩＤＬＥステージの７つのステージからなる。

ＰＦ１ステージ
システムコントローラＡＳＩＣＡ１は、ＰＯＮＥＮＧＳ２信号をＨレベルにディアサートする。これにより、レギュレータＣ４は、電源Ｐ５の出力を止める。この処理は、エンジンコントローラＡＳＩＣＢ２以外のエンジン系の電源を落とすことを目的とする処理である。

ＰＦ２ステージ
システムコントローラＡＳＩＣＡ１は、ＰＣＩ＿ＲＳＴＳ１０信号をＬレベルにアサートする。この信号を受けて、エンジンコントローラＡＳＩＣＢ２は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を実施する。また、システムコントローラＡＳＩＣＡ１は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を実施する。このＨＩ−Ｚ処理は、ＰＣＩバスへのプルアップ電源を切るより前に実施され、これにより、電源Ｐ２のラインへの出力電流の回り込みを防止するためである。

ＰＦ３ステージ
システムコントローラＡＳＩＣＡ１は、ＰＯＮＰＵＰＳ３信号をＨレベルにディアサートしてＰＣＩバスに対するプルアップ電源Ｐ２を切る。

ＰＦ４ステージ
システムコントローラＡＳＩＣＡ１は、ＰＯＮＰＣＩＳ１信号をＨレベルへディアサートしてエンジンコントローラＡＳＩＣＢ２への電源Ｐ６の供給を停止する。システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＰＣＩＳ５信号がＬレベルに下がるのを、すなわち、レギュレータＣ５からの電源Ｐ６のエンジンコントローラＡＳＩＣＢ２への供給が停止してＬレベルに下がるのを待つ。ここまでが、ＰＦ４ステージである。

ＭＦＰＩＤＬＥステージ
システムコントローラＡＳＩＣＡ１は、電源Ｐ６が切れてＶＤＥＴＰＣＩＳ５信号がＬレベルに下がったことを検出してＭＦＰＩＤＬＥステージに入る。ところで、省エネモードにも色々あり、深い省エネと浅い省エネ等複数の省エネモードが存在する。これは、画像形成装置の形態によって異なってくる。例えば、スタンドアローンのコピー機の場合、電源制御を司るシステムコントローラＡＳＩＣＡ１と、本体のセンサ用電源（操作部ボタンや、ドア開閉検知等）以外の電源をＯＦＦすることができる。センサで変化を検出して省エネから復帰するため、これらは電源ＯＦＦしない。これを深い省エネと呼ぶ。また、例えば、パーソナルコンピュータ（ＰＣ）等と外部と接続可能なマルチファンクションプリンタの場合、省エネからの復帰を想定してＣＰＵＡ２やＲＯＭ／ＲＡＭＡ３等も電源をＯＦＦしない。これを浅い省エネと呼ぶ。ここでは、深い省エネを例として、次の説明を続けるが、浅い省エネの場合、このＭＦＰＩＤＬＥステージで待機をする。深い省エネの場合、システムコントローラＡＳＩＣＡ１は、さらに、ＣＰＵＡ２やＲＯＭ／ＲＡＭＡ３等に対する電源Ｐ４を切断するために、ＰＯＮＣＴＬＳ４信号をＨレベルへディアサートしてレギュレータＣ２からの電源Ｐ４を停止させればよい。

ＢＡＳＦ１ステージ
システムコントローラＡＳＩＣＡ１は、ＰＯＮＣＴＬＳ４のＨレベルへのディアサートにより電源Ｐ４が切断されて、ＶＤＥＴＣＴＬＳ７信号がＬレベルに落ちるのを待つ。

ＢＡＳＩＤＬＥステージ
ＶＤＥＴＣＴＬＳ７信号がＬレベルに落ちれば、深い省エネ状態での待機状態への移行が完了する。電源Ｐ４系に接続されるデバイス（説明している例では、ＣＰＵＡ２や、ＲＯＭ／ＲＡＭＡ３）とインターフェースするＡ１システムコントローラＡＳＩＣＡ１の出力系端子、例えば、図１に示す例の場合、ＨＤＤ、各種メディアカード等が接続されるインタフェースＥ２の出力系端子は、このＢＡＳＩＤＬＥステージからＨＩ−Ｚ処理される。これは、相手デバイスの電源が切れたことによる電流の回り込みを防止するためである。

以上で待機シーケンスが終了し、このＢＡＳＩＤＬＥステージにおいて、図１に示す画像形成装置は、深い省エネ状態での待機状態になり、復帰が指示されるまで、この待機状態を続ける。

前述において、ＣＰＵＡ２やＲＯＭ／ＲＡＭＡ３等に対する電源Ｐ４を切断することなく、すなわち、浅い省エネ状態で待機した場合、システムコントローラＡＳＩＣＡ１は、復帰要因検出部が復帰要因を検出するした場合に、ＣＰＵＡ２に割り込みを発生させて、ソフトウエアにより復帰制御させるようにすることができる。

また、前述において、深い省エネの場合、システムコントローラＡＳＩＣＡ１は、ＣＰＵＡ２やＲＯＭ／ＲＡＭＡ３等に対する電源Ｐ４を切断するために、ＰＯＮＣＴＬＳ４信号をＨレベルへディアサートしてレギュレータＣ２からの電源Ｐ４を停止させるとしたが、本発明は、ＣＰＵＡ２とＲＯＭ／ＲＡＭＡ３とに対する電源の供給を別々のレギュレータを設けて独立に制御し、ＲＯＭ／ＲＡＭＡ３に対する電源の供給を行い、ＣＰＵＡ２に対する電源の供給を停止して待機状態に入るように制御することができる。この場合、待機状態でも電源の供給が続けられているシステムコントローラＡＳＩＣＡ１の内部に、ＲＯＭ／ＲＡＭＡ３に対する電源の供給を行った状態で待機状態となったか否かを示す情報を保持するレジスタを設けておく。このようにすると、復帰時に、ＣＰＵＡ２は、レジスタの内容によりＲＯＭ／ＲＡＭＡ３が電源の供給が続けられた状態で待機状態となっていたか否かを知ることができ、ＲＯＭ／ＲＡＭＡ３に電源の供給が続けられていた場合、ＲＯＭ／ＲＡＭＡ３の情報を使用して、直ちに復帰制御を行うことが可能となる。

図４は前述した待機状態から直ちに画像形成のための各種の要求に対する動作を行うことが可能な状態に復帰する復帰シーケンスを説明する図であり、次に、これについて説明する。なお、このシーケンスは、ＢＡＳＩＤＬＥステージ、ＰＲ１ステージ、ＰＲ２ステージ、ＰＲ３ステージ、ＡＣＴステージの５つのステージからなる。

ＢＡＳＩＤＬＥステージ
前述した待機シーケンスにおけるＢＡＳＩＤＬＥステージと同一のステージであり、ＷＡＫＥ＿ＩＯＳ８信号を通して復帰要因の信号が変化することにより復帰シーケンスが開始される。復帰要因の信号としては、例えば、ユーザがＡＤＦを開閉したことによるセンサからの信号でもよいし、操作部上の何等かのボタン信号でもよい。このステージは、復帰要因を待っているステージである。

ＰＲ１ステージ
システムコントローラＡＳＩＣＡ１は、ＷＡＫＥ＿ＩＯＳ８を通して復帰要因の変化を検出すると、エンジン系の電源を投入するため、ＰＯＮＰＣＩＳ１信号、ＰＯＮＥＮＧＳ２信号をＬレベルにアサートする。その後、システムコントローラＡＳＩＣＡ１は、ＰＯＮＰＣＩＳ１信号により、レギュレータＣ５からの電源Ｐ６が立ち上がったことを確認するため、ＶＤＥＴＰＣＩＳ５信号がＨレベルになるのを待つ。

ＰＲ２ステージ
システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＰＣＩＳ５信号が電源供給を受けてＨレベルに上がりこれを検出すると、自動的にＰＯＮＣＴＬＳ４信号をＬレベルにアサートする。これは、ＣＰＵＡ２や、ＲＯＭ／ＲＡＭＡ３への電源を供給するためである。ＰＯＮＣＴＬＳ４信号がＬレベルにアサートさけると、レギュレータＣ２は、電源Ｐ４出力する。システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＣＴＬＳ７信号が電源供給を受けてＨレベルに上がるのをまつ。ここまでがＰＲ２ステージである。

ＰＲ３ステージ
システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＣＴＬＳ７信号が電源供給を受けてＨレベルに上がりこれを検出すると、自動的にＰＯＮＰＵＰＳ３信号をＬレベルにアサートする。これは、ＰＣＩバスのインタフェースＥ１へのプルアップ電源を供給するためである。レギュレータＣ１は、ＰＯＮＰＵＰＳ３信号をＬレベルにアサートされたことを受けて、電源Ｐ２を出力してプルアップ電源の供給を行う。

なお、このＰＲ３ステージ以降、システムコントローラＡＳＩＣＡ１は、ＶＤＥＴＣＴＬＳ７信号により電源投入が有効とされるデバイス（説明している例ではＣＰＵＡ２、ＲＯＭ／ＲＡＭＡ３等）とのインターフェース（特に出力端子）のＨＩ−Ｚ処理を中止してドライブする。ここまでＨＩ−Ｚ処理を続ける理由は、相手デバイスの電源が入るまではＨＩ−Ｚ処理をしておかないと、壊れてしまう恐れがあるからである。

ＡＣＴステージ
システムコントローラＡＳＩＣＡ１は、ＰＯＮＰＵＰＳ３信号のＬレベルへのアサート後、プルアップ電源が確実に立ち上がるのを待ってからＰＣＩ＿ＲＳＴＳ１０をＨレベルにディアサートする。このＰＣＩ＿ＲＳＴＳ１０のＨレベルへのディアサートを受けて、エンジンコントローラＡＳＩＣＢ２は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。また、システムコントローラＡＳＩＣＡ１は、ＰＣＩバスのインターフェースＥ１の信号（特に出力端子）のＨＩ−Ｚ処理を中止する。このＨＩ−Ｚ処理の中止は、ＰＣＩバスへのプルアップ電源が入ってから実施する必要があり、そうでないと、ＰＣＩバスのインターフェースＥ１信号の出力電流が電源Ｐ２のラインへ回り込む恐れがあるので、前述した順番で制御される。

前述した本発明の実施形態での各シーケンスにおいて、システムコントローラＡＳＩＣＡ１の各種インタフェースにおける出力端子のＨＩ−Ｚ処理の制御を状態の遷移に伴って実行することにより、電源の回り込みを防止するとして説明しているが、本発明は、同時に、システムコントローラＡＳＩＣＡ１の各種インタフェースの入力を含む端子に対して、その端子に接続される内部回路の保護のために貫通電流防止を図ることができる。

図５はシステムコントローラＡＳＩＣＡ１の各種インタフェースの入力を含む端子に付加するゲート回路の例を示す図である。以下、図３に示すシーケンスを参照して図５に示すゲートの制御について説明する。

図５に示すゲート回路は、１つのＡＮＤゲートにより構成されていればよく、例えば、図１に示すシステムコントローラＡＳＩＣＡ１のＩＯインタフェースＥ２（ＨＤＤ、各種メディアカード等が接続される）の入力を含む端子に設けられて、入力信号をマスクする機能を有する。このゲート回路は、システムコントローラＡＳＩＣＡ１のＩＯインタフェースＥ２だけでなく、電源が切断される可能性のある外部機器が接続されるシステムコントローラＡＳＩＣＡ１のインタフェース、エンジンコントローラＡＳＩＣＢ２のインタフェース等に設けられてよい。そして、このＡＮＤゲートの入力側には、ＨＤＤ、各種メディアカード等の入力を含むラインからの信号が入力されると共に、システムコントローラＡＳＩＣＡ１から制御信号が入力され、その出力は、システムコントローラＡＳＩＣＡ１の内部回路に接続されている。

図３により説明した待機シーケンスにおいて、システムコントローラＡＳＩＣＡ１は、エンジン側の電源を停止させた後、ＰＯＮＣＴＬＳ４信号をＨレベルにディアサートしてレギュレータＣ２の電源Ｐ４を停止し、ＣＰＵＡ２、ＲＯＭ／ＲＡＭＡ３への電源の供給を止めるが、システムコントローラＡＳＩＣＡ１は、ＰＯＮＣＴＬＳ４信号をＨレベルにディアサートしたときに、ＩＯインタフェースＥ２に接続されているＨＤＤ、各種メディアカード等の電源をも断とすることができる。この場合に、何の処理も行わないと、システムコントローラＡＳＩＣＡ１の各種インタフェースの入力を含む端子に接続される内部回路に貫通電流が流れてしまう場合があり、システムコントローラＡＳＩＣＡ１自体が破壊されるおそれがある。そこで、本発明の実施形態では、システムコントローラＡＳＩＣＡ１は、ＰＯＮＣＴＬＳ４信号をＨレベルにディアサートしたとき、同時に、図５に示すＡＮＤゲートの制御端子をＨレベルからＬレベルにする。これにより、システムコントローラＡＳＩＣＡ１の各種インタフェースの入力を含む端子に接続される内部回路には、Ｌレベルの信号が印加されることになり、電源が切断されたＨＤＤ、各種メディアカード等からの不安定となった入力が印加されないこととなって、回路の貫通電流を防止することができる。

本発明の一実施形態による画像形成装置の構成を示すブロック図である。本発明の実施形態による画像形成装置における電源ＯＮ時の立ち上げシーケンスを説明する図である。立ち上げシーケンス終了後に待機状態に移行する待機シーケンスを説明する図である。待機状態から直ちに画像形成のための各種の要求に対する動作を行うことが可能な状態に復帰する復帰シーケンスを説明する図である。システムコントローラＡＳＩＣの各種インタフェースの入力を含む端子に付加するゲート回路の例を示す図である。

符号の説明

Ａ１システムコントローラＡＳＩＣ
Ａ２、Ｂ１ＣＰＵ
Ａ３、Ｂ３ＲＯＭ／ＲＡＭ
Ａ５ＲＥＳＥＴＩＣ
Ａ６プルアップ抵抗
Ｂ２エンジンコントローラＡＳＩＣ
Ｃ０電源供給ユニット
Ｃ１〜Ｃ５レギュレータ
Ｅ１ＰＣＩバス
Ｅ２Ｉ／Ｏインタフェース
Ｅ３データ出力
Ｅ４ＰＣインタフェース
Ｄ１復帰要因検出部

Claims

電源供給ユニットから電源供給されると共に、複数の入出力装置が接続されて構成される情報処理システムにおいて、電源オンの立ち上げを行う起動制御、当該立ち上げ後に所定時間の未使用状態又は外部からの指示により待機状態に移行する待機制御、当該待機状態から復帰要因に基づいて各種要求の動作が可能なように復帰する復帰制御を行うシステム制御コントローラを備え、前記システム制御コントローラは、入出力インタフェースと、復帰要因を検出する復帰要因検出手段と、電源制御手段と、ハイインピーダンス制御手段と、貫通電流防止制御手段と、を有し、前記電源制御手段は、前記複数の入出力装置に対する電源の供給を所定の順序で制御することにより前記起動制御、前記待機制御、前記復帰制御を行うと共に、当該待機制御時には少なくとも内部の電源制御部と前記復帰要因検出手段による前記復帰要因の検出結果を示す復帰信号を検出する復帰信号検出部とを残して他の部位の電源を落とし、当該復帰制御時には当該復帰信号により当該復帰要因が検出されたときに当該他の部位を復帰動作させ、前記ハイインピーダンス制御手段は、前記複数の入出力装置に対する電源の供給が前記電源制御手段により行われているか否かに従って前記入出力インタフェースの出力部に対する前記待機制御時におけるハイインピーダンス制御を行い、前記貫通電流防止制御手段は、前記複数の入出力装置に対する電源の供給が前記電源制御手段により行われているか否かに従って前記入出力インタフェースの出力部に対する前記復帰制御時における前記ハイインピーダンス制御の中止を行うことにより当該入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする情報処理システム。
請求項１記載の情報処理システムにおいて、前記システム制御コントローラは、前記電源制御手段による前記待機制御時にもリセットされないレジスタを具備し、当該電源制御手段による前記復帰制御時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする情報処理システム。
請求項１記載の情報処理システムにおいて、前記システム制御コントローラは、前記復帰信号検出部により前記復帰要因が検出されたときにハードウエアにより前記復帰制御を行うことを特徴とする情報処理システム。
請求項１記載の情報処理システムにおいて、前記システム制御コントローラは、浅い省エネ状態での前記待機制御時に前記復帰信号検出部により前記復帰要因が検出されたときに割り込みを発生させ、ソフトウエアにより前記復帰制御を行うことを特徴とする情報処理システム。
請求項１記載の情報処理システムにおいて、前記入出力インタフェースは、貫通電流防止を行うための入力マスク手段を有することを特徴とする情報処理システム。
画像形成を制御するエンジンコントローラと、電源供給ユニットから電源供給されて画像データのハンドリングを行うと共に、電源オンの立ち上げを行う起動制御、当該立ち上げ後に所定時間の未使用状態又は外部からの指示により待機状態に移行する待機制御、当該待機状態から復帰要因に基づいて各種要求の動作が可能なように復帰する復帰制御を行うシステム制御コントローラとを有し、前記エンジンコントローラが前記システム制御コントローラから制御されて画像の形成を行う画像形成装置において、前記システム制御コントローラは、入出力インタフェース、前記復帰要因を検出する復帰要因検出手段、電源制御手段、ハイインピーダンス制御手段、及び貫通電流防止制御手段を有し、前記電源制御手段は、前記複数の入出力装置に対する電源の供給を所定の順序で制御することにより前記起動制御、前記待機制御、前記復帰制御を行うと共に、当該待機制御時には少なくとも内部の電源制御部と前記復帰要因検出手段による前記復帰要因の検出結果を示す復帰信号を検出する復帰信号検出部とを残して他の部位の電源を落とし、当該復帰制御時には当該復帰信号により当該復帰要因が検出されたときに当該他の部位を復帰動作させ、前記ハイインピーダンス制御手段は、前記複数の入出力装置に対する電源の供給が前記電源制御手段により行われているか否かに従って前記入出力インタフェースの出力部に対する前記待機制御時におけるハイインピーダンス制御を行い、前記貫通電流防止制御手段は、前記複数の入出力装置に対する電源の供給が前記電源制御手段により行われているか否かに従って前記入出力インタフェースの出力部に対する前記復帰制御時における前記ハイインピーダンス制御の中止を行うことにより当該入出力インタフェースの入力を含む部分における貫通電流防止制御を行うことを特徴とする画像形成装置。
請求項６記載の画像形成装置において、前記システム制御コントローラは、前記電源制御手段による前記待機制御時にもリセットされないレジスタを具備し、当該電源制御手段による前記復帰制御時に待機状態で電源が供給されていた部位を検出することが可能であることを特徴とする画像形成装置。
請求項６記載の画像形成装置において、前記システム制御コントローラは、前記電源制御手段は、前記復帰信号検出部により前記復帰要因が検出されたときにハードウエアにより前記復帰制御を行うことを特徴とする画像形成装置。
請求項６記載の画像形成装置において、前記システム制御コントローラは、浅い省エネ状態での前記待機制御時に前記復帰信号検出部により前記復帰要因が検出されたときに割り込みを発生させ、ソフトウエアにより前記復帰制御を行うことを特徴とする画像形成装置。
請求項６記載の画像形成装置において、前記入出力インタフェースは、前記システム制御コントローラ及び前記エンジンコントローラに設けられると共に、貫通電流防止を行う入力マスク手段を有することを特徴とする画像形成装置。