JP2006350930A

JP2006350930A - 制御回路及び情報処理装置

Info

Publication number: JP2006350930A
Application number: JP2005179485A
Authority: JP
Inventors: Kenji Kuroishi; 健児黒石
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2005-06-20
Filing date: 2005-06-20
Publication date: 2006-12-28

Abstract

【課題】電力供給が開始されたときに、省電力モードからの復帰であるのかまたは装置本体への電力供給停止からの復帰であるのかを、高速且つ低消費電力で精度良く判別可能な制御回路及び情報処理装置を提供する。
【解決手段】ＣＰＵ１２への電力供給が開始されたときに、ＦＦ回路３０から出力される信号のレベルによって、省電力モードからの復帰であるか否かを判別するので、ＣＰＵ１２への電力供給開始時に、簡易な構成で容易に省電力モードからの復帰か否かを判別することができる。
【選択図】図１

Description

本発明は、制御回路及び情報処理装置に関し、特に、省電力モードに遷移可能な制御回路及び情報処理装置に関する。

現在、省電力モードへ移行可能なパーソナルコンピュータ等の情報処理装置が知られている。省電力モードは、ディスプレイ、及び周辺機器等への電力供給を停止し、データ保持に必要な最低限の電力のみを消費する状態にする機能であり、情報処理装置のＣＰＵだけではなく、情報処理装置の各構成要素各々にも搭載されている。

情報処理装置のメインメモリとして広く用いられている揮発性メモリについても、省電力機能を有するものが普及しており、揮発性メモリチップ単体で自動的にリフレッシュを行うセルフリフレッシュ機能を備えた製品がある。この揮発性メモリでは、セルフリフレッシュモード中は、揮発性メモリ中のセルフリフレッシュ機能を実行する回路以外の部分はスリープするため、消費電力を抑えることができる。また、省電力モードへ移行されることによって、揮発性メモリを制御するためのメモリコントローラ等のメモリ制御装置への電力供給がオフされて、メモリ制御装置からリフレッシュサイクルが与えられない状態であっても、揮発性メモリのセルフリフレッシュ機能によって揮発性メモリ自身が自動的にリフレッシュを行うことができるため、揮発性メモリに記憶されたデータは消失しない。

情報処理装置として、省電力モードが解除されたときに省電力モードに移行する前の状態となるように復帰するために、省電力モードに入る直前に省電力モードに移行する直前の装置の状態を示す情報を揮発性メモリに記憶する情報処理装置が知られている（例えば、特許文献１参照）。

特許文献１の技術では、省電力モードに移行する直前に、コンピュータシステムの揮発性レジスタの情報、キャッシュ、ビデオメモリなどの状態を示す情報を全て不揮発性メモリ（固定ディスクドライバ）に書込み、電力供給が開始されたときに、不揮発性メモリに記憶されている情報を読取って読取った情報に基づいて電源遮断時からの復帰か省電力モードからの復帰かを判断し、省電力モードからの復帰を判別した時に、不揮発性メモリに記憶されている情報をロードしてロードした情報に基づいて省電力モードに移行する前の状態へ復帰している。

省電力モードに移行した後に再度電力が供給されたときに、省電力モードに移行する前の状態となるように復帰するには、電力が供給されたときに省電力モードからの復帰であるかまたは電力遮断からの復帰であるのかを判別する必要がある。この何れの状態からの復帰であるのかを判別するためには、特許文献１の技術では、不揮発性メモリからデータを読取ることによって判別している。

また、省電力モードからの復帰であるかまたは電力遮断からの復帰であるのかを判別するための他の方法として、特許文献２の技術では、省電力モードからの復帰条件のみを監視する監視用ＣＰＵを、装置本体に設けられた機器各部を制御するためのＣＰＵとは別に別途設けて、省電力モード中は装置本体を制御するＣＰＵの電源をオフし、監視用ＣＰＵには電力供給を継続して、監視用ＣＰＵから出力される信号レベルに基づいて判断している。
特開平７−４４２８５号公報特開２００１―１８４８６号公報

近年、省電力モードに移行するときには、メインメモリとして用いられている揮発性メモリをセルフリフレッシュモードへ移行させると共に、揮発性メモリへの電力供給は継続したままで、装置本体を制御するためのＣＰＵ、ディスプレイ、及び周辺機器への電力供給を停止するような制御が多く行われている。上記特許文献１の技術を適用し、揮発性メモリに省電力モードに移行する前の装置の状態を示す情報を記憶すると共に省電力モードへの移行を示す情報を記憶するようにすれば、電力供給再開時に、不揮発性メモリを読取ることによって省電力モードからの復帰か否かを判別することが可能であると考えられるが、装置本体が省電力モードに移行した後に電源がオフされた場合であっても、不揮発性メモリ内には省電力モードへの移行を示す情報が記憶されたままであるため、誤動作を引き起こす恐れがあると共に、不揮発性メモリの読取りを行うことによって省電力モードからの復帰か否かを判別しているので、読取りに要する時間が問題となる場合があった。

また、上記特許文献２の技術のように、装置本体を制御するためのＣＰＵとは別に、省電力モードからの復帰のために別途監視用ＣＰＵを設けると、省電力モードへ移行時において監視用ＣＰＵへの電力供給を継続する必要があるため、省電力モード中の電力消費量が監視用ＣＰＵを設けない場合に比べて大きくなるという問題があった。

本発明は、上述した問題を解決するためになされたものであり、電力供給が開始されたときに、省電力モードからの復帰であるのかまたは電力供給停止からの復帰であるのかを、高速且つ低消費電力で精度良く判別可能な制御回路及び情報処理装置を提供することを目的とする。

請求項１に記載の制御回路は、電源スイッチがオンされてからオフされるまで電力供給される揮発性メモリと、前記電源スイッチがオンされたときに、前記揮発性メモリへの電力供給開始を示す電力供給開始信号を出力する出力手段と、前記電力供給開始信号が入力されたときに出力信号を出力し、切替信号が入力されたときに前記出力信号を反転させる入出力手段と、省電力指示信号が入力されたときに前記切替信号を前記入出力手段へ出力し、制御手段本体への電力供給が開始されたときに前記入出力手段から出力される出力信号に基づいて省電力モードからの復帰か否かを判別する制御手段と、を備えている。

請求項１の制御回路は、電源スイッチがオンされてからオフされるまで電力供給される揮発性メモリを備えている。電源スイッチがオンされて揮発性メモリへの電力供給が開始されると、出力手段は、電力供給開始信号を入出力手段へ出力する。入出力手段は、電力供給開始信号が入力されると出力信号を出力する。制御手段は、請求項２に示すように、電源スイッチがオンされたとき及び省電力モードを解除するときに電力供給が開始され、省電力指示信号が入力されてから所定時間後及び電源スイッチがオフされたときに電力供給が停止される。このため、電源スイッチがオフされたときには、揮発性メモリ及び制御手段の双方への電力供給は停止され、省電力指示信号が入力されてから所定時間後には、揮発性メモリへの電力供給は継続され、制御手段への電力供給は停止される。

制御手段は、省電力指示信号が入力されたときに、切替信号を入出力手段へ出力する。入出力手段は、切替信号が入力されると、出力信号を反転させる。このため、入出力手段は、電源スイッチがオンされてメモリへの電力供給が開始されたときには、出力信号を出力し、制御手段から省電力指示信号が入力されたときには、出力信号を反転させた信号を出力する。制御手段は、電力供給が開始されたときに、入出力手段から出力される出力信号に基づいて、省電力モードからの復帰か否かを判別する。

省電力モードからの復帰か否かの判別は、請求項３に示すように、入出力手段から出力される出力信号が反転された出力信号であるときには、省電力モードからの復帰であると判別する。

なお、請求項４に示すように、入出力手段としては、フリップフロップ回路を用いることができ、フリップフロップ回路としては、例えば、Ｄフリップフロップ回路またはＪＫフリップフロップ回路を用いることができる。

このように、電力供給が開始されたときに、入出力手段から出力される出力信号に基づいて、省電力モードからの復帰か否かを判別するので、電力供給が開始されたときに、省電力モードからの復帰であるのか、または回路本体への電力供給停止からの復帰であるのかを、高速且つ低消費電力で精度良く判別することができる。

請求項５に記載の情報処理装置は、電源スイッチがオンされてからオフされるまで電力供給される揮発性メモリと、前記電源スイッチがオンされたときに、前記揮発性メモリへの電力供給開始を示す電力供給開始信号を出力する出力手段と、前記電力供給開始信号が入力されたときに出力信号を出力し、切替信号が入力されたときに前記出力信号を反転させる入出力手段と、省電力指示信号が入力されたときに前記入出力手段への前記切替信号の出力と前記揮発性メモリへの動作状態情報の書き込みとを行い、制御手段本体への電力供給が開始されたときに前記入出力手段から出力される出力信号に基づいて省電力モードからの復帰か否かを判別し、省電力モードであると判別された場合は前記動作状態情報を前記揮発性メモリから読み出して動作状態を復元する制御手段と、を備えている。

請求項５に記載の情報処理装置の制御手段は、省電力指示信号が入力されたときに、入出力手段へ切替信号を出力すると共に、揮発性メモリへ動作状態情報を書込む。更に、制御手段は、制御手段本体への電力供給が開始されたときに、入出力回路から出力される出力信号に基づいて、省電力モードからの復帰か否かを判断し、省電力モードであると判別された場合には、動作状態情報を揮発性メモリから読み出して動作状態を復元する。

このように、電力供給が開始されたときに、入出力手段から出力される出力信号に基づいて、省電力モードからの復帰か否かを判別するので、電力供給が開始されたときに、省電力モードからの復帰であるのか、または装置本体への電力供給停止からの復帰であるのかを、高速且つ低消費電力で精度良く判別することができる。

本発明に係る制御回路及び情報処理装置は、電力供給が開始されたときに、入出力手段から出力される出力信号に基づいて省電力モードからの復帰か否かを判別するので、電力供給が開始されたときに、省電力モードからの復帰であるのか、または電力供給停止からの復帰であるのかを、高速且つ低消費電力で精度良く判別することができる、という効果を奏する。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

図１に示すように、情報処理装置１０は、ＣＰＵ１２、メモリコントローラ１４、メインメモリ１６、論理回路２０、電源供給回路２２、電源供給回路２４、電源検出回路２８、及びフリップフロップ回路３０を備えている。

ＣＰＵ１２は、メモリコントローラ１４、論理回路２０、及びフリップフロップ回路（以下、ＦＦ回路という）３０にデータや信号を授受可能に接続されると共に、論理回路２０を介して電源供給回路２２及び電源供給回路２４各々にデータや信号授受可能に接続され、メモリコントローラ１４を介してメインメモリ１６にデータや信号授受可能に接続されている。

メインメモリ１６は、ＣＰＵ１２が行う様々な処理に必要なデータが記憶される。メインメモリ１６は、揮発性メモリであり、メモリコントローラ１４の制御により、適切なリフレッシュ間隔をあけながら内部で自動的にリフレッシュを実行するセルフリフレッシュモードと、メモリコントローラ１４の制御によってリフレッシュを行う通常動作モードと、の何れかに切替えられる。

メインメモリ１６としては、ＳＤＲＡＭ、ＤＤＲＳＤＲＡＭ、ＤＤＲＩＩＳＤＲＡＭ、ＱＤＲＳＤＲＡＭ、及びＲＤＲＡＭ等が用いられる。

メモリコントローラ１４は、ＣＰＵ１２とメインメモリ１６との間でデータや信号の授受を行い、ＣＰＵ１２の制御に基づいてメインメモリ１６を制御し、ＣＰＵ１２の命令に応じてメインメモリ１６へ、セルフリフレッシュモードへの移行を指示するセルフリフレッシュ指示信号、及びセルフリフレッシュモードを解除するための解除信号等を出力する。メインメモリ１６がセルフリフレッシュモードから解除されているときには、メモリコントローラ１４は、メインメモリ１６に対して定期的（設定されたリフレッシュサイクル（以下、リフレッシュ間隔時間という）毎）にリフレッシュを実行させる。

詳細には、メモリコントローラ１４は、図示を省略した信号線や専用バスによってメインメモリ１６とデータや信号授受可能に接続されており、図示を省略するＣＬＫ信号線及びＣＫＥ信号線各々によってＣＬＫ信号及びクロックイネーブル（以下、ＣＫＥという）信号各々をメインメモリ１６へ出力可能に接続されると共に、図示を省略する専用バスによってデータ授受可能に接続されている。メモリコントローラ１４からメインメモリ１６へＣＫＥ信号線を介して出力されるＣＫＥ信号がローレベルに保たれている間、メインメモリ１６ではセルフリフレッシュ動作が継続され、ＣＫＥ信号がハイレベルになると、セルフリフレッシュモードは解除される。セルフリフレッシュモードとなると、メインメモリ１６では、適切なリフレッシュ間隔をあけながら、メモリ内部で自動的にリフレッシュが実行される。すなわち、ＣＫＥ信号がハイレベルである状態は、セルフリフレッシュモードを解除するための解除信号が出力されている状態を示し、ＣＫＥ信号がローレベルである状態は、セルフリフレッシュモードへの移行を指示するセルフリフレッシュ指示信号が出力されている状態を示している。メインメモリ１６に記憶されているデータは、専用バスを介して読取られる。ＣＰＵ１２は、情報処理装置１０全体を制御する。

電源供給回路２４は、メインメモリ１６に電力を供給し、論理回路２０と信号授受可能に接続されている。電源供給回路２４は、論理回路２０によって、メインメモリ１６への電力供給または電力遮断が制御される。

電源供給回路２２は、ＣＰＵ１２及びメモリコントローラ１４を含む情報処理装置１０の装置各部へ電力を供給し、論理回路２０と信号授受可能に接続されている。電源供給回路２２は、論理回路２０の制御によってＣＰＵ１２及びメモリコントローラ１４を含む装置各部への電力供給または電力遮断が制御される。

なお、電源供給回路２４は、情報処理装置１０本体の各部への電力供給開始を指示するための図示を省略した電源スイッチがユーザの操作によってオンされると、論理回路２０の制御によってメインメモリ１６への電力供給を開始し、電源スイッチがオフされるまでメインメモリ１６への電力供給を継続する。一方、電源供給回路２２は、詳細は後述するが、電源スイッチがオンされた時及び省電力モードから復帰するときに、論理回路２０の制御によってＣＰＵ１２及びメモリコントローラ１４を含む情報処理装置１０の装置各部への電力供給を開始し、電源スイッチがオフされた時及び省電力モードに移行するときに、論理回路２０の制御によって装置各部への電力供給を停止する。

電源検出回路２８は、電源供給回路２４からメインメモリ１６への電力供給が停止された後に電力供給が開始された事、すなわち電源供給回路２４のパワーオンリセットを検出し、この電源供給回路２４のパワーオンリセットを検出したときに、メインメモリ１６への電力供給開始を示す電力供給開始信号をＦＦ回路３０へ出力する。

ＦＦ回路３０は、ＣＰＵ１２のクロックパルスを出力するための出力端１２Ｂに接続されこのクロックパルスが入力されるＣＬＫ端３０Ｄ、ＣＰＵ１２の入力端１２Ａに接続されこの入力端１２Ａへ出力信号を出力するＱ０端３０Ｃ、電源検出回路２８に接続され電源検出回路２８から出力された電力供給開始信号がリセット信号として入力されるリセット端３０Ａ、及びプルダウン回路３４が接続された入力端３０Ｂを備えている。ＣＬＫ端３０Ｄは、プルダウン回路３２を介してＣＰＵ１２の出力端１２Ｂに接続されている。

ＦＦ回路３０としては、ＪＫフリップフロップ回路、及びＤフリップフロップ回路を用いることができる。

また、ＦＦ回路３０は、図示を省略する電源供給回路の論理回路２０による制御によって、電源オンされてから電源オフされるまで電力供給が継続される。なお、ＦＦ回路３０は、電源供給回路２４から電力を供給されるようにしてもよい。

本実施の形態では、ＦＦ回路３０は、図２に示すように、電源検出回路２８からリセット端３０Ａへリセット信号（電源供給開始信号）が入力されると、リセットされた信号としてハイレベルの信号（以下、ＨＩという）がＱ０端３０Ｃから出力される（状態４０）。ＦＦ回路３０は、ＣＬＫ端３０Ｄからクロックパルスが入力されると、入力されたクロックパルスの立ち上がりにより、Ｑ０端３０Ｃから出力されている出力信号を反転した反転出力信号をＱ０端３０Ｃから出力する。すなわち、ＣＬＫ端３０Ｄから入力されるクロックパルスの立ち上がりによりＱ０端子３０Ｃからローレベルの信号（以下、Ｌｏｗという）が出力される（状態４２）。更に、ＦＦ回路３０は、電源検出回路２８からリセット端３０Ａへリセット信号（電源供給開始信号）が入力されると、リセットされた信号としてハイレベルの信号（以下、ＨＩという）がＱ０端３０Ｃから出力されて、状態４０へ戻る。

なお、ＦＦ回路３０のＣＬＫ端３０Ｄに対するＣＰＵ１２の出力は、オープンドレイン回路であり、レベル安定のためにプルダウン回路３２を介してＣＬＫ端３０Ｄに接続されており、かつプルダウン回路３２は、ＣＰＵ１２へ供給される電力によってプルアップされるようにしてもよい。

論理回路２０には、省エネモードからの復帰を指示するときにユーザによって操作指示される指示ボタンを含むユーザ・インターフェース（以下、ＵＩという）２６が信号授受可能に接続されている。なお、図示は省略するが、論理回路２０には、省エネ復帰制御可能なＡＳＩＣ及びネットワークを介して外部装置とデータや信号を授受するためのインターフェイス（以下、Ｉ／Ｆという）を更に接続するようにしてもよい。

次に、本実施の形態に係る情報処理装置１０のＣＰＵ１２において、省電力モードへの移行時に実行される処理について説明する。

ＣＰＵ１２では、ＣＰＵ１２へ電源供給回路２２から電力が供給されている状態において、所定時間毎に図３に示す処理が実行されて、ステップ１００において、省電力モードへ移行するか否かを判別し、否定されると本ルーチンを終了し、肯定されるとステップ１０２へ進む。ステップ１００の判断は、例えば、図示を省略したＥＥＰＲＯＭ等の不揮発性の記憶部に予めインストールされたアプリケーションを実行すること等によって発生する省電力モードへの移行を示す情報に基づいて判別する。なお、ステップ１００の判断は、ユーザによる操作指示によってＵＩ２６を介して省電力モードへの移行指示を示す情報が入力されたことを判別するようにしてもよい。

ステップ１０２では、ＦＦ回路３０のＣＬＫ端３０Ｄへクロックパルス（Ｌｏｗ―ＨＩ―Ｌｏｗの信号）を出力する。ステップ１０２の処理によって、ＦＦ回路３０のＱ０端３０Ｃから出力されていたハイレベルの信号は、反転されてローレベルとなり、Ｌｏｗ（ローレベルの信号）がＱ０端子３０Ｃから出力される。

次のステップ１０４では、メモリコントローラ１４及び論理回路２０各々へ、省電力モードへの移行を指示するための省電力指示信号を出力した後に、本ルーチンを終了する。

なお、論理回路２０は、ＣＰＵ１２から省電力モードへの切替指示を示す省電力指示信号が入力されてから所定時間後に、電源供給回路２２によって電力が供給されるＣＰＵ１２及びメモリコントローラ１４を含む装置各部への電力供給を遮断するようにこの電源供給回路２２を制御する。この所定時間としては、ＣＰＵ１２における図３に示す処理ルーチン及び後述する図４に示すメモリコントローラ１４において実行される処理ルーチンの実行に要する予め計測された時間、またはこの時間より長い時間が定められる。

このため、ＣＰＵ１２では、上記ステップ１００からステップ１０４の処理を実行した後に、論理回路２０による電源供給回路２２の制御によって、電力供給が停止されて省電力モードへ移行する。

次にメモリコントローラ１４において、省電力モードへの移行時に実行される処理について説明する。

メモリコントローラ１４では、所定時間毎に図４に示す処理が実行されてステップ２００において、ＣＰＵ１２から省電力指示信号が入力されたか否かを判別し、否定されると本ルーチンを終了し、肯定されるとステップ２０２へ進む。

ステップ２０２では、現在メモリコントローラ１４に設定されている情報や、省電力モードに移行する前の情報処理装置１０本体の状態を示す各種情報をメインメモリ１６へ書き込む。

次のステップ２０４では、図示を省略するＣＫＥ信号線を介してＣＫＥ信号をアサート（ＣＫＥ信号がローレベルになるように制御）することによって、セルフリフレッシュモードへの移行を指示するセルフリフレッシュ信号をメインメモリ１６へ出力し、メインメモリ１６をセルフリフレッシュモードへ移行させた後に、本ルーチンを終了する。

入力されるＣＫＥ信号がローレベルとなると、メインメモリ１６はセルフリフレッシュモードへ移行し、メインメモリ１６内部で自動的にリフレッシュを実行するセルフリフレッシュを行う。

なお、論理回路２０は、ＣＰＵ１２から省電力モードへの切替指示を示す省電力指示信号が入力されてから所定時間後に、電源供給回路２２によって電力が供給されるＣＰＵ１２及びメモリコントローラ１４を含む装置各部への電力供給を遮断するようにこの電源供給回路２２を制御するので、メモリコントローラ１４によって上記ステップ２００からステップ２０４の処理が実行されると、論理回路２０による電源供給回路２２の制御によって、メモリコントローラ１４への電力供給が遮断されて省電力モードへ移行する。

次に、論理回路２０による電源供給回路２２の制御によって、電源供給回路２２からＣＰＵ１２及びメモリコントローラ１４を含む情報処理装置１０の装置各部への電力供給が開始されたときに、ＣＰＵ１２において実行される処理について説明する。

電源供給回路２２からＣＰＵ１２を含む情報処理装置１０の装置各部への電力供給は、省電力モードからの復帰指示を示す復帰指示信号が論理回路２０に入力されたときに、論理回路２０による電源供給回路２２の制御によって行われる。また、図示を省略した電源スイッチのユーザによるＯＮ操作によって情報処理装置１０の装置各部へ電力が供給されたときに行われる。なお、省電力モードからの復帰指示を示す復帰指示信号は、ＵＩ２６に含まれる図示を省略した省エネ復帰指示ボタンのユーザによる操作指示により、または図示を省略した外部装置からネットワークを介して論理回路２０へ入力される。

ＣＰＵ１２では、電源供給回路２２からの電力供給が開始されると、図５に示す処理ルーチンが実行されてステップ３００へ進む。

ステップ３００では、ＦＦ回路３０のＱ０端３０Ｃから出力される信号が、ハイレベルの信号（ＨＩ）であるか否かを判別する。

ステップ３００で肯定され、ＦＦ回路３０のＱ０端３０Ｃから出力される信号がＨＩである場合には、電源スイッチがオフされた後に電源スイッチがオンされた状態、すなわち電源供給回路２４のパワーオンリセットがなされた状態であると判別してステップ３０２へ進み、電源スイッチがオンされた後にＣＰＵ１２において実行される一般的な処理を実行した後に、本ルーチンを終了する。

ここで言う電源スイッチがオンされた後に実行される一般的な処理とは、メインメモリ１６の初期化、各種デバイスおよび入出力の初期化、またこれらの動作を行うプログラムを、図示を省略したＥＥＰＲＯＭ等の不揮発性メモリや磁気ディスクから読み出して実行する処理を含んでいる。

一方、ＦＦ回路３０のＱ０端３０Ｃから出力される信号が、ローレベルの信号（Ｌｏｗ）である場合には、省電力モードからの復帰であると判別し、ステップ３０４へ進み、省電力モードからの復帰処理を実行した後に本ルーチンを終了する。

省電力モードからの復帰処理は、省電力モードへ移行する前にメインメモリ１６に格納した省電力モードへ移行する前の情報処理装置１０の状況を示す情報をメインメモリ１６から読取り、読取った情報に基づいて省電力モードへ移行する前の状態を復元する処理である。

以上説明したように、本発明の情報処理装置１０によれば、ＣＰＵ１２への電力供給が開始されたときに、ＦＦ回路３０から出力される信号のレベルによって、省電力モードからの復帰であるか否かを判別するので、ＣＰＵ１２への電力供給開始時に、簡易な構成で容易に省電力モードからの復帰か否かを判別することができる。

また、ＦＦ回路３０から入力される信号レベルによって、省電力モードからの復帰であるか否かを判別するので、図示を省略したＥＥＰＲＯＭ等の不揮発性メモリや、揮発性メモリであるメインメモリ１６に省電力モードを示す情報を省電力モードに移行する前に記憶してこれらのメモリから省電力モードを示す情報を読取ることによって省電力モードからの復帰であるか否かを判別する場合に比べて、高速に省電力モードからの復帰を判別することができる。

また、省電力モードへ移行するときには、省電力モードへ移行する前の情報処理装置１０本体の状態を示す情報をメインメモリ１６に記憶し、ＣＰＵ１２への電力供給が開始されたときに、高速に省電力モードからの復帰であるか否かを判別した後に、揮発性のメインメモリ１６から情報を読取って省電力モードからの復帰処理を行うことができるので、省電力モードからの復帰処理を高速に行うことができる。

また、省電力モードに移行した事を記憶するために、フリップフロップ回路を採用しているので、低消費電力且つ簡易な構成で、省電力モードからの復帰か否かを示す情報を情報処理装置１０内に保持することができる。

また、ＣＰＵ１２からＣＬＫ端３０Ｄへクロックパルスが入力されると、ＦＦ回路３０のＱ０端３０Ｃから出力されているハイレベルの信号（ＨＩ）は反転されてＬｏｗとなるので、省電力モードからの復帰時にＦＦ回路３０からＣＰＵ１２へ入力される信号は、Ｌｏｗである。このため、省電力モードからの復帰時に入力される信号によってＣＰＵ１２が破壊されることを抑制することができる。

また、省電力モードへ移行しているときに、ＦＦ回路３０のＱ０端３０ＣからＣＰＵ１２へ出力される信号は、ローレベルの信号（Ｌｏｗ）であるため、省電力モードへ移行中にＣＰＵ１２が破壊されることを防ぐことができる。

また、本実施の形態では、ＦＦ回路３０は、電源検出回路２８からリセット端３０Ａへリセット信号（電源供給開始信号）が入力されると、リセットされた信号としてハイレベルの信号（以下、ＨＩという）がＱ０端３０Ｃから出力されるので、省電力モードに移行中に情報処理装置１０の電源スイッチがオフされた場合には、省電力モードからの復帰ではなく、情報処理装置１０本体への電源供給オフからの復帰であると判別することができる。

なお、本実施の形態では、省電力モードからの復帰時には、ＦＦ回路３０のＱ０端３０Ｃからローレベルの信号が出力される場合を説明したが、省電力モードへの移行中は、ＦＦ回路３０のＱ０端３０ＣとＣＰＵ１２の入力端１２Ａがハイインピーダンスとなるように制御するようにすれば、省電力モードへ移行中にＣＰＵ１２が破壊されることを防ぐことができるので、このような場合には、省電力モードからの復帰時にＦＦ回路３０から出力される信号は、ＨＩであってもよい。

また、本実施の形態では、省電力モードからの復帰時には、ＦＦ回路３０のＱ０端３０Ｃからローレベルの信号が出力される場合を説明したが、省電力モードからの復帰時にＦＦ回路３０のＱ０端３０ＣとＣＰＵ１２の入力端１２Ａがハイインピーダンスとなるように制御するようにすると共に、レベル安定のために、ＦＦ回路３０のＱ０端３０ＣとＣＰＵ１２の入力端１２Ａとの間を電気的に接続するための信号線にプルダウン回路を接続するようにしてもよい。このようにすれば、省電力モードからの復帰時に、ＦＦ回路３０のＱ０端３０Ｃから出力される信号によってＣＰＵ１２が破壊されることを防ぐことができる。

また、本実施の形態では、省電力モードからの復帰時には、ＦＦ回路３０のＱ０端３０Ｃからローレベルの信号が出力される場合を説明したが、省電力モードからの復帰時にＦＦ回路３０のＱ０端３０ＣとＣＰＵ１２の入力端１２Ａがハイインピーダンスとなるように制御するようにすると共に、レベル安定のために、ＦＦ回路３０のＱ０端３０ＣとＣＰＵ１２の入力端１２Ａとの間を電気的に接続するための信号線に、ＣＰＵ１２への電力供給開始によってプルアップされるプルアップ抵抗を接続するようにしてもよい。

また、ＣＰＵ１２のクロックパルスを出力するための出力端１２Ｂは、プルダウン回路３２を介してＣＬＫ端３０Ｂに接続されているので、ＦＦ回路３０へ入力されるクロックパルスのレベルを安定化することができる。

なお、本実施の形態では、ＦＦ回路３０には、ＦＦ回路３０は、ＣＰＵ１２のクロックパルスを出力するための出力端１２Ｂに接続されこのクロックパルスが入力されるＣＬＫ端３０Ｄ、ＣＰＵ１２の入力端１２Ａに接続されこの入力端１２Ａへ出力信号を出力するＱ０端３０Ｃ、電源検出回路２８に接続され電源検出回路２８から出力された電力供給開始信号がリセット信号として入力されるリセット端３０Ａ、及びプルダウン回路３４が接続された入力端３０Ｂを備えている場合を説明したが、図６に示すように、ＣＵ１２の出力端１２Ｂを、インバータ３３を介して入力端３０Ｂに接続し、ＣＬＫ端３０Ｄにクロックパルスを発振する発振器３５を接続するようにしてもよい。

この場合には、図７に示すように、ＦＦ回路３０は、電源検出回路２８からリセット端３０Ａへリセット信号（電源供給開始信号）が入力されると、リセットされた信号としてハイレベルの信号（以下、ＨＩという）がＱ０端３０Ｃから出力される（状態４４）。ＦＦ回路３０は、ＣＰＵ１２から入力端３０Ｂを介して入力される信号がＨＩからＬｏｗへ遷移すると、Ｑ０端３０Ｃから出力されている出力信号を反転した反転出力信号をＱ０端３０Ｃから出力する。すなわち、Ｑ０端子３０Ｃからローレベルの信号（以下、Ｌｏｗという）が出力される（状態４６）。更に、ＦＦ回路３０は、電源検出回路２８からリセット端３０Ａへリセット信号（電源供給開始信号）が入力されると、リセットされた信号としてハイレベルの信号（以下、ＨＩという）がＱ０端３０Ｃから出力されて、状態４４へ戻る。なお、状態４６から状態４４への遷移は、ＣＰＵ１２から入力端３０Ｂを介して入力される信号がＬｏｗからＨＩへ遷移することによっても行われる。

この場合には、上記図３のステップ１０２の処理において、ＦＦ回路３０のＣＬＫ端３０Ｄへクロックパルスを出力する代わりに、ＦＦ回路３０の入力端３０Ｂへ出力する信号レベルをローレベルの信号からハイレベルの信号に切替えて、ハイレベルの信号を入力端３０Ｂへ出力すればよい。この処理によって、ＦＦ回路３０のＱ０端３０Ｃから出力されていたハイレベルの信号は、反転されてローレベルとなり、Ｌｏｗ（ローレベルの信号）がＱ０端子３０Ｃから出力される。

なお、本発明に係る情報処理装置は、本発明を実現する構成を備えたものであればよく、上述した情報処理装置の構成に限定されるものではない。

本発明の実施の形態に係る情報処理装置の構成を示すブロック図である。フリップフロップ回路からＣＰＵへ出力される信号レベルの遷移を示す遷移図である。省電力モード移行時にＣＰＵで実行される処理を示すフローチャートである。省電力モード移行時にメモリコントローラで実行される処理を示すフローチャートである。ＣＰＵへの電力供給が開始された時に、ＣＰＵで実行される処理を示すフローチャートである。図１に示す情報処理装置の構成とは異なる形態の構成を示すブロック図である。図６に示す情報処理装置のフリップフロップ回路からＣＰＵへ出力される信号レベルの遷移を示す遷移図である。

符号の説明

１０情報処理装置
１６メインメモリ
２８電源検出回路２８
３０ＦＦ回路

Claims

電源スイッチがオンされてからオフされるまで電力供給される揮発性メモリと、
前記電源スイッチがオンされたときに、前記揮発性メモリへの電力供給開始を示す電力供給開始信号を出力する出力手段と、
前記電力供給開始信号が入力されたときに出力信号を出力し、切替信号が入力されたときに前記出力信号を反転させる入出力手段と、
省電力指示信号が入力されたときに前記切替信号を前記入出力手段へ出力し、制御手段本体への電力供給が開始されたときに前記入出力手段から出力される出力信号に基づいて省電力モードからの復帰か否かを判別する制御手段と、
を備えた制御回路。
前記制御手段は、前記電源スイッチがオンされたとき及び省電力モードを解除するときに電力供給が開始され、前記省電力指示信号が入力されてから所定時間後及び前記電源スイッチがオフされたときに電力供給が停止される請求項１に記載の制御回路。
前記制御手段は、前記入出力手段から出力される出力信号が反転された出力信号であるときに、省電力モードからの復帰を判別する請求項１または請求項２に記載の制御回路。
前記入出力手段は、フリップフロップ回路である請求項１乃至請求項３の何れか１項に記載の制御回路。
電源スイッチがオンされてからオフされるまで電力供給される揮発性メモリと、
前記電源スイッチがオンされたときに、前記揮発性メモリへの電力供給開始を示す電力供給開始信号を出力する出力手段と、
前記電力供給開始信号が入力されたときに出力信号を出力し、切替信号が入力されたときに前記出力信号を反転させる入出力手段と、
省電力指示信号が入力されたときに前記入出力手段への前記切替信号の出力と前記揮発性メモリへの動作状態情報の書き込みとを行い、制御手段本体への電力供給が開始されたときに前記入出力手段から出力される出力信号に基づいて省電力モードからの復帰か否かを判別し、省電力モードであると判別された場合は前記動作状態情報を前記揮発性メモリから読み出して動作状態を復元する制御手段と、
を備えた情報処理装置。