JP2009158032A

JP2009158032A - 半導体記憶装置

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Publication number: JP2009158032A
Application number: JP2007336420A
Authority: JP
Inventors: Susumu Takano; 将高野
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2009-07-16
Anticipated expiration: 2027-12-27
Also published as: CN101471127A; JP5096131B2; US7924651B2; US20090167377A1; CN101471127B

Abstract

【課題】ソフトリセットにおいて、動作モードを設定する回路を確実にリセットすることが困難であった。
【解決手段】電源電圧のレベルを検知して第１のリセット信号を出力するパワーオンリセット生成回路１０と、外部制御ピンの入力に応じてモード設定状態に移行し、アドレスピンから入力されるコマンドに応じてモード設定情報を出力するコマンドデコーダ４０と、モード設定情報に応じてモードリセット信号（ＭＲＳＰＯＮ信号）を出力するＭＲＳ制御回路６４と、モードリセット信号と第１リセット信号とに応じて、動作制御部６０の各回路を初期化する第２リセット信号を出力するリセット回路８０と、を備える。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、内部にパワーオンリセット回路を備えた半導体記憶装置に関する。

半導体記憶装置（以下メモリ）を含むシステムの場合、動作中の想定外の事象（ノイズによる電源ドロップ、システム異常動作等）によりシステム全体がハングアップすることがある。この時、メモリの設定状態も不明となるため外部制御によりソフトリセットを実行し、確実にメモリ内部をリセットする必要がある。

図３は、従来のメモリの半導体装置の構成例を示す図である。電源投入時には、パワーオンリセット信号（ＰＯＮＺ信号）により、各回路の初期化処理が実行される。また、電源投入後、外部からモードレジスタ設定コマンドが入力されると、ＭＲＳ制御回路６４ｐから出力されるモードレジスタ設定信号（ＭＲＳＰＯＮ信号）により、内部電源発生回路２０以外の各回路をリセットするソフトリセットが実行される。

例えば、特許文献１には、ソフトリセット時に所定レベルで印加される外部信号を利用してデータ経路関連ブロックをリセットする技術が開示されている。これにより、ソフトリセット後に印加されるリード／ライト命令時にデータ衝突や無効データが発生する問題点を防止する。
特許文献２には、メモリ制御部の回路が動作不能に陥った場合、自動的にリセット信号を発生させ、メモリ制御部をイニシャライズする技術が開示されている。

特許文献３には、半導体メモリの内部回路を外部制御により確実にリセットする技術が開示されている。ここでは、メモリ内部を確実にリセットするために、メモリの動作モードを設定するモードレジスタを応用する手法を用い、特定のビットによるモードレジスタ設定を行うとソフトリセット信号が発生し内部をリセットしている。
特開２００４−１０３２２２号公報特開平０１−１３７４９４号公報特開２００６−２５２６５４号公報

しかしながら、立ち上げ時に発生するパワーオン信号と同じ信号をモードレジスタ設定から再発生させるリセットの手法では、モードレジスタ設定コマンドからのパワーオン信号でメモリ全体の系をリセットすることになる。一般にパワーオン信号発生レベルは、立ち上げ時にのみ発生させる必要があるため、通常動作仕様のデバイスに供給される電圧よりも低い電圧を検知して発生する。これを考慮すると、モードレジスタ設定コマンドからパワーオン信号を再発生させる場合、すでに電源が十分供給されており、立ち上げ時よりも高い電圧でメモリ全体の系をリセットすることになるので、消費電流が増大し、リセット動作自体がノイズ源となり、結局、正しいソフトリセットができないという問題が発生する。

また、近年メモリ容量が増大し、回路構成が複雑化しており、パワーオン後の立ち上げに要する時間が長くなる傾向にある。メモリ全体の系をリセットする場合には、その復帰にかかる時間も長くなってしまう。このため、モードレジスタ設定コマンドから内部動作を設定する制御回路をリセットする機能が望まれている。

このように、ソフトリセットにおいて、内部動作を設定する制御回路を確実にリセットすることが困難であった。

本発明に係る半導体装置の一態様は、電源電圧のレベルを検知して第１のリセット信号を出力する電圧検知回路と、外部制御ピンの入力に応じてモード設定状態に移行し、アドレスピンから入力されるコマンドに応じてモード設定情報を出力するコマンドデコーダと、前記モード設定情報に応じてモードリセット信号を出力するモードレジスタ設定回路と、前記モードリセット信号と前記第１リセット信号とに応じて、内部動作設定回路を初期化する第２リセット信号を出力するリセット回路と、を備える。第２リセット信号により第１リセット信号とは別個に、内部動作を設定する制御回路を初期化することができる。

本発明によれば、ソフトリセットにおいて、内部動作を設定する制御回路を確実にリセットすることが可能となる。

以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。

以下、本実施形態のソフトリセットの動作について説明する。本明細書では、コンピュータシステムに同期式メモリが搭載される場合を仮定すると、ハードリセットは、コンピュータシステムの電源をオンからオフとすることで実行されるリセット処理である。また、ソフトリセットは、システムの電源をオフすることなく、特定のリセットキーを用いて、コンピュータシステムをリセットする処理である。

（実施形態１）
図１は、本発明の実施形態１に係るメモリの半導体装置の構成例を示すブロック図である。図１に示す半導体装置１は、パワーオンリセット生成回路（電圧検知回路）１０、内部電源発生回路２０、クロック発生回路３０、コマンドデコーダ４０、アドレス入力回路５０、動作制御部６０、メモリ部７０、及び、リセット回路（ＯＲ回路）８０を備える。本実施形態では、動作制御部（内部動作設定回路）６０は、リード・ライト制御回路６１、データ制御回路６２、テストモード制御回路６３、及び、ＭＲＳ（Mode Resister Set）制御回路（モードレジスタ回路）６４を有する回路を一例として用いて説明する。また、メモリ部７０は、メモリセル７１、ロウデコーダ７２、ＳＡＭＰ回路７３、カラムデコーダ７４、及び、データ入出力回路７５を有する構成例として用いて説明する。

クロック発生回路３０は、半導体装置１内のクロック（ローカルクロック）を発生させ、コマンドデコーダ４０と動作制御部６０の各回路へクロックを供給する。

パワーオンリセット生成回路１０は、外部電源電圧（ＶＤＤ）が所定の電圧より低い状態のとき、パワーオンリセット信号（ＰＯＮＺ信号、第１リセット信号）をＯＮ状態（ここでは低レベルとする）にする。ＰＯＮＺ信号は、内部電源発生回路、メモリ部７０へ出力される。外部電源電圧（ＶＤＤ）が所定の電圧よりも高くなったとき、パワーオンリセット信号をＯＦＦ状態（ここでは高レベルとする）にする。

コマンドデコーダ４０は、外部コマンドを受信し、受信したコマンドを解読し、解読した外部コマンドを動作制御部６０の各回路へ出力する。コマンドデコーダ４０は、外部コマンドとして、チップイネーブル信号（／ＣＥ）、ライトイネーブル信号（／ＷＥ）、リフレッシュ信号（／ＲＥＦ）をそれぞれの外部入力ピンから受信する例を示している。また、コマンドデコーダ４０は、モードレジスタを有し、チップイネーブル信号、ライトイネーブル信号、及びリフレッシュ信号がＯＦＦ状態（ここでは低レベルとする）のときに、アドレスピン（ＡＤＤ）からデータの入力を可能とし、入力データに応じてモードレジスタへモード設定情報を設定する。本実施形態では、コマンドデコーダ４０は、アドレスピンからソフトリセットの開始コマンドあるいは終了コマンドを入力し、モードレジスタへ設定する。モードレジスタに設定したモード設定情報は、動作制御部６０の各回路へ出力される。

アドレス入力回路５０は、外部からメモリのアドレスあるいは外部コマンドを入力する。アドレス入力回路５０から入力されたデータは、ロウデコーダ７２とカラムデコーダ７４とへ入力され、チップイネーブル信号、ライトイネーブル信号、及びリフレッシュ信号がＯＦＦ状態のときは、コマンドデコーダ４０へ取り込まれる。

動作制御部６０は、コマンドデコーダ４０から入力するコマンド信号に基づいて各動作を制御する。リード・ライト制御回路６１は、コマンドデコーダ４０からリード・ライトのコマンドを受け付け、アドレス入力回路５０からメモリ部７０へ入力されるアドレスに基づいてメモリ部７０をリードあるいはライトする動作を制御する。データ制御回路６２は、コマンドデコーダ４０からデータ制御のコマンドを受け付け、リード・ライト制御回路６１がメモリ部７０をアクセスする場合のデータ形式を制御する。テストモード制御回路６３は、コマンドデコーダ４０からテストモードであるか否かのコマンドを受け付け、モードの設定を行う。

ＭＲＳ制御回路６４は、モード設定情報に基づいてソフトリセットの開始・終了を制御する。ＭＲＳ制御回路６４は、ソフトリセット開始コマンドと終了コマンドに応じて、モードレジスタ設定信号（ＭＲＳＰＯＮ信号）のレベルを変更し、ソフトリセットの開始、終了を指定する。
なお、動作制御部６０は、少なくともＭＲＳ制御回路６４を含む構成であり、コマンドデコーダ４０からコマンド信号またはコマンド設定情報を入力する制御回路であれば、その他の制御回路を含む構成であってもよい。

リセット回路８０は、ＰＯＮＺ信号とＭＲＳＰＯＮ信号との少なくともいずれかがＯＮ状態（ここでは低レベルとする）であることを検出すると、ソフトリセットを指示するＰＯＮＲＳＴ信号（第２リセット信号）をＯＮ状態（ここでは低レベルとする）に変化させ、動作制御部６０の各回路へ出力する。従って、リセット回路８０は、電源を立ち上げる場合には、パワーオンリセット生成回路１０からＰＯＮＺ信号が発生するため、ＰＯＮＲＳＴ信号をＯＮ状態にする。また、外部コマンドによりソフトリセットが要求される場合には、ＭＲＳ制御回路６４からＭＲＳＰＯＮ信号が発生するため、ＰＯＮＲＳＴ信号をＯＮ状態にする。

続いて、本実施形態の半導体装置の動作を説明する。図２は、半導体装置の動作例を示すシーケンス図である。コンピュータシステムの電源が投入された段階（Ｔ１）から初期化処理が開始される。ＰＯＮＺ信号の低レベルに同期して、リセット回路８０は、低レベルのＭＲＳＰＯＮ信号を出力する（Ｔ１〜Ｔ２）。図１に示すように、半導体装置１では、ＰＯＮＺ信号に応じて、内部電源発生回路２０、クロック発生回路３０、コマンドデコーダ４０、及び、メモリ部７０の各回路が初期化を行う。また、ＭＲＳＰＯＮ信号に応じて、動作制御部６０の各回路、具体的には、リード・ライト制御回路６１、データ制御回路６２、テストモード制御回路６３、及び、ＭＲＳ制御回路６４が初期化処理を行う。

クロック発生回路３０からクロックの供給が開始され（Ｔ３）、システム稼働中にソフトリセットが必要になると、モード設定状態へ移行する。具体的には、チップイネーブル信号、ライトイネーブル信号、及びリフレッシュ信号を低レベルとして、アドレスピン（Ａｉ−ｊ）から入力される外部コマンドを、アドレス入力回路５０を介してコマンドデコーダ４０へ入力することを可能とする（Ｔ５）。アドレスピンからソフトリセットモードを開始するＥｎｔｒｙコードが入力される（Ｔ６）。コマンドデコーダ４０は、Ｅｎｔｒｙコードをモードレジスタへ設定し、ソフトリセット開始のモード設定情報を出力する。ＭＲＳ制御回路６４は、ソフトリセット開始のモード設定情報の入力に応じて、ＰＯＮＲＳＴ信号を低レベルにする（Ｔ７）。リセット回路８０は、ＭＲＳＰＯＮ信号のＦａｌｌｅｄｇｅが発生することに同期して、低レベルのＭＲＳＰＯＮ信号を出力する。これにより、ソフトリセット状態が開始し、動作制御部６０の各回路は、初期化処理を開始する。

ソフトリセットを終了するときには、再度、モード設定状態へ移行し、アドレスピンから入力される外部コマンドを、アドレス入力回路５０を介してコマンドデコーダ４０へ入力することを可能とする（Ｔ９）。アドレスピンからソフトリセットモードを終了するＥｘｉｔコードが入力される（Ｔ１０）。コマンドデコーダ４０は、Ｅｘｉｔコードをモードレジスタへ設定し、ソフトリセット終了のモード設定情報を出力する。ＭＲＳ制御回路６４は、ソフトリセット終了のモード設定情報の入力に応じて、ＭＲＳＰＯＮ信号を高レベルにする（Ｔ７）。リセット回路８０は、ＭＲＳＰＯＮ信号のＲｉｓｅｅｄｇｅが発生することに同期して、高レベルのＰＯＮＲＳＴ信号を出力する。これにより、ソフトリセット状態が終了する。

このように、ＥｎｔｒｙコードとＥｘｉｔコードを外部から入力することによって、ソフトリセット期間を任意に設定することができる。ソフトリセット期間は、μｓ（マイクロ秒）からｍｓ（ミリ秒）のオーダーで決められ、半導体装置１の置かれている環境（例えば、温度、実装条件）などによって異なる。

以上説明したように、本発明の好適な実施形態では、外部から入力されるコマンドによって、動作モードの初期化を確実に実施する。具体的には、電源立ち上げ時にはメモリ全体の系がすべてリセット対象となり、従来と変わらず正常にチップの動作を開始することができる。また、動作中のノイズによる電源ドロップ、システム異常動作等によりシステム全体がハングアップしてメモリをリセットしたい場合には、ソフトリセット用の特定アドレスを指定したモードレジスタ設定（Ｅｎｔｒｙコード、Ｅｘｉtコード）を実行する。これにより、ＭＲＳＰＯＮ信号が発生し、リード・ライト制御回路６１、データ制御回路６２、テストモード制御回路６３、ＭＲＳ制御回路６４に対してのみリセットを実施する。

また、Ｅｎｔｒｙコード、Ｅｘｉtコードをモードレジスタに設定することにより、リセット期間の開始・終了を設定することができるため、リセットに必要な期間が確保される。

従来、ソフトリセットを実行する場合、システムの電源レベルは維持したままで行うため、電源を立ち上げ時と同じリセットを行うと消費電流が増大し、リセット動作自体がノイズ源となる可能性が高くなっていた。本発明の好適な実施形態では、必要最小限の系をリセットすることで消費電流を抑えノイズの影響をなくすことにより、確実にソフトリセットを実行できるようになる。

このように、本発明の好適な実施形態によれば、リセットによる電源ノイズを抑えたままメモリチップを元のデフォルトのモードレジスタ設定状態に戻すことで、システム全体がハングアップした場合でも確実にシステムリスタートを実現することができる。また、十分なリセット期間を確保することによって、確実なリセットを実現できる。リセットする回路を限定することによって、リスタートできる状態に復帰するまでの時間を短縮することが可能となる。さらに、従来のメモリ全体の系をソフトリセットする手法に対して、メモリチップの必要最小限の系をリセットすることで消費電流を抑え、ノイズの影響をなくすことにより、確実にソフトリセットを実行することができる。

なお、上記実施形態において、ＰＯＮＲＳＴ信号によるリセットは、動作制御部（内部動作設定回路）６０に含まれるＭＲＳ制御回路６４のみを初期化する場合であってもよし、ＭＲＳ制御回路６４を含む一部の制御回路を初期化する場合であってもよい。
本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。

本発明の実施形態１に係るメモリの半導体装置の構成例を示すブロック図である。半導体装置の動作例を示すシーケンス図である。従来のメモリの半導体装置の構成例を示す図である。

符号の説明

１半導体装置
１０パワーオンリセット生成回路
２０内部電源発生回路
３０クロック発生回路
４０コマンドデコーダ
５０アドレス入力回路
６０動作制御部
６１リード・ライト制御回路
６２データ制御回路
６３テストモード制御回路
６４ＭＲＳ制御回路
７０メモリ部
７１メモリセル
７２ロウデコーダ
７３ＳＡＭＰ回路
７４カラムデコーダ
７５データ入出力回路
８０リセット回路

Claims

電源電圧のレベルを検知して第１のリセット信号を出力する電圧検知回路と、
外部制御ピンの入力に応じてモード設定状態に移行し、アドレスピンから入力されるコマンドに応じてモード設定情報を出力するコマンドデコーダと、
前記モード設定情報に応じてモードリセット信号を出力するモードレジスタ設定回路と、
前記モードリセット信号と前記第１リセット信号とに応じて、内部動作設定回路を初期化する第２リセット信号を出力するリセット回路と、を備える半導体記憶装置。
前記第２リセット信号によって初期化する期間は、前記コマンドデコーダへ入力されるコマンドによって設定されることを特徴とする請求項１記載の半導体記憶装置。
前記コマンドデコーダは、前記第２リセット信号による初期化を開始する開始コマンドと、前記初期化を終了する終了コマンドとを受け付け、
前記リセット回路は、前記開始コマンドが入力されてから、前記終了コマンドが入力されるまで、前記第２リセット信号による初期化を継続することを特徴とする請求項１または２記載の半導体記憶装置。
前記リセット回路は、前記コマンドデコーダからモード設定情報を入力する複数の回路を初期化することを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。