CN101825939B - 一种数字系统及其上电复位电路 - Google Patents
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Abstract
本发明适用于电复位电路设计技术领域，提供了一种数字系统及其上电复位电路。其中的电路包括：第一寄存器组；第一复位信号产生单元，用于在数字系统上电后，将第一寄存器组的值与一预定的随机数进行逻辑比较，当比较第一寄存器组的值与预定的随机数不同时，向数字系统中的待复位的数字电路发出复位信号，复位信号同时作为第一寄存器组的使能信号，当比较第一寄存器组的值与预定的随机数相同时，停止向数字系统中的待复位的数字电路发出复位信号；逻辑加单元，用于当数字系统上电、第一寄存器组接收到使能信号后，将第一寄存器组的值加上一预定值。复位信号产生单元发出的复位信号的脉宽至少在一个时钟周期以上，可靠性强，保证了数字系统的正常工作。
Description
技术领域
本发明属于上电复位电路设计技术领域，尤其涉及一种数字系统及其上电复位电路。
背景技术
上电复位电路用以实现各种复杂的数字系统(如：CPU等)在一次通电或断电后再通电时，将数字系统中的各计数器或寄存器组等重新置位的功能，其可靠性尤为重要。
现有技术提供的上电复位电路采用模拟电路设计，在一些特殊的上电情况下，如：缓慢上电或快速上电等，采用模拟电路设计的上电复位电路容易提供脉宽过窄的上电复位信号，导致数字系统不能正常工作，可靠性差。
发明内容
本发明实施例的目的在于提供一种数字系统的上电复位电路，旨在解决现有技术提供的采用模拟电路设计的上电复位电路可靠性差，容易导致数字系统不能正常工作的问题。
本发明实施例是这样实现的，一种数字系统的上电复位电路，所述电路包括：
第一寄存器组；
第一复位信号产生单元，用于在所述数字系统上电后，将所述第一寄存器组的值与一预定的随机数进行逻辑比较，当比较所述第一寄存器组的值与所述预定的随机数不同时，向所述数字系统中的待复位的数字电路发出复位信号，所述复位信号同时作为所述第一寄存器组的使能信号，当比较所述第一寄存器组的值与所述预定的随机数相同时，停止向所述数字系统中的所述待复位的数字电路发出所述复位信号，所述第一复位信号产生单元包括：生成所述预定的随机数的第一预定随机数单元以及第一比较器，所述第一比较器的一个输入端连接所述第一预定随机数单元，所述第一比较器的另一个输入端连接所述第一寄存器组的同相输出引脚，所述第一比较器的输出端同时连接所述第一寄存器组的使能引脚和所述待复位的数字电路；
逻辑加单元，用于当所述数字系统上电、所述第一寄存器组接收到所述使能信号后，将所述第一寄存器组的值加上一预定值。
本发明实施例的另一目的在于提供一种数字系统，包括一上电复位电路，其特征在于，所述上电复位电路采用如上所述的数字系统的上电复位电路。
本发明实施例的另一目的在于提供一种数字系统的上电复位电路，所述电路包括：
第二寄存器组，所述第二寄存器组的使能引脚连接一逻辑高电平；
第二复位信号产生单元，用于在所述数字系统上电后，将所述第二寄存器组的值与一预定的随机数进行逻辑比较，当比较所述第二寄存器组的值与所述预定的随机数不同时，向所述数字系统中的待复位的数字电路发出复位信号，当比较所述第二寄存器组的值与所述预定的随机数相同时，停止向所述数字系统中的所述待复位的数字电路发出所述复位信号，所述第二复位信号产生单元还用于在所述数字系统上电后，将所述预定的随机数写入所述第二寄存器组，所述第二复位信号产生单元包括：生成所述预定的随机数的第二预定随机数单元以及第二比较器，所述第二比较器的一个输入端连接所述第二预定随机数单元，所述第二比较器的另一个输入端连接所述第二寄存器组的同相输出引脚，所述第二比较器的输出端连接所述待复位的数字电路；
本发明实施例的另一目的在于提供一种数字系统，包括一上电复位电路，其特征在于，所述上电复位电路采用如上所述的数字系统的上电复位电路。
本发明实施例提供的数字系统的上电复位电路利用了逻辑比较来控制向待复位的数字电路发出复位信号与否，由于对寄存器组的值增加预定值或写入预定的随机数一定是发生在寄存器组的时钟信号为高电平期间的，即是说，复位信号产生单元发出的复位信号的脉宽至少在一个时钟周期以上，相比采用模拟电路实现的上电复位电路，可靠性强，保证了数字系统的正常工作。
附图说明
图1是本发明第一实施例提供的数字系统的上电复位电路的原理框图；
图2是图1的电路图；
图3是本发明第二实施例提供的数字系统的上电复位电路的原理框图；
图4是本发明第三实施例提供的数字系统的上电复位电路的原理框图；
图5是图4的电路图；
图6是本发明第四实施例提供的数字系统的上电复位电路的原理框图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供的数字系统的上电复位电路利用了逻辑比较来控制向待复位的数字电路发出复位信号与否。
图1是本发明第一实施例提供的数字系统的上电复位电路的原理框图，为了便于说明，仅示出了与本发明实施例相关的部分。
本发明第一实施例提供的数字系统的上电复位电路包括：第一寄存器组11；第一复位信号产生单元12，用于在数字系统上电后，将第一寄存器组11的值与一预定的随机数进行逻辑比较，当比较第一寄存器组11的值与该预定的随机数不同时，向数字系统中的待复位的数字电路发出复位信号，该复位信号同时作为第一寄存器组11的使能信号，当比较第一寄存器组11的值与该预定的随机数相同时，停止向数字系统中的待复位的数字电路发出该复位信号；逻辑加单元13，用于当数字系统上电、第一寄存器组11接收到使能信号后，将第一寄存器组11的值加上一预定值，该预定值至少为1。
该上电复位电路利用了逻辑比较来控制向待复位的数字电路发出复位信号与否，由于对第一寄存器组11的值增加预定值一定是发生在第一寄存器组11的时钟信号为高电平期间的，即是说，第一复位信号产生单元12发出的复位信号的脉宽至少在一个时钟周期以上，相比采用模拟电路实现的上电复位电路，可靠性强，保证了数字系统的正常工作。
图2示出了图1的电路。
第一复位信号产生单元12包括：生成预定的随机数的第一预定随机数单元121以及第一比较器122，第一比较器122的一个输入端连接第一预定随机数单元121，第一比较器122的另一个输入端连接第一寄存器组11的同相输出引脚Q，第一比较器122的输出端同时连接第一寄存器组11的使能引脚EN和待复位的数字电路。
第一比较器122用于将第一寄存器组11的值与第一预定随机数单元121生成的预定的随机数进行逻辑比较，当比较第一寄存器组11的值与该预定的随机数不同时，向待复位的数字电路发出复位信号，该复位信号同时作为第一寄存器组11的使能信号发送给第一寄存器组11的使能引脚EN，当比较第一寄存器组11的值与该预定的随机数相同时，停止向数字系统中的待复位的数字电路发出该复位信号。
逻辑加单元13包括：加法器131，加法器131的一个输入端连接一作为预定值的参考电平，加法器131的另一端连接第一寄存器组11的同相输出引脚Q，加法器131的输出端连接第一寄存器组11的信号输入引脚D。
图3是本发明第二实施例提供的数字系统的上电复位电路的原理框图，为了便于说明，仅示出了与本发明实施例相关的部分。
与图1所示不同，本发明第二实施例提供的数字系统的上电复位电路在采用了逻辑电路设计的同时还包括：产生模拟上电复位信号的模拟上电复位电路14；逻辑门电路15，用于当第一复位信号产生单元12发出复位信号、和/或模拟上电复位电路14发出模拟上电复位信号时，向待复位的数字电路发出控制待复位的数字电路复位的信号，从而使得该上电复位电路具有了双重复位功能，进一步提高了该上电复位的可靠性。
具体地，当第一复位信号产生单元12发出复位信号以及模拟上电复位电路14发出模拟上电复位信号均为低电平有效时，逻辑门电路15为一与门，当第一复位信号产生单元12发出复位信号和/或模拟上电复位电路14发出模拟上电复位信号时，与门向待复位的数字电路发出低电平信号，以对待复位的数字电路进行复位。当第一复位信号产生单元12发出复位信号以及模拟上电复位电路14发出模拟上电复位信号均为高电平有效时，逻辑门电路15为一或门，当第一复位信号产生单元12发出复位信号和/或模拟上电复位电路14发出模拟上电复位信号时，或门向待复位的数字电路发出高电平信号，以对待复位的数字电路进行复位。
图4是本发明第三实施例提供的数字系统的上电复位电路的原理框图，为了便于说明，仅示出了与本发明实施例相关的部分。
本发明第三实施例提供的数字系统的上电复位电路包括：第二寄存器组21，第二寄存器组21的使能引脚EN连接一逻辑高电平，如可以连接第二寄存器组21的时钟引脚CK；第二复位信号产生单元22，用于在数字系统上电后，将第二寄存器组21的值与一预定的随机数进行逻辑比较，当比较第二寄存器组21的值与该预定的随机数不同时，向数字系统中的待复位的数字电路发出复位信号，当比较第二寄存器组21的值与该预定的随机数相同时，停止向数字系统中的待复位的数字电路发出该复位信号，第二复位信号产生单元22还用于在数字系统上电后，将该预定的随机数写入第二寄存器组21。相较于本发明第一实施例和第二实施例提供的数字系统的上电复位电路，该数字系统的上电复位电路的结构更简单，成本更低，可以有效的降低数字系统的功耗。
为了提高第二复位信号产生单元22读取第二寄存器组21的值的可靠性，本发明实施例中，第二寄存器组21的使能引脚EN是通过一计数器(图中未示出)连接一逻辑高电平的，如：连接第二寄存器组21的时钟引脚CK的，以使得第二比较器222在发出复位信号之后延时一段时间，再将预定的随机数写入第二寄存器组21。
图5示出了图4的电路。
第二复位信号产生单元22包括：生成预定的随机数的第二预定随机数单元221以及第二比较器222，第二比较器222的一个输入端连接第二预定随机数单元221，第二比较器222的另一个输入端连接第二寄存器组21的同相输出引脚Q，第二比较器222的输出端连接待复位的数字电路。
第二比较器222用于在数字系统上电后，将第二寄存器组21的值与第二预定随机数单元221生成的预定的随机数进行逻辑比较，当比较第二寄存器组21的值与该预定的随机数不同时，向数字系统中的待复位的数字电路发出复位信号，当比较第二寄存器组21的值与该预定的随机数相同时，停止向数字系统中的待复位的数字电路发出该复位信号；第二预定随机数单元221用于在数字系统上电后，将该预定的随机数写入第二寄存器组21。
图6是本发明第四实施例提供的数字系统的上电复位电路的原理框图，为了便于说明，仅示出了与本发明实施例相关的部分。
与图4所示不同，本发明第四实施例提供的数字系统的上电复位电路在采用了逻辑电路设计的同时还包括：产生模拟上电复位信号的模拟上电复位电路14；逻辑门电路15，用于当第二复位信号产生单元22发出复位信号、和/或模拟上电复位电路14发出模拟上电复位信号时，向待复位的数字电路发出控制待复位的数字电路复位的信号，从而使得该上电复位电路具有了双重复位功能，进一步提高了该上电复位的可靠性。
具体地，当第二复位信号产生单元22发出复位信号以及模拟上电复位电路14发出模拟上电复位信号均为低电平有效时，逻辑门电路15为一与门，当第二复位信号产生单元22发出复位信号和/或模拟上电复位电路14发出模拟上电复位信号时，与门向待复位的数字电路发出低电平信号，以对待复位的数字电路进行复位。当第二复位信号产生单元22发出复位信号以及模拟上电复位电路14发出模拟上电复位信号均为高电平有效时，逻辑门电路15为一或门，当第二复位信号产生单元22发出复位信号和/或模拟上电复位电路14发出模拟上电复位信号时，或门向待复位的数字电路发出高电平信号，以对待复位的数字电路进行复位。
本发明实施例还提供了一种数字系统，该数字系统可以是各种数字集成芯片，当然也可以是其它的未作集成设计且需要进行上电复位的数字系统，该数字系统包括上述任一实施例所述的数字系统的上电复位电路。
本发明实施例提供的数字系统的上电复位电路利用了逻辑比较来控制向待复位的数字电路发出复位信号与否，由于对寄存器组的值增加预定值或写入预定的随机数一定是发生在寄存器组的时钟信号为高电平期间的，即是说，复位信号产生单元发出的复位信号的脉宽至少在一个时钟周期以上，相比采用模拟电路实现的上电复位电路，可靠性强，保证了数字系统的正常工作。另外，该上电复位电路还可以包括现有的产生模拟上电复位信号的模拟上电复位电路，以使得该上电复位电路具有双重复位的功能，从而进一步提高了该上电复位电路的可靠性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种数字系统的上电复位电路，其特征在于，所述电路包括：
第一寄存器组；
第一复位信号产生单元，用于在所述数字系统上电后，将所述第一寄存器组的值与一预定的随机数进行逻辑比较，当比较所述第一寄存器组的值与所述预定的随机数不同时，向所述数字系统中的待复位的数字电路发出复位信号，所述复位信号同时作为所述第一寄存器组的使能信号，当比较所述第一寄存器组的值与所述预定的随机数相同时，停止向所述数字系统中的所述待复位的数字电路发出所述复位信号，所述第一复位信号产生单元包括：生成所述预定的随机数的第一预定随机数单元以及第一比较器，所述第一比较器的一个输入端连接所述第一预定随机数单元，所述第一比较器的另一个输入端连接所述第一寄存器组的同相输出引脚，所述第一比较器的输出端同时连接所述第一寄存器组的使能引脚和所述待复位的数字电路；
逻辑加单元，用于当所述数字系统上电、所述第一寄存器组接收到所述使能信号后，将所述第一寄存器组的值加上一预定值。
2.如权利要求1所述的数字系统的上电复位电路，其特征在于，
所述第一比较器用于将所述第一寄存器组的值与所述第一预定随机数单元生成的所述预定的随机数进行逻辑比较，当比较所述第一寄存器组的值与所述预定的随机数不同时，向所述待复位的数字电路发出复位信号，所述复位信号同时作为所述第一寄存器组的所述使能信号发送给所述第一寄存器组的所述使能引脚，当比较所述第一寄存器组的值与所述预定的随机数相同时，停止向所述数字系统中的所述待复位的数字电路发出所述复位信号。
3.如权利要求2所述的数字系统的上电复位电路，其特征在于，所述逻辑加单元包括一加法器，所述加法器的一个输入端连接一作为所述预定值的参考电平，所述加法器的另一端连接所述第一寄存器组的所述同相输出引脚，所述加法器的输出端连接所述第一寄存器组的信号输入引脚。
4.一种数字系统，包括一上电复位电路，其特征在于，所述上电复位电路采用如权利要求1至3任一项所述的数字系统的上电复位电路。
5.一种数字系统的上电复位电路，其特征在于，所述电路包括：
第二寄存器组，所述第二寄存器组的使能引脚连接一逻辑高电平；
第二复位信号产生单元，用于在所述数字系统上电后，将所述第二寄存器组的值与一预定的随机数进行逻辑比较，当比较所述第二寄存器组的值与所述预定的随机数不同时，向所述数字系统中的待复位的数字电路发出复位信号，当比较所述第二寄存器组的值与所述预定的随机数相同时，停止向所述数字系统中的所述待复位的数字电路发出所述复位信号，所述第二复位信号产生单元还用于在所述数字系统上电后，将所述预定的随机数写入所述第二寄存器组，所述第二复位信号产生单元包括：生成所述预定的随机数的第二预定随机数单元以及第二比较器，所述第二比较器的一个输入端连接所述第二预定随机数单元，所述第二比较器的另一个输入端连接所述第二寄存器组的同相输出引脚，所述第二比较器的输出端连接所述待复位的数字电路。
6.如权利要求5所述的数字系统的上电复位电路，其特征在于，所述电路还包括一计数器，所述第二寄存器组的所述使能引脚是通过所述计数器连接所述逻辑高电平的。
7.如权利要求5所述的数字系统的上电复位电路，其特征在于，
所述第二比较器用于在所述数字系统上电后，将所述第二寄存器组的值与所述第二预定随机数单元生成的所述预定的随机数进行逻辑比较，当比较所述第二寄存器组的值与所述预定的随机数不同时，向所述数字系统中的所述待复位的数字电路发出所述复位信号，当比较所述第二寄存器组的值与所述预定的随机数相同时，停止向所述数字系统中的所述待复位的数字电路发出所述复位信号；所述第二预定随机数单元用于在所述数字系统上电后，将所述预定的随机数写入所述第二寄存器组。
8.如权利要求5所述的数字系统的上电复位电路，其特征在于，所述电路还包括：
产生模拟上电复位信号的模拟上电复位电路；
逻辑门电路，用于当所述第二复位信号产生单元发出所述复位信号、和/或所述模拟上电复位电路发出所述模拟上电复位信号时，向所述待复位的数字电路发出控制所述待复位的数字电路复位的信号。
9.如权利要求8所述的数字系统的上电复位电路，其特征在于，当所述第二复位信号产生单元发出的所述复位信号以及所述模拟上电复位电路发出的所述模拟上电复位信号均为低电平有效时，所述逻辑门电路为一与门；
当所述第二复位信号产生单元发出的所述复位信号以及所述模拟上电复位电路发出的所述模拟上电复位信号均为高电平有效时，所述逻辑门电路为一或门。
10.一种数字系统，包括一上电复位电路，其特征在于，所述上电复位电路采用如权利要求5至9任一项所述的数字系统的上电复位电路。
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