CN109799870B - 一种时钟控制电路及控制方法 - Google Patents

Abstract

本发明实施例公开了一种时钟控制电路及控制方法，该时钟控制电路包括：时钟源、复位信号源、寄存器组以及时钟控制单元，该时钟控制单元包括时钟调整模块和时钟门控，其中，时钟调整模块的第一接收端与时钟源相连，时钟调整模块的第二接收端与复位信号源相连；时钟门控的第一接收端与时钟调整模块的输出端相连，时钟门控的第二接收端与时钟源相连，时钟门控的输出端与寄存器组的一端相连，寄存器组的另一端与复位信号源相连，其中寄存器组包括多个第一寄存器。采用本发明实施例，可使电路中寄存器组的复位不再有一个时钟周期的限制，避免了电路功能出错，减少功耗，适用性高。

Description

一种时钟控制电路及控制方法

技术领域

本发明涉及电子技术领域，尤其涉及一种时钟控制电路及控制方法。

背景技术

时钟是数字电路的重要组成部分，只要是时序电路，就离不开时钟。因此，时钟设计是现在越来越复杂的多功能数字电路的基础，它直接影响着数字电路的性能。由于现代电子技术的不断发展，时钟的应用的范围也越来越广泛。在数字电路设计中，一般复位信号负载的寄存器数量非常庞大(几万甚至几十万)，尤其对于高速设计，复位信号传输到每个寄存器需要的时间比较长，可能会超过一个时钟周期，导致一部分部分寄存器在单周期能完成复位/释放，另外一部分寄存器不能在单个周期完成复位/释放，导致功能出错，从而导致设计降频。

另外，即使通过时序优化手段将复位控制在了一个周期，但是由于复位路径时序比较紧，在优化过程中选择了速度快、漏电大的标准电池，会导致面积和功耗的增加，适用性不高。

发明内容

本发明提供了一种时钟控制电路及控制方法，可使电路内的寄存器组复位不再有一个时钟周期的要求，避免了电路内部逻辑功能发生异常，适用性高。

第一方面，本发明实施例提供一种时钟控制电路，该电路包括：时钟源、复位信号源、寄存器组以及时钟控制单元，上述时钟控制单元包括时钟调整模块和时钟门控，其中：

上述时钟调整模块的第一接收端与上述时钟源相连，上述时钟调整模块的第二接收端与上述复位信号源相连；上述时钟门控的第一接收端与上述时钟调整模块的输出端相连，上述时钟门控的第二接收端与上述时钟源相连，上述时钟门控的输出端与上述寄存器组的一端相连，上述寄存器组的另一端与上述复位信号源相连，其中上述寄存器组包括多个第一寄存器；

上述时钟调整模块接收到上述复位信号源输出的复位信号后，控制上述时钟门控在上述寄存器组中的各个第一寄存器接收到上述复位信号源输出的复位信号并完成复位后，将上述时钟源输出的第一时钟信号调整为第二时钟信号，并向上述寄存器组输出上述第二时钟信号。

在本发明实施例中，时钟控制电路通过时钟控制单元使时钟信号能在控制电路的寄存器组全部完成复位以后向寄存器组输出，解决了传统电路中寄存器组中各寄存器不能在一个时钟周期内全部完成复位的问题，避免了由于寄存器组中多个复位寄存器复位时刻差异所带来的电路逻辑错误，以及随之带来的电路降频和功耗增加的问题，适用性高。

结合第一方面，在一种可能的实施方式中，上述时钟调整模块中还包括数据源和N个第二寄存器，其中，N为大于1的整数；

每个第二寄存器的时钟输入端与上述时钟源相连，每个第二寄存器的复位信号输入端与上述复位信号源相连，第一个第二寄存器的数据输入端与上述数据源相连，第I个寄存器的数据输入端与第I-1个寄存器的数据输出端相连，第N个寄存器的数据输出端与上述时钟门控的端相连，其中1＜I≤N。

在本发明实施例中，通过控制时钟控制电路的时钟调整模块内寄存器的数量，可适当增加或减少时钟调整单元将第一时钟信号调整为第二时钟信号所用的时间，从而可根据时钟控制电路中寄存器组的具体数量和连接方式实现对时钟控制电路内的时钟调整模块的动态调整，增强了本发明实施例提供的时钟控制电路的灵活性和可操作性，适用性更高。

结合第一方面，在一种可能的实施方式中，上述时钟调整模块接收到上述复位信号后，将上述N个第二寄存器复位；

当第J个第二寄存器完成复位后，上述第一时钟信号在第J个时钟周期触发第J个第二寄存器，上述第J个第二寄存器的数据输出端将上述第J个第二寄存器的数据输入端接收到的数据输出至第J+1个第二寄存器的数据输入端，其中1≤J＜N；

当上述第N个第二寄存器完成复位后，上述第一时钟信号在第N个时钟周期触发上述第N个第二寄存器，上述第N个第二寄存器的数据输出端将上述第N个第二寄存器的数据输入端接收到的数据输出至上述时钟门控的第一接收端。

在本发明实施例中，通过第一时钟信号控制时钟控制电路中的时钟调整模块内的数据源输出的数据在各寄存器中的传递方式，使得数据源输出的数据在时钟调整模块内各寄存器中有序传递，进而可在准确的时刻将第一时钟信号确定为第二时钟信号。不仅保证了第一时钟信号在时钟调整模块内各寄存器间传递的稳定性，也最大限度的保证了将第一时钟信号调整为第二时钟信号的时刻准确性，使得本发明实施例提供的时钟控制电路的稳定性更高。

结合第一方面，在一种可能的实施方式中，当上述时钟门控的第一接收端接收到上述第N个第二寄存器输出的数据时，上述时钟门控将第N个时钟周期后的上述第一时钟信号作为上述第二时钟信号输出至上述寄存器组。

在本发明实施例中，通过数据源输出的数据来控制时钟门控打开，使得第二时钟信号向时钟控制电路内的寄存器组输出时更加稳定。同时通过时钟门控将第二时钟信号向时钟控制电路内的寄存器组输出，避免了第二时钟信号产生信号翻转的情况，最大程度上确保时钟控制电路内的寄存器组能够同时工作，从而有效提升时钟控制电路的逻辑功能的稳定性。

结合第一方面，在一种可能的实施方式中，上述时钟调整模块中的第二寄存器的数量N由上述寄存器组中的目标第一寄存器接收到上述复位信号并完成复位的目标时长确定，且上述数据源输出的数据从上述第一个第二寄存器传输至上述第N个第二寄存器并由上述第N个第二寄存器传输至上述时钟门控的时长不小于上述目标时长；

其中，上述目标第一寄存器为上述寄存器组中接收到上述复位信号并完成复位的时长最长的第一寄存器，且当上述目标第一寄存器完成复位时，上述寄存器组中的除上述目标第一寄存器外的其他第一寄存器均完成复位。

在本发明实施例中，通过将数据源输出的数据从第一个第二寄存器传输至第N个第二寄存器并由第N个第二寄存器传输至时钟门控的时长不小于寄存器组中的目标第一寄存器接收到复位信号并完成复位的目标时长，使得在时钟控制电路内的寄存器组的第一寄存器数量和连接方式发生变化时，为调整时钟控制电路内的时钟控制单元的第二寄存器数量提供了依据，同时可达到控制第二时钟信号在寄存器组中的第二寄存器全部完成复位以后输出的目的。

结合第一方面，在一种可能的实施方式中，上述时钟控制电路还包括：滤波电路，其中：

上述滤波电路的接收端连接上述复位信号源，上述滤波电路的第一输出端与上述时钟调整模块的第二接收端相连，上述滤波电路的输出端还与上述寄存器组的另一端相连；

上述滤波电路在上述复位信号源输出上述复位信号后，消除上述复位信号在上电前和/或上电时产生的毛刺，得到消除毛刺后的复位信号。

在本发明实施例中，通过设置滤波电路去除复位信号源生成的复位信号产生的毛刺，极大提高了复位信号的信号稳定性。特别是在高速复位的时钟控制电路中，稳定的复位信号可使电路的工作状态更加稳定，适用性高。

第二方面，本发明实施例提供了一种时钟控制方法，该方法适用于包括上述第一方面和/或第一方面任一种可能的实施方式中所提供的时钟控制电路的终端，该方法包括：

终端内置的时钟源和复位信号源分别输出第一时钟信号和复位信号；

当上述终端内置的时钟调整模块接收到上述复位信号后，上述终端使其内置的时钟调整模块控制上述终端内置的时钟门控在上述终端内的寄存器组中的各个第一寄存器接收到上述复位信号并完成复位后，将上述第一时钟信号调整为第二时钟信号；

上述终端内置的时钟门控向上述终端内置的寄存器组输出上述第二时钟信号。

在本发明实施例中，终端通过时钟控制单元使使时钟信号能在终端内置的寄存器组全部完成复位以后向寄存器组输出，解决了传统内含时钟控制电路的终端的寄存器组中各寄存器不能在一个时钟周期内全部完成复位的问题，避免了由于寄存器组中多个复位寄存器复位时刻差异所带来的电路逻辑错误，以及随之带来的终端降频和功耗增加的问题，适用性高。

结合第一方面，在一种可能的实施方式中，上述终端内置的时钟门控向上述终端内置的寄存器组输出上述第二时钟信号包括：

当上述终端内置的时钟门控接收到上述终端内置的时钟调整模块输出的数据后，上述终端内置的时钟门控将上述第一时钟信号作为上述第二时钟信号输出至上述终端内置的寄存器组；

其中，上述终端内置的时钟调整模块中包括数据源和N个第二寄存器，N为大于1的整数，上述N个第二寄存器用于接收上述数据源输出的数据并将上述数据输出至上述时钟门控。

在本发明实施例中，终端通过控制时钟门控将第一时钟信号调整为第二时钟信号并向终端内置的寄存器组输出第二时钟信号，确定了终端内置的时钟门控向终端内置的寄存器组输出第二时钟信号的时刻。同时通过时钟门控输出第二时钟信号，不仅提高了终端内置的时钟调整模块的稳定性，也避免了由于第二时钟出现信号翻转带来的终端功能故障问题。

结合第一方面，在一种可能的实施方式中，上述终端内置的时钟调整模块中的第二寄存器的数量N由上述终端内置的寄存器组中的目标第一寄存器接收到上述复位信号并完成复位的目标时长确定，且上述N个第二寄存器接收到上述数据源输出的数据至上述N个第二寄存器将上述数据输出至上述终端内置的时钟门控的时长不小于上述目标时长；

其中，上述目标第一寄存器为上述寄存器组中接收到上述复位信号并完成复位的时长最长的第一寄存器，且当上述目标第一寄存器完成复位时，上述寄存器组中的除上述目标第一寄存器外的其他第一寄存器均完成复位。

在本发明实施例中，通过将N个第二寄存器接收到数据源输出的数据至N个第二寄存器将数据输出至终端内置的时钟门控的时长控制在不小于终端内置的寄存器组全部完成复位的时间范围内，确保终端可在终端内置的寄存器组中的各个寄存器完成复位之后向寄存器组输出第二时钟信号，终端稳定性更好。

结合第一方面，在一种可能的实施方式中，上述方法还包括：

获取上述终端内置的寄存器组中的目标第一寄存器接收到上述复位信号并完成复位的目标时长；

获取上述终端内置的时钟调整模块中的一个第二寄存器接收到上述数据至输出上述数据的传输时长；

基于上述目标时长和上述传输时长确定上述时钟调整模块内的第二寄存器的数量N，其中，上述时钟调整模块中的第一个第二寄存器接收到上述数据至上述时钟调整模块中的第N个第二寄存器输出上述数据的时长不小于上述目标时长。

在本发明实施例中，通过获取终端内置的寄存器组中的目标第一寄存器接收到复位信号并完成复位的时长和终端内置的时钟调整模块中的一个第二寄存器接收到数据至输出数据的传输时长，并通过比较计算可得到第二寄存器的具体数量。同时在第二寄存器的数量确定后，可进一步保证时钟门控在寄存器组中的各个第一寄存器完成复位后打开并输出第二时钟信号，保证了终端内置的时钟控制电路的工作稳定性和有效性。

第三方面，本发明实施例提供了一种终端，该终端包括上述第一方面和/或第一方面任一种可能的实施方式所提供的时钟控制电路，上述终端用于执行上述第二方面和/或第二方面任一种可能的实施方式所提供的方法。

第四方面，本发明实施例提供了一种计算机可读存储介质，该计算机可读存储介质存储有计算机程序，该计算机程序包括程序指令，该程序指令当被处理器执行时使该处理器执行上述第二方面和/或第二方面任一种可能的实施方式所提供的方法。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的时钟控制电路的一结构示意图；

图2是本发明实施例提供的时钟控制方法的一流程示意图；

图3是本发明实施例提供的包括本发明提供的时钟控制电路的一终端内部电路原理示意图；

图4是本发明实施例提供的时钟控制电路的一时序示意图；

图5是本发明实施例提供的终端的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供的时钟控制电路和时钟控制方法适用于各数字电路高速设计中存在多寄存器复位情况的电路，能够保证位于一个时钟域内的寄存器在接收到时钟信号之前全部完成复位，且一个时钟域内的寄存器的复位完成时间不再局限于一个时钟周期内，有助于减少电路内部逻辑功能出现异常的概率。

下面将结合图1至图4，对本发明实施例提供的时钟控制电路及控制方法的具体实施方式进行说明。

参见图1，图1是本发明实施例提供的时钟控制电路的一结构示意图。本发明实施例提供的时钟控制电路包括：时钟源11、复位信号源12、寄存器组14以及时钟控制单元13，上述时钟控制单元13包括时钟调整模块1301和时钟门控1302，其中：

上述时钟调整模块1301的第一接收端与上述时钟源11相连，上述时钟调整模块1301的第二接收端与上述复位信号源12相连；

上述时钟门控1302的数据输入端与上述时钟调整模块1301的输出端相连，上述时钟门控1302的时钟输入端与上述时钟源11相连，上述时钟门控1302的输出端与上述寄存器组14的一端相连；

上述寄存器组14的另一端与上述复位信号源12相连，其中上述寄存器组14至少包括两个寄存器；

具体地，上述时钟调整模块1301接收到上述复位信号源12输出的复位信号后，控制上述时钟门控1302在上述寄存器组14中的各个第一寄存器接收到上述复位信号源12输出的复位信号并完成复位后，将上述时钟源11输出的第一时钟信号调整为第二时钟信号，并向上述寄存器组14输出上述第二时钟信号。

在一些可行的实施方式中，上述时钟调整模块1301中包括数据源和N个第二寄存器，其中，N为大于1的整数；

具体地，每个第二寄存器的时钟输入端与上述时钟源相连，每个第二寄存器的复位信号输入端与上述复位信号源12相连，第一个第二寄存器的数据输入端与上述数据源11相连，第I个寄存器的数据输入端与第I-1个寄存器的数据输出端相连，第N个寄存器的数据输出端与上述时钟门控1302的数据输入端相连，其中1＜I≤N。

在一些可行的实施方式中，上述时钟调整模块1301接收到上述复位信号后，将上述N个第二寄存器复位；

具体地，当第J个第二寄存器完成复位后，上述第一时钟信号在第J个时钟周期触发第J个第二寄存器，上述第J个第二寄存器的数据输出端将上述第J个第二寄存器的数据输入端接收到的数据输出至第J+1个第二寄存器的数据输入端，其中1≤J＜N；

当上述第N个第二寄存器完成复位后，上述第一时钟信号在第N个时钟周期触发上述第N个第二寄存器，上述第N个第二寄存器的数据输出端将上述第N个第二寄存器的数据输入端接收到的数据输出至上述时钟门控1301的数据输入端。

在一些可行的实施方式中，当上述时钟门控1302的数据输入端接收到上述第N个第二寄存器输出的数据时，上述时钟门控1302将第N个时钟周期后的上述第一时钟信号作为上述第二时钟信号输出至上述寄存器组14。

在一些可行的实时方式中，上述时钟调整模块1301中的第二寄存器的数量N由上述寄存器组14中的目标第一寄存器接收到上述复位信号并完成复位的目标时长确定，且上述数据源输出的数据从上述第一个第二寄存器传输至上述第N个第二寄存器并由上述第N个第二寄存器传输至上述时钟门控1302的时长不小于上述目标时长；

其中，上述目标第一寄存器为上述寄存器组14中接收到上述复位信号并完成复位的时长最长的第一寄存器，且当上述目标第一寄存器完成复位时，上述寄存器组14中的除上述目标第一寄存器外的其他第一寄存器均完成复位。

在一些可行的实施方式中，上述时钟控制电路还包括：滤波电路15，其中：

上述滤波电路15的接收端连接上述复位信号源12，上述滤波电路15的第一输出端与上述时钟调整模块1301的第二接收端相连，上述滤波电路15的输出端与上述寄存器组14的另一端相连；

具体地，上述滤波电路15在上述复位信号源12输出上述复位信号后，可消除上述复位信号在上电前和/或上电时产生的毛刺，得到消除毛刺后的复位信号。

本发明实施例提供的时钟控制电路可通过其内置的各个模块执行如图1所示的时钟控制电路所提供的实现方式，在具体实现中：

可选地，上述时钟源11可用于生成上述第一时钟信号等实现方式，具体可参见图1所示的时钟控制电路所提供的实现方式，在此不再赘述。

可选地，上述复位信号源12可用于生成上述复位信号等实现方式，具体可参见图1所示的时钟控制电路所提供的实现方式，在此不再赘述。

可选地，上述时钟调整模块1301可用于接收到上述复位信号源11输出的复位信号等实现方式，具体可参见图1所示的时钟控制电路所提供的实现方式，在此不再赘述。

可选地，上述时钟门控1302可用于向上述寄存器组14输出上述第二时钟信号等实现方式，具体可参见图1所示的时钟控制电路所提供的实现方式，在此不再赘述。

可选地，上述寄存器组14可用于接收上述第二时钟信号以及上述复位信号等实现方式，具体可参见图1所示的时钟控制电路所提供的实现方式，在此不再赘述。

可选地，上述滤波电路15可用于在上述复位信号源12输出上述复位信号后，消除上述复位信号在上电前和/或上电时产生的毛刺，得到消除毛刺后的复位信号等实现方式，具体可参见图1所示的时钟控制电路所提供的实现方式，在此不再赘述。

在本发明实施例中，时钟控制电路通过时钟控制单元使时钟信号能在控制电路的寄存器组全部完成复位以后向寄存器组输出，解决了在传统电路中由于复位信号传输到每个寄存器需要的时间不一致，导致一部分寄存器在单时钟周期内不能完成复位的问题。避免了由于寄存器组中多个复位寄存器复位时刻差异所带来的电路逻辑错误，以及随之带来的电路降频和功耗增加的问题，适用性高。

参见图2，图2是本发明实施例提供的时钟控制方法的一流程示意图，本发明实施例提供的时钟控制方法可包括如下步骤S201-S203：

S201、终端内置的时钟源和复位信号源分别输出第一时钟信号和复位信号。

在一些可行的实施方式中，上述终端内置的时钟源11可以是内部时钟源，也可以是外部时钟源，对此不做任何限制，同时，内部时钟源和/或外部时钟源的高速与低速也不做任何限制。

以STM32F4单片机为例，STM32F4单片机可以提供频率为32kHz左右或者频率为32.768kHz的内部低速时钟源，也可提供频率为16MHz内部高速时钟源，同时也可外接4M～26MHz晶振获取外部高速时钟源。此外，也可以接收由锁相环倍频输出的外部高速时钟源。

在一些可行的实施方式中，可在上述复位信号源输出上述复位信号后，消除上述复位信号在上电前和/或上电时产生的毛刺，得到消除毛刺后的复位信号。复位信号在产生的过程中，在复位信号源器件内部通过连线和逻辑单元时，都会产生一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。在此过程中复位信号产生毛刺会对复位信号的稳定性以及电路的正常工作造成影响。在本发明实施例中，可通过滤波电路消除复位信号中的毛刺，同时滤波电路的功能还可以通过软件来实现，在此不做限制。

S202，当上述终端内置的时钟调整模块接收到上述复位信号后，上述终端使其内置的时钟调整模块控制上述终端内置的时钟门控在上述终端内的寄存器组中的各个第一寄存器接收到上述复位信号并完成复位后，将上述第一时钟信号调整为第二时钟信号。

结合图3，图3是本发明实施例提供的包括本发明提供的时钟控制电路的一终端内部电路原理示意图。在图3中，时钟控制单元13中包括时钟调整模块1301和时钟门控1302，其中上述时钟调整模块1301由N个第二寄存器一个数据源串联组成，其中，N为大于1的整数。

每个第二寄存器的时钟输入端与上述时钟源11相连，每个第二寄存器的复位信号输入端与上述复位信号源12相连，第一个第二寄存器的数据输入端与上述数据源相连，第I个寄存器的数据输入端与第I-1个寄存器的数据输出端相连，第N个寄存器的数据输出端与上述时钟门控1302的数据输入端相连，其中1＜I≤N。

当复位信号源12生成的复位信号为0时，即复位信号为低复位状态时，上述终端可通过上述复位信号将上述时钟调整模块1301内的各寄存器复位，此时上述时钟门控1302处于关闭状态。即上述时钟控制单元13不能将时钟信号传递到上述终端内的寄存器组14，上述寄存器组14内的各寄存器不工作。当上述寄存器组14内的各寄存器完成复位之后，此时上述复位信号源12生成的复位信号为1释放，即上述复位信号为高复位状态，不再控制上述时钟调整模块1301内的各寄存器和上述寄存器组14中的各寄存器复位。

在一些可行的实施方式中，当上述时钟控制模块内1301内的各寄存器完成复位之后，上述时钟控制模块内1301的数据源向上述时钟控制模块1301内的第一个第二寄存器输出数据。同时上述第一时钟信号依次向上述时钟调整模块1301内的各个第二寄存器传递，以触发上述时钟调整模块1301内的各个第二寄存器输出接收到的数据。需要特别说明的是，上述数据源输出的数据的值可根据实际电路场景确定，在此不做限制。

当上述时钟调整模块1301内的第J个第二寄存器完成复位后，上述第一时钟信号可在第J个时钟周期触发第J个第二寄存器，此时第J个第二寄存器开始工作。即上述第J个第二寄存器的数据输出端将上述第J个第二寄存器的数据输入端接收到的数据输出至第J+1个第二寄存器的数据输入端，其中1≤J＜N；

当上述第N个第二寄存器完成复位后，上述第一时钟信号在第N个时钟周期触发上述第N个第二寄存器，此时上述第N个第二寄存器的数据输出端将上述第N个第二寄存器的数据输入端接收到的数据输出至上述时钟门控1302的数据输入端。当上述时钟门控1302接收到上述第N个第二寄存器输出的数据后，上述时钟门控1302将上述第一时钟信号调整为上述第二时钟信号。

结合图3，在一些可行的实施方式中，当上述复位信号为0时，上述终端使其内置的寄存器组14接收上述复位信号，并将上述寄存器组14内的各寄存器完成复位。否则，若上述寄存器组14内的各寄存器没有全部完成复位，则在终端内的电路实际工作中会产生逻辑错误，导致终端功耗的增加。

需要特别说明的是，图3所提供的寄存器组只是上述终端内置的寄存器组14的某种表现形式，不同终端的不同功能决定了终端内置的寄存器组14中寄存器的不同连接方式和数量，在此不做限制。同时由此产生的时钟树的结构组成和复位信号的传输路径也会有多种表现形式，在此也不做任何限制。

在一些可行的实施方式中，上述终端内置的时钟调整模块1301中的第二寄存器的数量N由上述终端内置的寄存器组14中的目标第一寄存器接收到上述复位信号并完成复位的目标时长确定，且上述N个第二寄存器接收到上述数据源输出的数据至上述N个第二寄存器将上述数据输出至上述终端内置的时钟门控1302的时长不小于上述目标时长。

例如，图3中曲线A表示上述复位信号传递到上述寄存器组14中的各个第一寄存器的最长传输路径，曲线A的最终指向的第一寄存器为目标第一寄存器。

具体地，上述复位信号在沿曲线A的路径传递到上述寄存器组14内的目标第一寄存器，且目标第一寄存器在低复位信号的作用下完成复位时，代表了上述寄存器组14中各个第一寄存器均已完成复位。此时上述时钟门控1302接收到上述第N个第二寄存器输出的数据后，将上述第一时钟信号调整为上述第二时钟信号。

在一些可行的实施方式中，由于寄存器组14内的各个第一寄存器的数量和连接方式在不同终端和功能的影响下不会有固定的表现形式，故在不同的时钟控制电路中，上述时钟调整模块内1301内的寄存器数量也会随之改变。

也就是说，在控制第二时钟信号向寄存器组14输出时，首先要根据寄存器组14内的目标第一寄存器接收到复位信号并完成复位的目标时长来确定上述时钟调整模块内的寄存器数量，以确上述保时钟门控1302在上述寄存器组14中的各个第一寄存器接收到上述复位信号并完成复位后，将上述第一时钟信号调整为第二时钟信号。

具体地，在电路进行工作之前，可先获取上述终端内置的寄存器组14中的目标第一寄存器接收到上述复位信号并完成复位的目标时长，再获取上述时钟调整模块1302内的一个第二寄存器接收到上述时钟源11输出的数据至将上述数据输出数据的传输时长，基于上述目标时长和上述传输时长确定上述时钟调整模块1301内的第二寄存器的数量N，其中，上述时钟调整模块1301中的第一个第二寄存器接收到上述数据至上述时钟调整模块1301中的第N个第二寄存器输出上述数据的时长不小于上述目标时长。

例如，当上述目标时长为10ms，上述传输时长为2ms，则可确定上述目标时长不大于5个上述传输时长，此时上述时钟调整模块1301内的第二寄存器数量为5。再如，当上述目标时长为10ms，上述传输时长为1.5ms，则可确定上述目标时长不大于7个上述传输时长，此时上述时钟调整模块1301内的第二寄存器数量为7。

在这种时长要求下，可确保上述第二时钟信号在向上述寄存器组14传递时，上述寄存器组14内的各个第一寄存器都已经完成复位，此时可使电路进入正常工作状态。

在一些可行的实施方式中，可在上述寄存器组14内以及上述寄存器组14与上述复位信号源12之间，根据实际电路的复杂程度和功能需求添加一定数量的缓冲器，可提高扇出较大的电路的负载能力，提高电路驱动能力。

可选的，虽然上述时钟控制电路内的缓冲器对流经该缓冲器的复位信号的状态不产生任何作用，但可对时钟控制电路和终端和/或外设之间起协调作用，在实现复位信号尽可能的同步传输之外，通过一定数量的缓冲器可有效确保电路中信号的时序正确，提升终端内部电路的稳定性。

可选的，由于上述缓冲器是上述时钟控制电路中实际的电器元件，故在上述时钟电路内存在大量缓冲器的情况下，会对上述时钟控制电路内的复位信号的传输造成一定的传输时延，故上述复位信号传递至上述寄存器组中的寄存器所用时长中应充分考虑上述复位信号在传输过程中经过缓冲器所造成的时延时长。

参见图4，图4是本发明实施例提供的时钟控制电路的一时序示意图。

在本发明实施例提供的时钟控制电路的一时序示意图中，第一时钟信号在进入时钟控制单元13后持续传递。

在图4中可以看出，当复位信号由低复位状态变为高复位状态的时刻，即上述寄存器组中的各寄存器已全部完成复位的相同时刻，上述时钟门控开启向上述寄存器组中的各寄存器输出第二时钟信号，开启上述寄存器组的逻辑工作状态。

在未采用本发明实施例提供的时钟控制电路及控制方法时，由于上述复位信号到达同一寄存器组中的不同寄存器的路径不同，会导致复位信号到达不同寄存器的延时时长不同，从而使得统一时钟域的不同寄存器会在不同的时刻进行复位。

例如，对于同一寄存器组的寄存器A和寄存器B复位，信号到达寄存器A的路径较短，到达寄存器B的路径较长，此时寄存器A可能先于寄存器B复位。由于没有对时钟信号开始向寄存器组输出时钟信号的时刻进行限制，故寄存器在复位之后就开始正常工作。在寄存器A和寄存器B在不同时刻完成复位的情况下，同一寄存器组中的寄存器就可能在不同的时刻开始正常工作，这就有可能导致电路内部逻辑功能的异常。

S203，上述终端内置的时钟门控向上述终端内置的寄存器组输出上述第二时钟信号。

在上述寄存器组14内的各个第一寄存器完成复位之后，上述时钟门控1302将上述第二时钟信号传输至上述寄存器组14。此时的寄存器组14在接收到上述第二时钟信号之后进入工作状态。

需要特别说明的是，上述时钟门控1302可在数据源输出的数据的作用下实现开关功能，即便上述寄存器组14内的各寄存器全部完成复位，上述时钟门控1302也要在接收到上述数据源输出的数据之后，才能打开时钟门向上述寄存器组14输出上述第二时钟信号。此外，上述时钟门控1302除了可以实现开关功能以向上述寄存器组14输出上述第二时钟信号之外，还能保证上述第二时钟信号在向上述寄存器组14输出时，不会出现信号翻转的情况，可避免上述寄存器组14内的各寄存器接收到翻转信号不能同步工作而造成电路逻辑功能错误。

在本发明实施例当中，通过控制时钟控制电路内的时钟门控的开启时刻，实现了对时钟信号向时钟控制电路内的寄存器组输出的时刻控制，进而将时钟信号的时序变化控制在控制电路的寄存器组全部完成复位时或以后，避免了由于寄存器组中多个复位寄存器不能在一个时钟周期内完成复位所带来的电路逻辑错误，以及随之带来的电路降频和功耗增加的问题，适用性高。

本发明实施例还提供了一种终端，上述终端包括本发明实施例提供的时钟控制电路，以及执行本发明实施例提供的时钟控制方法。

参见图5，图5是本发明实施例提供的终端的结构示意图。

如图5所示，本实施例中的终端可以包括：时钟控制电路501和存储器502。上述时钟控制电路501和存储器502通过总线503连接。存储器502用于存储计算机程序，该计算机程序包括程序指令，时钟控制电路501用于执行存储器502存储的程序指令，执行如下操作：

时钟控制电路501内置的时钟源和复位信号源分别输出第一时钟信号和复位信号；

当上述时钟控制电路501内置的时钟调整模块接收到上述复位信号后，上述时钟控制电路501使其内置的时钟调整模块控制上述时钟控制电路501内置的时钟门控在上述时钟控制电路501内的寄存器组中的各个第一寄存器接收到上述复位信号并完成复位后，将上述第一时钟信号调整为第二时钟信号；

上述时钟控制电路501内置的时钟门控向上述时钟控制电路501内置的寄存器组输出上述第二时钟信号。

在一些可行的实施方式中，当上述时钟控制电路501内置的时钟门控接收到上述时钟控制电路501内置的时钟调整模块输出的数据时，上述时钟控制电路501内置的时钟门控将上述第一时钟信号作为上述第二时钟信号输出至上述时钟控制电路501内置的寄存器组；

其中，上述时钟控制电路501内置的时钟调整模块中包括数据源和N个第二寄存器，N为大于1的整数，上述N个第二寄存器用于接收上述数据源输出的数据并将上述数据输出至上述时钟门控。

在一些可行的实施方式中，上述时钟控制电路501内置的时钟调整模块中的第二寄存器的数量N由上述时钟控制电路501内置的寄存器组中的目标第一寄存器接收到上述复位信号并完成复位的目标时长确定，且上述N个第二寄存器接收到上述数据源输出的数据至上述N个第二寄存器将上述数据输出至上述终端内置的时钟门控的时长不小于上述目标时长；

其中，上述目标第一寄存器为上述寄存器组中接收到上述复位信号并完成复位的时长最长的第一寄存器，且当上述目标第一寄存器完成复位时，上述寄存器组中的除上述目标第一寄存器外的其他第一寄存器均完成复位。

在一种可行的实施方式中，上述时钟控制电路501还用于：

获取上述时钟控制电路501内置的寄存器组中的目标第一寄存器接收到上述复位信号并完成复位的目标时长；

获取上述时钟控制电路501内置的时钟调整模块中的一个第二寄存器接收到上述数据至输出上述数据的传输时长；

基于上述目标时长和上述传输时长确定上述时钟控制电路501内置的时钟调整模块内的第二寄存器的数量N，其中，上述时钟控制电路501内置的时钟调整模块中的第一个第二寄存器接收到上述数据至上述时钟控制电路501内置的时钟调整模块中的第N个第二寄存器输出上述数据的时长不小于上述目标时长。

在本发明实施例当中，本发明实施例提供的终端可以是包括本发明实施例提供的时钟控制电路和/或用于执行本发明实施例提供的时钟控制方法的任一终端。上述终端解决了传统终端内部电路中寄存器组中各寄存器不能在一个时钟周期内全部完成复位的问题，避免了由于寄存器组中多个复位寄存器复位时刻差异所带来的电路逻辑错误，以及随之带来的电路降频和功耗增加的问题，适用性高。

本发明实施例还提供一种计算机可读存储介质，该计算机可读存储介质存储有计算机程序，该计算机程序包括程序指令，该程序指令被终端执行时实现图1至图2中各个步骤所提供的电路和/或方法，具体可参见上述各个步骤所提供的实现方式，在此不再赘述。

可选地，上述计算机可读存储介质可以是前述任一实施例提供的时钟控制电路或者上述终端的内部存储单元，例如电子设备的硬盘或内存。该计算机可读存储介质也可以是该电子设备的外部存储设备，例如该电子设备上配备的插接式硬盘，智能存储卡(smartmedia card,SMC)，安全数字(secure digital,SD)卡，闪存卡(flashcard)等。

可选地，上述计算机可读存储介质还可以包括磁碟、光盘、只读存储记忆体(read-only memory，ROM)或随机存储记忆体(random access memory，RAM)等。进一步地，该计算机可读存储介质还可以既包括该电子设备的内部存储单元也包括外部存储设备。该计算机可读存储介质用于存储该计算机程序以及该电子设备所需的其他程序和数据。该计算机可读存储介质还可以用于暂时地存储已经输出或者将要输出的数据。

在本发明实施例中，采用计算机可读存储介质对计算机程序进行存储，使本发明实施例提供的时钟控制电路和时钟控制方法能够在计算机程序的作用下自动实现，提高了本发明实施例提供的时钟控制电路和时钟控制方法的可操作性，灵活性更高。

本发明的权利要求书和说明书及附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (9)

1.一种时钟控制电路，其特征在于，所述时钟控制电路包括：时钟源、复位信号源、寄存器组以及时钟控制单元，所述时钟控制单元包括时钟调整模块和时钟门控，其中：

所述时钟调整模块的第一接收端与所述时钟源相连，所述时钟调整模块的第二接收端与所述复位信号源相连；所述时钟门控的数据输入端与所述时钟调整模块的输出端相连，所述时钟门控的时钟输入端与所述时钟源相连，所述时钟门控的输出端与所述寄存器组的一端相连，所述寄存器组的另一端与所述复位信号源相连，其中所述寄存器组中包括多个第一寄存器；

所述时钟调整模块接收到所述复位信号源输出的复位信号后，控制所述时钟门控在所述寄存器组中的各个第一寄存器接收到所述复位信号源输出的复位信号并完成复位后，将所述时钟源输出的第一时钟信号调整为第二时钟信号，并向所述寄存器组输出所述第二时钟信号，其中，所述时钟调整模块包括N个第二寄存器，N为大于1的整数，当所述时钟门控的数据输入端接收到所述第N个第二寄存器输出的数据时，所述时钟门控将第N个时钟周期后的所述第一时钟信号作为所述第二时钟信号输出至所述寄存器组。

2.根据权利要求1所述的时钟控制电路，其特征在于，所述时钟调整模块还包括数据源；

每个第二寄存器的时钟输入端与所述时钟源相连，每个第二寄存器的复位信号输入端与所述复位信号源相连，第一个第二寄存器的数据输入端与所述数据源相连，第I个寄存器的数据输入端与第I-1个寄存器的数据输出端相连，第N个寄存器的数据输出端与所述时钟门控的数据输入端相连，其中1＜I≤N。

3.根据权利要求2所述的时钟控制电路，其特征在于，所述时钟调整模块接收到所述复位信号后，将所述N个第二寄存器复位；

当第J个第二寄存器完成复位后，所述第一时钟信号在第J个时钟周期触发第J个第二寄存器，所述第J个第二寄存器的数据输出端将所述第J个第二寄存器的数据输入端接收到的数据输出至第J+1个第二寄存器的数据输入端，其中1≤J＜N；

当所述第N个第二寄存器完成复位后，所述第一时钟信号在第N个时钟周期触发所述第N个第二寄存器，所述第N个第二寄存器的数据输出端将所述第N个第二寄存器的数据输入端接收到的数据输出至所述时钟门控的数据输入端。

4.根据权利要求3所述的时钟控制电路，其特征在于，所述时钟调整模块中的第二寄存器的数量N由所述寄存器组中的目标第一寄存器接收到所述复位信号并完成复位的目标时长确定，且所述数据源输出的数据从所述第一个第二寄存器传输至所述第N个第二寄存器并由所述第N个第二寄存器传输至所述时钟门控的时长不小于所述目标时长；

其中，所述目标第一寄存器为所述寄存器组中接收到所述复位信号并完成复位的时长最长的第一寄存器，且当所述目标第一寄存器完成复位时，所述寄存器组中的除所述目标第一寄存器外的其他第一寄存器均完成复位。

5.根据权利要求1至4任一项所述的时钟控制电路，其特征在于，所述时钟控制电路还包括：滤波电路，其中：

所述滤波电路的接收端连接所述复位信号源，所述滤波电路的输出端与所述时钟调整模块的第二接收端相连，所述滤波电路的输出端还与所述寄存器组的另一端相连；

所述滤波电路在所述复位信号源输出所述复位信号后，消除所述复位信号在上电前和/或上电时产生的毛刺，得到消除毛刺后的复位信号。

6.一种时钟控制方法，其特征在于，所述方法适用于包括如权利要求1至5任一项所述的时钟控制电路的终端，所述方法包括：

终端内置的时钟源和复位信号源分别输出第一时钟信号和复位信号；

当所述终端内置的时钟调整模块接收到所述复位信号后，所述终端使其内置的时钟调整模块控制所述终端内置的时钟门控在所述终端内的寄存器组中的各个第一寄存器接收到所述复位信号并完成复位后，将所述第一时钟信号调整为第二时钟信号；

所述终端内置的时钟门控向所述终端内置的寄存器组输出所述第二时钟信号，其中，所述时钟调整模块包括N个第二寄存器，N为大于1的整数，当所述时钟门控的数据输入端接收到所述第N个第二寄存器输出的数据时，所述时钟门控将第N个时钟周期后的所述第一时钟信号作为所述第二时钟信号输出至所述寄存器组。

7.根据权利要求6所述的方法，其特征在于，所述终端内置的时钟门控向所述终端内置的寄存器组输出所述第二时钟信号，所述方法包括：

当所述终端内置的时钟门控接收到所述终端内置的时钟调整模块输出的数据后，所述终端内置的时钟门控将所述第一时钟信号作为所述第二时钟信号输出至所述终端内置的寄存器组；

其中，所述终端内置的时钟调整模块中包括数据源和N个第二寄存器，N为大于1的整数，所述N个第二寄存器用于接收所述数据源输出的数据并将所述数据输出至所述时钟门控。

8.根据权利要求7所述的方法，其特征在于，所述终端内置的时钟调整模块中的第二寄存器的数量N由所述终端内置的寄存器组中的目标第一寄存器接收到所述复位信号并完成复位的目标时长确定，且所述N个第二寄存器接收到所述数据源输出的数据至所述N个第二寄存器将所述数据输出至所述终端内置的时钟门控的时长不小于所述目标时长；

其中，所述目标第一寄存器为所述寄存器组中接收到所述复位信号并完成复位的时长最长的第一寄存器，且当所述目标第一寄存器完成复位时，所述寄存器组中的除所述目标第一寄存器外的其他第一寄存器均完成复位。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

获取所述终端内置的寄存器组中的目标第一寄存器接收到所述复位信号并完成复位的目标时长；

获取所述终端内置的时钟调整模块中的一个第二寄存器接收到所述数据至输出所述数据的传输时长；

基于所述目标时长和所述传输时长确定所述时钟调整模块内的第二寄存器的数量N，其中，所述时钟调整模块中的第一个第二寄存器接收到所述数据至所述时钟调整模块中的第N个第二寄存器输出所述数据的时长不小于所述目标时长。

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