JP3827947B2 - クロック異常検出装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置におけるクロックの停止および異常発振を検出するクロック異常検出装置に関するものである。
【０００２】
【従来の技術】
従来のクロック異常を検出する装置として、たとえば、特開平４−３０６９３０号公報に開示されるクロック異常検出器は、第１６図に示されるように、二つの異なるクロック（ＣＫ1 、ＣＫ2 ）を比較して、どちらか一方のクロック異常を検出するように構成されている。
【０００３】
第１６図に示された従来のクロック異常検出器の構成において、異常検出の対象となるクロックとして、デューティ比または周波数の互いに異なるクロックＣＫ1 およびＣＫ2 がそれぞれ分周器１００および分周器１０１に入力される。入力されたクロックＣＫ1 およびＣＫ2 は、分周器１００および分周器１０１においてそれぞれ分周比Ｍ1 およびＭ2 で分周される。分周器１００において分周されたクロックＣＫ1 は、周波数ｆ4 を有するクロックＣＫ4 として分周器１００から出力される。また、分周器１０１において分周されたクロックＣＫ2 は、周波数ｆ3 を有するクロックＣＫ3 として分周器１０１から出力され、さらにそのクロックＣＫ3 は、タイミング発生器１０２に入力される。ここで、分周比Ｍ1 およびＭ2 は、２・ｆ4 ≧ｆ3 の関係を満たす任意の自然数である。
【０００４】
分周器１００から出力されたクロックＣＫ4 は、カウンタ１０３およびカウンタ１０４に入力データとしてそれぞれ入力される。また、タイミング発生器１０２に入力されたクロックＣＫ3 は、リセットパルスＣＫ5 としてタイミング発生器１０２から出力され、出力されたリセットパルスＣＫ5 はさらに、カウンタ１０３およびカウンタ１０４にそれぞれリセットパルスとして入力される。
【０００５】
カウンタ１０３は、リセットパルスＣＫ5 のパルス間において、入力データであるクロックＣＫ4 のパルスの立ち上がりエッジを計数してパルス数Ｓupを出力する。また、カウンタ１０４は、リセットパルスＣＫ5 のパルス間において、入力データであるクロックＣＫ4 のパルスの立ち下がりエッジを計数してパルス数Ｓdownを出力する。
【０００６】
カウンタ１０３および１０４からそれぞれ出力されるパルス数ＳupおよびＳdownは、加算器１０５に入力される。加算器１０５では、パルス数ＳupとＳdownとを加算し、リセットパルスＣＫ5 のパルス間においてクロックＣＫ4 の状態変化の回数、すなわちパルスの立ち上がりおよび立ち下がりの回数である加算値Ｎ1 を出力する。
【０００７】
加算器１０５から出力された加算値Ｎ1 は、比較器１０６に入力データＢとして、および、比較器１０７の入力データＡとして入力される。比較器１０７には、さらに入力データＢとして基準値Ｎ2 が入力され、入力データＡと入力データＢとを比較してＡ＜Ｂの関係を満たすかを判定する。すなわち比較器１０７は、Ｎ1 ＜Ｎ2 を判定し、Ｎ1 ＜Ｎ2 の関係が満たされる場合は、比較器１０７からエラー信号Ｅ2 を出力する。
【０００８】
ここで、基準値Ｎ2 は、Ｎ2 ・ｆ3 ≦２・ｆ4 ＜（Ｎ2 ＋１）・ｆ3 を満たす任意の自然数である。また、比較器１０６は、Ｎ2 ＋１が入力データＡとして入力され、比較器１０７と同様に、入力データＡと入力データＢとを比較してＡ＜Ｂの関係を満たすかを判定する。すなわち、比較器１０６は、Ｎ1 ＞Ｎ2 ＋１を判定し、Ｎ1 ＞Ｎ2 ＋１の関係が満たされる場合は、比較器１０６からエラー信号Ｅ1 を出力する。
【０００９】
ここで、リセットパルスＣＫ5 のパルス間隔はクロックＣＫ3 の周波数ｆ3 によって定まるので、カウンタ１０３および１０４にそれぞれ入力されるクロックＣＫ4 （周波数ｆ4 ）およびリセットパルスＣＫ5 （周波数ｆ3 ）においてＮ2 ・ｆ3 ≦２・ｆ4 ＜（Ｎ2 ＋１）・ｆ3 の関係を満たす基準値Ｎ2 に対して、Ｎ1 ≦Ｎ2 ＋１の関係が成立する。よって、比較器１０６においてＮ1 ＞Ｎ2 ＋１の関係が満たされる場合は、ＣＫ4 の周波数ｆ4 が本来の周波数より高いか、またはＣＫ3 の周波数ｆ3 が本来の周波数より低い場合に相当し、比較器１０６からエラー信号Ｅ1 が出力される。
【００１０】
また、比較器１０７においてＮ1 ＜Ｎ2 の関係が満たされる場合は、ＣＫ4 の周波数ｆ4 が本来の周波数より低いか、またはＣＫ3 の周波数ｆ3 が本来の周波数より高い場合に相当し、比較器１０７からエラー信号Ｅ2 が出力される。
【００１１】
比較器１０６および１０７からそれぞれ出力されるエラー信号Ｅ1 およびＥ2 は、タイミング発生器１０２から出力されるタイミングパルスＴＰと共に判定器１０８に入力され、判定器１０８からクロックＣＫ1 またはＣＫ2 の異常を示すエラーフラグＥＦが出力される。
【００１２】
以上に説明したように、従来のクロック異常を検出する装置によれば、検出対象となる二つの異なるクロックをそれぞれ分周し、二つのカウンタによって分周後のクロックの立ち上がりエッジと立ち下がりエッジを計数して、その計数結果を加算器によって加算し、加算結果と基準値とを比較器によって比較することによりクロックの異常を検出するというものであった。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のクロック異常検出器においては、上記したようなカウンタによる計数値を演算する加算器や比較器、リセットパルスおよびタイミングパルスを発生させるタイミング発生器が必要となり、検出器の回路構成を複雑にしていた。
【００１４】
また、特に、上記した特開平４−３０６９３０号公報に開示されるクロック異常検出器は、異常検出の対象となる二つのクロックのうちから、異常を示しているクロックを特定することができず、さらに三つ以上のクロックに対する異常検出を可能とした回路構成ではなかった。
【００１５】
従って、本発明は、簡単な回路構成にてクロックの異常を、特に三つ以上の互いに異なるクロックに対して検出できるクロック異常検出器およびクロック異常検出装置を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明にかかるクロック異常検出装置は、ｍ個（ｍ≧３）のクロック信号から２つのクロック信号を取り出してできる組合せ数分のクロック異常検出器を備え、これら複数のクロック異常検出器がそれぞれの前記組み合わせに対応する２つのクロック信号を第１および第２のクロック信号として入力しかつ２つの第１および第２のエラー信号を出力するクロック異常検出装置であって、前記各クロック異常検出器は、第１のクロック信号を分周して第１の分周クロック信号を出力する第１の分周回路と、第１のクロック信号を分周して第１のリセット信号を出力する第２の分周回路と、第２のクロック信号を分周して第２の分周クロック信号を出力する第３の分周回路と、第２のクロック信号を分周して第２のリセット信号を出力する第４の分周回路と、前記第１の分周クロック信号および前記第２のリセット信号を入力し、前記第２のリセット信号の状態に基づいて前記第１の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第１のエラー信号を出力する第１のクロック比較回路と、前記第２の分周クロック信号および前記第１のリセット信号を入力し、前記第１のリセット信号の状態に基づいて前記第２の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第２のエラー信号を出力する第２のクロック比較回路とを備え、前記第１のクロック比較回路は、前記第２のリセット信号の状態を反転させるインバータゲートと、前記第１の分周クロック信号をクロック入力として入力し、前記第２のリセット信号をリセット入力として入力し、第１の出力信号を出力する複数段のフリップフロップからなる第１のシフトレジスタと、前記第１の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第２のリセット信号をリセット入力として入力し、第２の出力信号を出力する複数段のフリップフロップからなる第２のシフトレジスタと、前記第１の出力信号と前記第２の出力信号との論理和演算を行い前記第１のエラー信号を出力するＯＲゲートとを備え、前記第２のクロック比較回路は、前記第１のリセット信号の状態を反転させるインバータゲートと、前記第２の分周クロック信号をクロック入力として入力し、前記第１のリセット信号をリセット入力として入力し、第３の出力信号を出力する複数段のフリップフロップからなる第３のシフトレジスタと、前記第２の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第１のリセット信号をリセット入力として入力し、第４の出力信号を出力する複数段のフリップフロップからなる第４のシフトレジスタと、前記第３の出力信号と前記第４の出力信号との論理和演算を行い前記第２のエラー信号を出力するＯＲゲートとを備え、前記複数のクロック異常検出器から夫々出力される第１および第２のエラー信号に基づいて、当該クロック信号が本来の周波数よりも低くなる場合にクロック異常状態を示す第１のクロック判定信号と、当該クロック信号が本来の周波数よりも高くなる場合にクロック異常状態を示す第２のクロック判定信号とを、ｍ個のクロック信号のそれぞれに対応して出力する異常クロック判定回路とを備えることを特徴とする。
【００１７】
【発明の実施の形態】
以下に、本発明にかかるクロック異常検出器およびクロック異常検出装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１８】
第１図は、本発明にかかる実施の形態１におけるクロック異常検出器のブロック図である。第１図において、クロックＣＬＫ１およびＣＬＫ２は、情報処理装置等において使用され、特に、互いにデューティ比または発振周波数の異なるクロックである。これらクロックＣＬＫ１およびＣＬＫ２が、本発明にかかるクロック異常検出器において異常検出の対象となるクロックである。
【００１９】
第１図において、まず、クロックＣＬＫ１は、分周回路１１および１４に入力され、クロックＣＬＫ２は、分周回路１２および１３に入力される。分周回路１１、１２、１３および１４は、入力されるクロックに対してそれぞれ分周比Ｎ1 、Ｎ2 、Ｎ3 およびＮ4 で分周する分周回路である。分周回路１１に入力されたクロックＣＬＫ１は、分周比Ｎ1 で分周され、クロックＣＬＫ１Ａとして出力される。
【００２０】
また、分周回路１２に入力されたクロックＣＬＫ２は、分周比Ｎ2 で分周され、クロックＣＬＫ２Ａとして出力される。また、分周回路１３に入力されたクロックＣＬＫ２は、分周比Ｎ3 で分周され、クロックＣＬＫ２Ｂとして出力される。分周回路１４に入力されたクロックＣＬＫ１は、分周比Ｎ4 で分周され、クロックＣＬＫ１Ｂとして出力される。
【００２１】
分周回路１１から出力されたクロックＣＬＫ１Ａおよび分周回路１２から出力されたクロックＣＬＫ２Ａは、クロック比較器（クロック比較回路）１５において、それぞれＣＬＫ入力およびＲＳＴ入力として入力される。クロック比較器１５は、クロックＣＬＫ１Ａの周波数がある判定値よりも高くなった場合、すなわちＣＬＫ１が本来の周波数よりも高くなった場合、または、クロックＣＬＫ２Ａの周波数がある判定値よりも低くなった場合、すなわちＣＬＫ２が本来の周波数よりも低くなった場合に、ＥＲＲ出力をアクティブにし、エラー信号ＥＲＲ１を出力する。
【００２２】
また、分周回路１３から出力されたクロックＣＬＫ２Ｂおよび分周回路１４から出力されたクロックＣＬＫ１Ｂは、クロック比較器（クロック比較回路）１６において、それぞれＣＬＫ入力およびＲＳＴ入力として入力される。クロック比較器１６は、クロックＣＬＫ２Ｂの周波数がある判定値よりも高くなった場合、すなわちＣＬＫ２が本来の周波数よりも高くなった場合、または、クロックＣＬＫ１Ｂの周波数がある判定値よりも低くなった場合、すなわちＣＬＫ１が本来の周波数よりも低くなった場合に、ＥＲＲ出力をアクティブにし、エラー信号ＥＲＲ２を出力する。
【００２３】
第２図は、第１図のクロック比較器１５の内部構成を示した図である。なお、第１図のクロック比較器１６における内部構成は、第２図に示されるクロック比較器１５の内部構成と同様に示される。
【００２４】
第２図において、クロック比較器１５は、Ｎ段のシフトレジスタ２１、Ｍ段のシフトレジスタ２２、インバータゲート２３およびＯＲゲート２４から構成される。まず、ＣＬＫ入力として入力される信号（この場合、クロックＣＬＫ１Ａ）は、シフトレジスタ２１およびシフトレジスタ２２にクロック入力として入力される。また、ＲＳＴ入力として入力される信号（この場合、クロックＣＬＫ２Ａ）は、シフトレジスタ２１にリセット入力として入力される一方、インバータゲート２３を介してシフトレジスタ２２にリセット入力として入力される。
【００２５】
シフトレジスタ２１は、入力データとして常に"Ｈ" レベルの信号が入力されている。すなわち１段目のフリップフロップＦＡ1 のＤ入力が"Ｈ" レベルとなっている。Ｎ個の各フリップフロップＦＡ1 〜ＦＡN は、ＲＳＴ入力に入力される信号に対して反転したレベルの信号をリセット入力としてＲ入力に入力する。よって、フリップフロップＦＡ1 〜ＦＡN は、ＲＳＴ入力に入力される信号が"Ｌ" レベルである場合にリセットされ、各Ｑ出力を"Ｌ" レベルに設定する。
【００２６】
すなわち、フリップフロップＦＡ1 〜ＦＡN においては、ＲＳＴ入力に入力される信号が"Ｈ" レベルである場合に限り、入力データ（"Ｈ" レベル）がＣＬＫ入力によって同期されて順次フリップフロップのＤ入力に入力され、第Ｎ段目のフリップフロップＦＡN のＱ出力をシフトレジスタ２１の出力信号ＳＥ１として出力する。
【００２７】
この場合、ＲＳＴ入力に入力されるクロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間において、ＣＬＫ入力に入力されるクロックＣＬＫ１Ａの立ち上がりエッジがＮ回発生して初めて、シフトレジスタ２１の出力信号ＳＥ１が"Ｈ" レベルを示す。
【００２８】
シフトレジスタ２２は、Ｎ個のフリップフロップＦＡ1 〜ＦＡN に代えてＭ個のフリップフロップＦＢ1 〜ＦＢM を使用することを除いて、シフトレジスタ２１と同一の構成である。但し、ＲＳＴ入力に入力される信号のレベルは、インバータゲート２３において反転され、さらにＲ入力において反転される。よって、フリップフロップＦＢ1 〜ＦＢM は、ＲＳＴ入力に入力される信号が"Ｈ" レベルである場合にリセットされ、各Ｑ出力を"Ｌ" レベルに設定する。
【００２９】
すなわち、フリップフロップＦＢ1 〜ＦＢM においては、ＲＳＴ入力に入力される信号が"Ｌ" レベルである場合に限り、入力データ（"Ｈ" レベル）がＣＬＫ入力によって同期されて順次フリップフロップのＤ入力に入力され、第Ｍ段目のフリップフロップＦＢM のＱ出力をシフトレジスタ２２の出力信号ＳＥ２として出力する。
【００３０】
この場合、ＲＳＴ入力に入力されるクロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間において、ＣＬＫ入力に入力されるクロックＣＬＫ１Ａの立ち上がりエッジがＭ回発生して初めて、シフトレジスタ２２の出力信号ＳＥ２が"Ｈ" レベルを示す。
【００３１】
シフトレジスタ２１および２２においてそれぞれ出力される出力信号ＳＥ１およびＳＥ２は、ＯＲゲート２４に入力される。ＯＲゲート２４においては、出力信号ＳＥ１およびＳＥ２の論理和演算が施され、エラー信号ＥＲＲを出力する。
【００３２】
ここで、第１図に示される分周回路の分周比Ｎ1 、Ｎ2 、Ｎ3 、Ｎ4 、および、クロック比較器１５および１６の内部におけるシフトレジスタの段数Ｎ、Ｍは、各クロック比較器において、正常なクロック（ＣＬＫ１、ＣＬＫ２）に対して出力されるクロック比較器のＥＲＲ信号がアクティブ、すなわち"Ｈ" レベルにならないように、クロックＣＬＫ１およびＣＬＫ２の周波数、デューティ比、周波数精度およびクロック異常検出精度を考慮して、予め自然数として設定しておく必要がある。
【００３３】
たとえば、クロック比較器１５のシフトレジスタ２１においては、正常なクロックＣＬＫ１ＡおよびＣＬＫ２Ａに対して、クロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間におけるクロックＣＬＫ１Ａの立ち上がりエッジ数より小さな値となるように、段数Ｎを設定する。
【００３４】
また、シフトレジスタ２１および２２の段数Ｎ、Ｍをそれぞれ１とすると、異常検出の対象となるクロックＣＬＫ１およびＣＬＫ２は一般に非同期であるために、それらクロックＣＬＫ１およびＣＬＫ２が正常な場合であっても、各クロック比較器において出力されるＥＲＲ信号がアクティブ、すなわち"Ｈ" レベルになる場合が生じる。よって、段数Ｎ、Ｍは、２以上の値を選択する必要がある。
【００３５】
なお、クロック比較器１５および１６の内部に使用されるシフトレジスタの段数段数Ｎ、Ｍは、クロック比較器１５および１６の間において、同じ値である必要はなく、設計上適宜変更可能である。
【００３６】
よって、クロック比較器１５に入力されるクロックＣＬＫ１ＡおよびＣＬＫ２Ａに対して、クロック比較器１５から出力されるエラー信号ＥＲＲ１は、以下に示す二つの条件を満たすときにアクティブ、すなわち"Ｈ" レベルを示し、クロックＣＬＫ１またはＣＬＫ２が異常であることを検出する。
【００３７】
１．クロックＣＬＫ２Ａの"Ｈ" レベル保持期間に、クロックＣＬＫ１の周波数が正常な本来の周波数よりも高くなったために、クロックＣＬＫ１Ａの立ち上がりエッジがＮ回以上発生する場合（シフトレジスタ２１における検出）、または、クロックＣＬＫ２Ａの"Ｌ" レベル保持期間に、クロックＣＬＫ１の周波数が正常な本来の周波数よりも高くなったために、クロックＣＬＫ１Ａの立ち上がりエッジがＭ回以上発生する場合（シフトレジスタ２２における検出）である。
【００３８】
２．クロックＣＬＫ２の周波数が正常な本来の周波数よりも低くなったため（クロックＣＬＫ２の発振が"Ｈ" レベルまたは"Ｌ" レベルで停止した場合を含む）に、本来よりも長くなってしまった、クロックＣＬＫ２Ａの"Ｈ" レベル保持期間に、クロックＣＬＫ１Ａの立ち上がりエッジがＮ回以上発生する場合（シフトレジスタ２１における検出）、または、クロックＣＬＫ２の周波数が正常な本来の周波数よりも低くなったために、本来よりも長くなってしまった、クロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間に、クロックＣＬＫ１Ａの立ち上がりエッジがＭ回以上発生する場合（シフトレジスタ２２における検出）である。
【００３９】
また、クロック比較器１６に入力されるクロックＣＬＫ２ＢおよびＣＬＫ１Ｂに対して、クロック比較器１６から出力されるエラー信号ＥＲＲ２は、以下に示す二つの条件を満たすときにがアクティブ、すなわち"Ｈ" レベルを示し、クロックＣＬＫ１またはＣＬＫ２が異常であることを検出する。
【００４０】
１．クロックＣＬＫ１Ｂの"Ｈ" レベル保持期間に、クロックＣＬＫ２の周波数が正常な本来の周波数よりも高くなったために、クロックＣＬＫ２Ｂの立ち上がりエッジがＮ回以上発生する場合（シフトレジスタ２１における検出）、または、クロックＣＬＫ１Ｂの"Ｌ" レベル保持期間に、クロックＣＬＫ２の周波数が正常な本来の周波数よりも高くなったために、クロックＣＬＫ２Ｂの立ち上がりエッジがＭ回以上発生する場合（シフトレジスタ２２における検出）である。
【００４１】
２．クロックＣＬＫ１の周波数が正常な本来の周波数よりも低くなったため（クロックＣＬＫ１の発振が"Ｈ" レベルまたは"Ｌ" レベルで停止した場合を含む）に、本来よりも長くなってしまった、クロックＣＬＫ１Ｂの"Ｈ" レベル保持期間に、クロックＣＬＫ２Ｂの立ち上がりエッジがＮ回以上発生する場合（シフトレジスタ２１における検出）、または、クロックＣＬＫ１の周波数が正常な本来の周波数よりも低くなったために、本来よりも長くなってしまった、クロックＣＬＫ１Ｂが"Ｌ" レベルを保持している期間に、クロックＣＬＫ２Ｂの立ち上がりエッジがＭ回以上発生する場合（シフトレジスタ２２における検出）である。
【００４２】
たとえば、クロックＣＬＫ１が１０ＭＨｚ（デューティ比５０％）、クロックＣＬＫ２が４０ＭＨｚ（デューティ比５０％）、分周回路１１における分周比Ｎ1 が１、分周回路１２における分周比Ｎ2 が４、分周回路１３における分周比Ｎ3 が４、分周回路１４における分周比Ｎ4 が１、クロック比較器１５および１６の内部のシフトレジスタはすべて２段（Ｎ＝２、Ｍ＝２）とした場合を考える。なお、クロックＣＬＫ１およびクロックＣＬＫ２は互いに非同期であり、理解を簡単にするために、シフトレジスタに使用されているフリップフロップのセットアップ時間およびホールド時間は、共に０ｓとする。
【００４３】
第３図は、上記条件におけるクロック異常検出器のブロック図である。第１図との違いは、分周回路１１および分周回路１４における分周比を共に１としているので、分周回路１１および分周回路１４の記載を省略し、クロック比較器（クロック比較回路）３１のＣＬＫ入力およびクロック比較器（クロック比較回路）３２のＲＳＴ入力に、クロックＣＬＫ１（１０ＭＨｚ）がそのまま入力されている。また、クロックＣＬＫ２（４０ＭＨｚ）は、分周回路１２および分周回路１３において、共に分周比４で分周され、それぞれクロックＣＬＫ２Ａ（１０ＭＨｚ、デューティ比５０％）およびＣＬＫ２Ｂ（１０ＭＨｚ、デューティ比５０％）として、クロック比較器３１のＲＳＴ入力およびクロック比較器３２のＣＬＫ入力に入力される。
【００４４】
第４図は、上記条件における第３図のクロック比較器３１の内部構成を示した図である。なお、第３図のクロック比較器３２における内部構成は、第３図に示されるクロック比較器３１の内部構成と同一である。第２図との違いは段数Ｎ、Ｍを共に２としたシフトレジスタ４１および４２を使用していることである。
【００４５】
よって、第４図に示されるクロック比較器においては、ＲＳＴ入力に入力された信号が"Ｈ" レベルまたは"Ｌ" レベルを保持するそれぞれの期間に、ＣＬＫ入力に入力されたクロックの立ち上がりエッジが２回以上計数された際、エラー信号ＥＲＲが"Ｈ" レベルに設定される。
【００４６】
つぎに、第３図に示されたクロック異常検出器の動作を説明する。第５図〜第１３図は、クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ２Ａ、ＣＬＫ２Ｂ、エラー信号ＥＲＲ１およびＥＲＲ２のタイミングチャートである。
【００４７】
まず、第５図は、異常検出の対象となるクロックＣＬＫ１およびＣＬＫ２が共に正常である場合のタイミングチャートである。第５図において、クロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間にクロックＣＬＫ１の立ち上がりエッジが２回以上計数されることはない（クロック比較器３１のシフトレジスタ４１における検出）。また、クロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間にクロックＣＬＫ１の立ち上がりエッジが２回以上計数されることはない（クロック比較器３１のシフトレジスタ４２における検出）。
【００４８】
また、クロックＣＬＫ１が"Ｈ" レベルを保持している期間にクロックＣＬＫ２Ｂの立ち上がりエッジが２回以上計数されることはなく（クロック比較器３２のシフトレジスタ４１における検出）、クロックＣＬＫ１が"Ｌ" レベルを保持している期間にクロックＣＬＫ２Ｂの立ち上がりエッジが２回以上計数されることもない（クロック比較器３２のシフトレジスタ４２における検出）。
【００４９】
よって、クロック比較器３１および３２の内部のシフトレジスタ４１、４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｌ" レベルを示し、それによりエラー信号ＥＲＲ１およびＥＲＲ２も共にＯＲゲート４４を介して"Ｌ" レベルを示すので、クロックＣＬＫ１およびＣＬＫ２が異常であると判定されない。
【００５０】
第６図は、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数を有している場合のタイミングチャートである。第６図において、クロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間にクロックＣＬＫ１の立ち上がりエッジが２回以上計数されることはなく（クロック比較器３１のシフトレジスタ４１における検出）、クロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間にクロックＣＬＫ１の立ち上がりエッジが２回以上計数されることもない（クロック比較器３１のシフトレジスタ４２における検出）。
【００５１】
しかしながら、クロックＣＬＫ１が"Ｈ" レベルを保持している期間に２回以上のクロックＣＬＫ２Ｂの立ち上がりエッジが計数され（クロック比較器３２のシフトレジスタ４１における検出）、クロックＣＬＫ１が"Ｌ" レベルを保持している期間にも２回以上のクロックＣＬＫ２Ｂの立ち上がりエッジが計数される（クロック比較器３２のシフトレジスタ４２における検出）。
【００５２】
よって、クロック比較器３１の内部のシフトレジスタ４１および４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｌ" レベルを示し、ＯＲゲート４４を介してエラー信号ＥＲＲ１に"Ｌ" レベルが示されるが、クロック比較器３２の内部のシフトレジスタ４１および４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｈ" レベルを示し、ＯＲゲート４４を介してエラー信号ＥＲＲ２は"Ｈ" レベルを示すことになる。
【００５３】
すなわち、クロックＣＬＫ２が異常であると判定される。エラー信号ＥＲＲ２における"Ｈ" レベルの状態は、第６図のエラー信号ＥＲＲ２のタイミングチャートに示すように、クロックＣＬＫ１のレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"Ｈ" レベルを示すエラー信号ＥＲＲ２のパルスは、クロックＣＬＫ２が正常な状態に戻るまで繰り返し発生する。
【００５４】
第７図は、クロックＣＬＫ２が正常な本来の周波数よりも低い周波数を有している場合のタイミングチャートである。第７図において、クロックＣＬＫ１が"Ｈ" レベルを保持している期間にクロックＣＬＫ２Ｂの立ち上がりエッジが２回以上計数されることはなく（クロック比較器３２のシフトレジスタ４１における検出）、クロックＣＬＫ１が"Ｌ" レベルを保持している期間にクロックＣＬＫ２Ｂの立ち上がりエッジが２回以上計数されることもない（クロック比較器３２のシフトレジスタ４２における検出）。
【００５５】
しかしながら、クロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間に２回以上のクロックＣＬＫ１の立ち上がりエッジが計数され（クロック比較器３１のシフトレジスタ４１における検出）、クロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間にも２回以上のクロックＣＬＫ１の立ち上がりエッジが計数される（クロック比較器３１のシフトレジスタ４２における検出）。
【００５６】
よって、クロック比較器３２の内部のシフトレジスタ４１および４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｌ" レベルを示し、ＯＲゲート４４を介してエラー信号ＥＲＲ２に"Ｌ" レベルが示されるが、クロック比較器３１の内部のシフトレジスタ４１および４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｈ" レベルを示し、ＯＲゲート４４を介してエラー信号ＥＲＲ１は"Ｈ" レベルを示すことになる。
【００５７】
すなわち、クロックＣＬＫ２が異常であると判定される。エラー信号ＥＲＲ１における"Ｈ" レベルの状態は、第７図のエラー信号ＥＲＲ１のタイミングチャートに示すように、クロックＣＬＫ２Ａのレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"Ｈ" レベルを示すエラー信号ＥＲＲ２のパルスは、クロックＣＬＫ２が正常な状態に戻るまで繰り返し発生する。
【００５８】
第８図は、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数を有している場合のタイミングチャートである。この場合は、第７図に示したクロックＣＬＫ２が正常な本来の周波数よりも低い周波数を有している場合と同様に考えることができる。
【００５９】
よって、エラー信号ＥＲＲ２は"Ｌ" レベルを示すが、エラー信号ＥＲＲ１は"Ｈ" レベルを示すことになる。すなわち、クロックＣＬＫ１が異常であると判定される。エラー信号ＥＲＲ１における"Ｈ" レベルの状態は、第８図のエラー信号ＥＲＲ１のタイミングチャートに示すように、クロックＣＬＫ２Ａのレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"Ｈ" レベルを示すエラー信号ＥＲＲ２のパルスは、クロックＣＬＫ１が正常な状態に戻るまで繰り返し発生する。
【００６０】
第９図は、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数を有している場合のタイミングチャートである。この場合は、第６図に示したクロックＣＬＫ２が正常な本来の周波数よりも高い周波数を有している場合と同様に考えることができる。
【００６１】
よって、エラー信号ＥＲＲ１は"Ｌ" レベルを示すが、エラー信号ＥＲＲ２は"Ｈ" レベルを示すことになる。すなわち、クロックＣＬＫ１が異常であると判定される。エラー信号ＥＲＲ２における"Ｈ" レベルの状態は、第９図のエラー信号ＥＲＲ２のタイミングチャートに示すように、クロックＣＬＫ１のレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"Ｈ" レベルを示すエラー信号ＥＲＲ２のパルスは、クロックＣＬＫ１が正常な状態に戻るまで繰り返し発生する。
【００６２】
第１０図は、クロックＣＬＫ１が"Ｈ" レベルの状態で停止した場合のタイミングチャートであり、第１１図は、クロックＣＬＫ１が"Ｌ" レベルの状態で停止した場合のタイミングチャートである。これらの場合は共に、第６図に示したクロックＣＬＫ２が正常な本来の周波数よりも高い周波数を有している場合と同様に考えることができる。
【００６３】
よって、エラー信号ＥＲＲ１は"Ｌ" レベルを示すが、エラー信号ＥＲＲ２は"Ｈ" レベルを示すことになる。すなわち、クロックＣＬＫ１が異常であると判定される。この"Ｈ" レベルを示すエラー信号ＥＲＲ２は、クロックＣＬＫ１が正常な状態に戻るまで"Ｈ" レベルを保持し続ける。
【００６４】
第１２図は、クロックＣＬＫ２が"Ｈ" レベルの状態で停止した場合のタイミングチャートであり、第１３図は、クロックＣＬＫ２が"Ｌ" レベルの状態で停止した場合のタイミングチャートである。これらの場合は共に、第７図に示したクロックＣＬＫ２が正常な本来の周波数よりも低い周波数を有している場合と同様に考えることができる。
【００６５】
よって、エラー信号ＥＲＲ２は"Ｌ" レベルを示すが、エラー信号ＥＲＲ１は"Ｈ" レベルを示すことになる。すなわち、クロックＣＬＫ２が異常であると判定される。この"Ｈ" レベルを示すエラー信号ＥＲＲ１は、クロックＣＬＫ２が正常な状態に戻るまで"Ｈ" レベルを保持し続ける。
【００６６】
以上に説明した実施の形態１にかかるクロック異常検出器によれば、異常検出の対象となる二つのクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を、従来のクロック異常検出器と比較して複雑な回路を必要とせずに、シフトレジスタと論理ゲートを含んだクロック比較器および分周回路のみで達成することができる。
【００６７】
また、実施の形態１におけるクロック比較器は、クロックの"Ｈ" レベルまたは"Ｌ" レベルのそれぞれの保持期間に基づいてクロック異常を検出しているので、正常な本来のデューティ比を有さないクロックに対しても、異常なクロックとして判定可能である。
【００６８】
第１４図は、本発明にかかる実施の形態２におけるクロック異常検出装置のブロック図である。第１４図に示される実施の形態２にかかるクロック異常検出装置は、前述した実施の形態１にかかるクロック異常検出器を少なくとも三つ以上使用して、三つ以上のクロックに対し、どのクロックが異常であるかを正確に判定するものである。ここで、前述した実施の形態１にかかるクロック異常検出器をクロック異常検出部と称する。
【００６９】
第１４図は、特に、ｍ個のクロックに対して異常検出を行う場合のクロック異常検出装置を示している。まず、クロックＣＬＫ１およびＣＬＫ２がクロック異常検出部３０１に入力される。クロック異常検出部３０１に入力されたクロックＣＬＫ１およびＣＬＫ２は、実施の形態１において説明したように、異常検出が行われ、クロック異常検出部３０１からエラー信号ＥＲＲ０およびＥＲＲ１が出力される。
【００７０】
同様に、クロックＣＬＫ１およびＣＬＫ３がクロック異常検出部３０２に入力され、また、クロックＣＬＫ２およびＣＬＫ３がクロック異常検出部３０３に入力されて、クロック異常検出部３０２および３０３からそれぞれエラー信号ＥＲＲ２、ＥＲＲ３およびエラー信号ＥＲＲ４、ＥＲＲ５が出力される。よって、以上の三つのクロックＣＬＫ１、ＣＬＫ２およびＣＬＫ３に対して、相互に比較されるすべての組み合わせである（ＣＬＫ１，ＣＬＫ２）、（ＣＬＫ１，ＣＬＫ３）、（ＣＬＫ２，ＣＬＫ３）のそれぞれにおいて、二つずつのエラー信号が得られる。
【００７１】
ここで、４番目のクロックＣＬＫ４（図示していない）を異常検出の対象として加える場合は、上記した３通りの組み合わせに加えて、さらに、クロックＣＬＫ４自身と、クロックＣＬＫ１〜ＣＬＫ３のそれぞれに対して、合計６つのクロック異常検出部を用意する必要がある。よって、ｍ個のクロックに対して、相互に比較されるすべての組み合わせを考慮すると、ｍ！／２・（ｍ−２）！個のクロック異常検出部が必要になる。
【００７２】
ｍ番目のクロックＣＬＫｍに対しては、（ｍ−１）個のクロックＣＬＫ１〜ＣＬＫ（ｍ−１）とそれぞれ比較する必要があるが、第１４図においては、そのうちの第ｉ番目のクロックＣＬＫｉおよび第ｊ番目のクロックＣＬＫｊとクロックＣＬＫｍとの異常検出をそれぞれ行うクロック異常検出部３０４および３０５のみを示している。ここで、但し、ｍは３以上の自然数、ｉ、ｊは｛ｉ≠ｊかつ１≦ｉ＜ｍかつ１≦ｊ＜ｍ｝を満たす自然数である。
【００７３】
従って、第１４図において、クロック異常検出部３０４に入力されたクロックＣＬＫｍおよびＣＬＫｉは、クロック異常検出部３０４からエラー信号ＥＲＲ（ｎ−３）およびＥＲＲ（ｎ−２）が出力され、クロック異常検出部３０５に入力されたクロックＣＬＫｍおよびＣＬＫｊは、クロック異常検出部３０５からエラー信号ＥＲＲ（ｎ−１）およびＥＲＲ（ｎ）が出力される。ここで、ｎは２・（２ｍ−３）以上の自然数である。
【００７４】
各クロック異常検出部において出力されたエラー信号ＥＲＲ０〜ＥＲＲ（ｎ）は、異常クロック判定回路３０６に入力される。異常クロック判定回路３０６においては、入力されたエラー信号ＥＲＲ０〜ＥＲＲ（ｎ）に基づいて、どのクロックが異常であるかを判定する。なお、エラー信号ＥＲＲ０〜ＥＲＲ（ｎ）を送信する信号線を簡略して一つの信号線として異常クロック判定回路３０６に接続してあるが、実際はエラー信号ＥＲＲ０〜ＥＲＲ（ｎ）毎の信号線が異常クロック判定回路３０６に接続される。
【００７５】
第１５図は、異常クロック判定回路３０６の内部構成を示した図である。第１５図において、エラー信号ＥＲＲ０は、実施の形態１において説明したように、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数であるか、またはクロックＣＬＫ２が正常な本来の周波数よりも低い周波数であることを示す信号である。以下同様に、エラー信号ＥＲＲ１は、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ＥＲＲ２は、クロックＣＬＫ３が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数であることを示す信号である。
【００７６】
また、エラー信号ＥＲＲ３は、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ３が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ＥＲＲ４は、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ３が正常な本来の周波数よりも低い周波数であることを示す信号である。
【００７７】
また、エラー信号ＥＲＲ５は、クロックＣＬＫ３が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ２が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ＥＲＲ（ｎ−３）は、クロックＣＬＫｍが正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫｉが正常な本来の周波数よりも低い周波数であることを示す信号である。
【００７８】
さらにまた、エラー信号ＥＲＲ（ｎ−２）は、クロックＣＬＫｉが正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫｍが正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ＥＲＲ（ｎ−１）は、クロックＣＬＫｊが正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫｍが本来の周波数よりも低い周波数であることを示す信号である。エラー信号ＥＲＲ（ｎ）は、クロックＣＬＫｍが正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫｊが正常な本来の周波数よりも低い周波数であることを示す信号である。
【００７９】
まず、ＡＮＤゲート４０１において、エラー信号ＥＲＲ０およびＥＲＲ３が入力されて、論理積が施され、ゲート信号ＣＬＫ１ＵＰが出力される。ゲート信号ＣＬＫ１ＵＰは、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ０およびＥＲＲ３は共にクロックＣＬＫ１が正常な本来の周波数よりも高い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ１ＵＰが"Ｈ" レベルを示す場合は、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数であることを示す。
【００８０】
また、ＡＮＤゲート４０２において、エラー信号ＥＲＲ１およびＥＲＲ２が入力されて、論理積が施され、ゲート信号ＣＬＫ１ＤＯＷＮが出力される。ゲート信号ＣＬＫ１ＤＯＷＮは、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ１およびＥＲＲ２は共にクロックＣＬＫ１が正常な本来の周波数よりも低い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ１ＤＯＷＮが"Ｈ" レベルを示す場合は、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数であることを示す。
【００８１】
ＡＮＤゲート４０３においては、エラー信号ＥＲＲ１およびＥＲＲ４が入力されて、論理積が施され、ゲート信号ＣＬＫ２ＵＰが出力される。ゲート信号ＣＬＫ２ＵＰは、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ１およびＥＲＲ４は共にクロックＣＬＫ２が正常な本来の周波数よりも高い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ２ＵＰが"Ｈ" レベルを示す場合は、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数であることを示す。
【００８２】
また、ＡＮＤゲート４０４においては、エラー信号ＥＲＲ０およびＥＲＲ５が入力されて、論理積が施され、ゲート信号ＣＬＫ２ＤＯＷＮが出力される。ゲート信号ＣＬＫ２ＤＯＷＮは、クロックＣＬＫ２が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ０およびＥＲＲ５は共にクロックＣＬＫ２が正常な本来の周波数よりも低い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ２ＤＯＷＮが"Ｈ" レベルを示す場合は、クロックＣＬＫ２が正常な本来の周波数よりも低い周波数であることを示す。
【００８３】
ＡＮＤゲート４０５においては、エラー信号ＥＲＲ２およびＥＲＲ５が入力されて、論理積が施され、ゲート信号ＣＬＫ３ＵＰが出力される。ゲート信号ＣＬＫ３ＵＰは、クロックＣＬＫ３が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ２およびＥＲＲ５は共にクロックＣＬＫ３が正常な本来の周波数よりも高い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ３ＵＰが"Ｈ" レベルを示す場合は、クロックＣＬＫ３が正常な本来の周波数よりも高い周波数であることを示す。
【００８４】
また、ＡＮＤゲート４０６においては、エラー信号ＥＲＲ３およびＥＲＲ４が入力されて、論理積が施され、ゲート信号ＣＬＫ３ＤＯＷＮが出力される。ゲート信号ＣＬＫ３ＤＯＷＮは、クロックＣＬＫ３が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ３およびＥＲＲ４は共にクロックＣＬＫ３が正常な本来の周波数よりも低い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ３ＤＯＷＮが"Ｈ" レベルを示す場合は、クロックＣＬＫ３が正常な本来の周波数よりも低い周波数であることを示す。
【００８５】
ＡＮＤゲート４０７においては、エラー信号ＥＲＲ（ｎ−３）およびＥＲＲ（ｎ）が入力されて、論理積が施され、ゲート信号ＣＬＫｍＵＰが出力される。ゲート信号ＣＬＫｍＵＰは、クロックＣＬＫｍが正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ（ｎ−３）およびＥＲＲ（ｎ）は共にクロックＣＬＫｍが正常な本来の周波数よりも高い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫｍＵＰが"Ｈ" レベルを示す場合は、クロックＣＬＫ３ｍ正常な本来の周波数よりも高い周波数であることを示す。
【００８６】
また、ＡＮＤゲート４０８においては、エラー信号ＥＲＲ（ｎ−２）およびＥＲＲ（ｎ−１）が入力されて、論理積が施され、ゲート信号ＣＬＫｍＤＯＷＮが出力される。ゲート信号ＣＬＫｍＤＯＷＮは、クロックＣＬＫｍが正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ（ｎ−２）およびＥＲＲ（ｎ−１）は共にクロックＣＬＫｍが正常な本来の周波数よりも低い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫｍＤＯＷＮが"Ｈ" レベルを示す場合は、クロックＣＬＫｍが正常な本来の周波数よりも低い周波数であることを示す。
【００８７】
続いて、ＯＲゲート４０９において、ゲート信号ＣＬＫ１ＵＰおよびＣＬＫ１ＤＯＷＮが入力されて、論理和が施され、クロック判定信号ＣＬＫＥＲＲ１が出力される。クロック判定信号ＣＬＫＥＲＲ１は、クロックＣＬＫ１が異常であるかを示す信号である。すなわち、ゲート信号ＣＬＫ１ＵＰおよびＣＬＫ１ＤＯＷＮのどちらかが"Ｈ" レベルを示す場合に、クロック判定信号ＣＬＫＥＲＲ１は"Ｈ" レベルを示し、クロックＣＬＫ１が異常であることを示す。
【００８８】
また、ＯＲゲート４１０においては、ゲート信号ＣＬＫ２ＵＰおよびＣＬＫ２ＤＯＷＮが入力されて、論理和が施され、クロック判定信号ＣＬＫＥＲＲ２が出力される。クロック判定信号ＣＬＫＥＲＲ２は、クロックＣＬＫ２が異常であるかを示す信号である。すなわち、ゲート信号ＣＬＫ２ＵＰおよびＣＬＫ２ＤＯＷＮのどちらかが"Ｈ" レベルを示す場合に、クロック判定信号ＣＬＫＥＲＲ２は"Ｈ" レベルを示し、クロックＣＬＫ２が異常であることを示す。
【００８９】
ＯＲゲート４１１において、ゲート信号ＣＬＫ３ＵＰおよびＣＬＫ３ＤＯＷＮが入力されて、論理和が施され、クロック判定信号ＣＬＫＥＲＲ３が出力される。クロック判定信号ＣＬＫＥＲＲ３は、クロックＣＬＫ３が異常であるかを示す信号である。すなわち、ゲート信号ＣＬＫ３ＵＰおよびＣＬＫ３ＤＯＷＮのどちらかが"Ｈ" レベルを示す場合に、クロック判定信号ＣＬＫＥＲＲ３は"Ｈ" レベルを示し、クロックＣＬＫ３が異常であることを示す。
【００９０】
また、ＯＲゲート４１２においては、ゲート信号ＣＬＫｍＵＰおよびＣＬＫｍＤＯＷＮが入力されて、論理和が施され、クロック判定信号ＣＬＫＥＲＲｍが出力される。クロック判定信号ＣＬＫＥＲＲｍは、クロックＣＬＫｍが異常であるかを示す信号である。すなわち、ゲート信号ＣＬＫｍＵＰおよびＣＬＫｍＤＯＷＮのどちらかが"Ｈ" レベルを示す場合に、クロック判定信号ＣＬＫＥＲＲｍは"Ｈ" レベルを示し、クロックＣＬＫｍが異常であることを示す。
【００９１】
以上のように、異常クロック判定回路３０６は、クロック検出部から出力されたエラー信号ＥＲＲ０〜ＥＲＲ（ｎ）に基づいて、各クロックＣＬＫ１〜ＣＬＫｍ毎の異常を示すクロック判定信号ＣＬＫＥＲＲ１〜ＣＬＫＥＲＲｍを出力し、出力されたクロック判定信号ＣＬＫＥＲＲ１〜ＣＬＫＥＲＲｍのレベルを調べることによって、異常なクロックを特定することができる。
【００９２】
よって、実施の形態２にかかるクロック異常検出装置によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【００９３】
また、実施の形態２におけるクロック比較器は、実施の形態１のクロック比較器と同様に、クロックの"Ｈ" レベルまたは"Ｌ" レベルのそれぞれの保持期間に基づいてクロック異常を検出しているので、正常な本来のデューティ比を有さないクロックに対しても、異常なクロックとして判定可能である。
【００９４】
以上説明したとおり、この発明にかかるクロック異常検出器によれば、異常検出の対象となる二つのクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を、従来のクロック異常検出器と比較して複雑な回路を必要とせずに、分周回路およびクロック比較器のみで達成することができる。
【００９５】
つぎの発明にかかるクロック異常検出器によれば、クロック比較器をシフトレジスタ、インバータゲートおよびＯＲゲートのみで構成しており、シフトレジスタにおけるデータのシフトを利用してクロックの異常判断を行っているので、特別な比較演算回路を使用せずに簡単な構成でクロックの異常検出を達成することができる。
【００９６】
つぎの発明にかかるクロック異常検出器によれば、シフトレジスタに用いるデータ入力を"Ｈ" レベルに固定してデータのシフトを利用したクロックの異常判断を行っているので、シフトレジスタに必要な特別なデータ信号を必要とせずに簡単な構成でクロックの異常検出を達成することができる。
【００９７】
つぎの発明にかかるクロック異常検出装置によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【００９８】
以上のように、本発明にかかるクロック異常検出器およびクロック異常検出装置は、各種の情報処理装置において、クロックの停止および異常発振を検出するのに適している。
【００９９】
【発明の効果】
以上説明したとおり、この発明によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【図面の簡単な説明】
【図１】 第１図は、本発明にかかる実施の形態１におけるクロック異常検出器のブロック図である。
【図２】 第２図は、第１図のクロック比較器の内部構成を示した図である。
【図３】 第３図は、本発明にかかる実施の形態１におけるクロック異常検出器のブロック図ある。
【図４】 第４図は、第３図のクロック比較器の内部構成を示した図である。
【図５】 第５図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図６】 第６図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図７】 第７図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図８】 第８図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図９】 第９図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１０】 第１０図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１１】 第１１図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１２】 第１２図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１３】 第１３図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１４】 第１４図は、本発明にかかる実施の形態２におけるクロック異常検出装置のブロック図である。
【図１５】 第１５図は、第１４図の異常クロック判定回路の内部構成図である。
【図１６】 第１６図は、従来におけるクロック異常検出器のブロック図である。
【符号の説明】
１５，１６，３１，３２ クロック比較器、３０１，３０２，３０３，３０４，３０５ クロック異常検出部、３０６ 異常クロック判定回路。
【発明の属する技術分野】
本発明は、情報処理装置におけるクロックの停止および異常発振を検出するクロック異常検出装置に関するものである。
【０００２】
【従来の技術】
従来のクロック異常を検出する装置として、たとえば、特開平４−３０６９３０号公報に開示されるクロック異常検出器は、第１６図に示されるように、二つの異なるクロック（ＣＫ1 、ＣＫ2 ）を比較して、どちらか一方のクロック異常を検出するように構成されている。
【０００３】
第１６図に示された従来のクロック異常検出器の構成において、異常検出の対象となるクロックとして、デューティ比または周波数の互いに異なるクロックＣＫ1 およびＣＫ2 がそれぞれ分周器１００および分周器１０１に入力される。入力されたクロックＣＫ1 およびＣＫ2 は、分周器１００および分周器１０１においてそれぞれ分周比Ｍ1 およびＭ2 で分周される。分周器１００において分周されたクロックＣＫ1 は、周波数ｆ4 を有するクロックＣＫ4 として分周器１００から出力される。また、分周器１０１において分周されたクロックＣＫ2 は、周波数ｆ3 を有するクロックＣＫ3 として分周器１０１から出力され、さらにそのクロックＣＫ3 は、タイミング発生器１０２に入力される。ここで、分周比Ｍ1 およびＭ2 は、２・ｆ4 ≧ｆ3 の関係を満たす任意の自然数である。
【０００４】
分周器１００から出力されたクロックＣＫ4 は、カウンタ１０３およびカウンタ１０４に入力データとしてそれぞれ入力される。また、タイミング発生器１０２に入力されたクロックＣＫ3 は、リセットパルスＣＫ5 としてタイミング発生器１０２から出力され、出力されたリセットパルスＣＫ5 はさらに、カウンタ１０３およびカウンタ１０４にそれぞれリセットパルスとして入力される。
【０００５】
カウンタ１０３は、リセットパルスＣＫ5 のパルス間において、入力データであるクロックＣＫ4 のパルスの立ち上がりエッジを計数してパルス数Ｓupを出力する。また、カウンタ１０４は、リセットパルスＣＫ5 のパルス間において、入力データであるクロックＣＫ4 のパルスの立ち下がりエッジを計数してパルス数Ｓdownを出力する。
【０００６】
カウンタ１０３および１０４からそれぞれ出力されるパルス数ＳupおよびＳdownは、加算器１０５に入力される。加算器１０５では、パルス数ＳupとＳdownとを加算し、リセットパルスＣＫ5 のパルス間においてクロックＣＫ4 の状態変化の回数、すなわちパルスの立ち上がりおよび立ち下がりの回数である加算値Ｎ1 を出力する。
【０００７】
加算器１０５から出力された加算値Ｎ1 は、比較器１０６に入力データＢとして、および、比較器１０７の入力データＡとして入力される。比較器１０７には、さらに入力データＢとして基準値Ｎ2 が入力され、入力データＡと入力データＢとを比較してＡ＜Ｂの関係を満たすかを判定する。すなわち比較器１０７は、Ｎ1 ＜Ｎ2 を判定し、Ｎ1 ＜Ｎ2 の関係が満たされる場合は、比較器１０７からエラー信号Ｅ2 を出力する。
【０００８】
ここで、基準値Ｎ2 は、Ｎ2 ・ｆ3 ≦２・ｆ4 ＜（Ｎ2 ＋１）・ｆ3 を満たす任意の自然数である。また、比較器１０６は、Ｎ2 ＋１が入力データＡとして入力され、比較器１０７と同様に、入力データＡと入力データＢとを比較してＡ＜Ｂの関係を満たすかを判定する。すなわち、比較器１０６は、Ｎ1 ＞Ｎ2 ＋１を判定し、Ｎ1 ＞Ｎ2 ＋１の関係が満たされる場合は、比較器１０６からエラー信号Ｅ1 を出力する。
【０００９】
ここで、リセットパルスＣＫ5 のパルス間隔はクロックＣＫ3 の周波数ｆ3 によって定まるので、カウンタ１０３および１０４にそれぞれ入力されるクロックＣＫ4 （周波数ｆ4 ）およびリセットパルスＣＫ5 （周波数ｆ3 ）においてＮ2 ・ｆ3 ≦２・ｆ4 ＜（Ｎ2 ＋１）・ｆ3 の関係を満たす基準値Ｎ2 に対して、Ｎ1 ≦Ｎ2 ＋１の関係が成立する。よって、比較器１０６においてＮ1 ＞Ｎ2 ＋１の関係が満たされる場合は、ＣＫ4 の周波数ｆ4 が本来の周波数より高いか、またはＣＫ3 の周波数ｆ3 が本来の周波数より低い場合に相当し、比較器１０６からエラー信号Ｅ1 が出力される。
【００１０】
また、比較器１０７においてＮ1 ＜Ｎ2 の関係が満たされる場合は、ＣＫ4 の周波数ｆ4 が本来の周波数より低いか、またはＣＫ3 の周波数ｆ3 が本来の周波数より高い場合に相当し、比較器１０７からエラー信号Ｅ2 が出力される。
【００１１】
比較器１０６および１０７からそれぞれ出力されるエラー信号Ｅ1 およびＥ2 は、タイミング発生器１０２から出力されるタイミングパルスＴＰと共に判定器１０８に入力され、判定器１０８からクロックＣＫ1 またはＣＫ2 の異常を示すエラーフラグＥＦが出力される。
【００１２】
以上に説明したように、従来のクロック異常を検出する装置によれば、検出対象となる二つの異なるクロックをそれぞれ分周し、二つのカウンタによって分周後のクロックの立ち上がりエッジと立ち下がりエッジを計数して、その計数結果を加算器によって加算し、加算結果と基準値とを比較器によって比較することによりクロックの異常を検出するというものであった。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のクロック異常検出器においては、上記したようなカウンタによる計数値を演算する加算器や比較器、リセットパルスおよびタイミングパルスを発生させるタイミング発生器が必要となり、検出器の回路構成を複雑にしていた。
【００１４】
また、特に、上記した特開平４−３０６９３０号公報に開示されるクロック異常検出器は、異常検出の対象となる二つのクロックのうちから、異常を示しているクロックを特定することができず、さらに三つ以上のクロックに対する異常検出を可能とした回路構成ではなかった。
【００１５】
従って、本発明は、簡単な回路構成にてクロックの異常を、特に三つ以上の互いに異なるクロックに対して検出できるクロック異常検出器およびクロック異常検出装置を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明にかかるクロック異常検出装置は、ｍ個（ｍ≧３）のクロック信号から２つのクロック信号を取り出してできる組合せ数分のクロック異常検出器を備え、これら複数のクロック異常検出器がそれぞれの前記組み合わせに対応する２つのクロック信号を第１および第２のクロック信号として入力しかつ２つの第１および第２のエラー信号を出力するクロック異常検出装置であって、前記各クロック異常検出器は、第１のクロック信号を分周して第１の分周クロック信号を出力する第１の分周回路と、第１のクロック信号を分周して第１のリセット信号を出力する第２の分周回路と、第２のクロック信号を分周して第２の分周クロック信号を出力する第３の分周回路と、第２のクロック信号を分周して第２のリセット信号を出力する第４の分周回路と、前記第１の分周クロック信号および前記第２のリセット信号を入力し、前記第２のリセット信号の状態に基づいて前記第１の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第１のエラー信号を出力する第１のクロック比較回路と、前記第２の分周クロック信号および前記第１のリセット信号を入力し、前記第１のリセット信号の状態に基づいて前記第２の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第２のエラー信号を出力する第２のクロック比較回路とを備え、前記第１のクロック比較回路は、前記第２のリセット信号の状態を反転させるインバータゲートと、前記第１の分周クロック信号をクロック入力として入力し、前記第２のリセット信号をリセット入力として入力し、第１の出力信号を出力する複数段のフリップフロップからなる第１のシフトレジスタと、前記第１の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第２のリセット信号をリセット入力として入力し、第２の出力信号を出力する複数段のフリップフロップからなる第２のシフトレジスタと、前記第１の出力信号と前記第２の出力信号との論理和演算を行い前記第１のエラー信号を出力するＯＲゲートとを備え、前記第２のクロック比較回路は、前記第１のリセット信号の状態を反転させるインバータゲートと、前記第２の分周クロック信号をクロック入力として入力し、前記第１のリセット信号をリセット入力として入力し、第３の出力信号を出力する複数段のフリップフロップからなる第３のシフトレジスタと、前記第２の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第１のリセット信号をリセット入力として入力し、第４の出力信号を出力する複数段のフリップフロップからなる第４のシフトレジスタと、前記第３の出力信号と前記第４の出力信号との論理和演算を行い前記第２のエラー信号を出力するＯＲゲートとを備え、前記複数のクロック異常検出器から夫々出力される第１および第２のエラー信号に基づいて、当該クロック信号が本来の周波数よりも低くなる場合にクロック異常状態を示す第１のクロック判定信号と、当該クロック信号が本来の周波数よりも高くなる場合にクロック異常状態を示す第２のクロック判定信号とを、ｍ個のクロック信号のそれぞれに対応して出力する異常クロック判定回路とを備えることを特徴とする。
【００１７】
【発明の実施の形態】
以下に、本発明にかかるクロック異常検出器およびクロック異常検出装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１８】
第１図は、本発明にかかる実施の形態１におけるクロック異常検出器のブロック図である。第１図において、クロックＣＬＫ１およびＣＬＫ２は、情報処理装置等において使用され、特に、互いにデューティ比または発振周波数の異なるクロックである。これらクロックＣＬＫ１およびＣＬＫ２が、本発明にかかるクロック異常検出器において異常検出の対象となるクロックである。
【００１９】
第１図において、まず、クロックＣＬＫ１は、分周回路１１および１４に入力され、クロックＣＬＫ２は、分周回路１２および１３に入力される。分周回路１１、１２、１３および１４は、入力されるクロックに対してそれぞれ分周比Ｎ1 、Ｎ2 、Ｎ3 およびＮ4 で分周する分周回路である。分周回路１１に入力されたクロックＣＬＫ１は、分周比Ｎ1 で分周され、クロックＣＬＫ１Ａとして出力される。
【００２０】
また、分周回路１２に入力されたクロックＣＬＫ２は、分周比Ｎ2 で分周され、クロックＣＬＫ２Ａとして出力される。また、分周回路１３に入力されたクロックＣＬＫ２は、分周比Ｎ3 で分周され、クロックＣＬＫ２Ｂとして出力される。分周回路１４に入力されたクロックＣＬＫ１は、分周比Ｎ4 で分周され、クロックＣＬＫ１Ｂとして出力される。
【００２１】
分周回路１１から出力されたクロックＣＬＫ１Ａおよび分周回路１２から出力されたクロックＣＬＫ２Ａは、クロック比較器（クロック比較回路）１５において、それぞれＣＬＫ入力およびＲＳＴ入力として入力される。クロック比較器１５は、クロックＣＬＫ１Ａの周波数がある判定値よりも高くなった場合、すなわちＣＬＫ１が本来の周波数よりも高くなった場合、または、クロックＣＬＫ２Ａの周波数がある判定値よりも低くなった場合、すなわちＣＬＫ２が本来の周波数よりも低くなった場合に、ＥＲＲ出力をアクティブにし、エラー信号ＥＲＲ１を出力する。
【００２２】
また、分周回路１３から出力されたクロックＣＬＫ２Ｂおよび分周回路１４から出力されたクロックＣＬＫ１Ｂは、クロック比較器（クロック比較回路）１６において、それぞれＣＬＫ入力およびＲＳＴ入力として入力される。クロック比較器１６は、クロックＣＬＫ２Ｂの周波数がある判定値よりも高くなった場合、すなわちＣＬＫ２が本来の周波数よりも高くなった場合、または、クロックＣＬＫ１Ｂの周波数がある判定値よりも低くなった場合、すなわちＣＬＫ１が本来の周波数よりも低くなった場合に、ＥＲＲ出力をアクティブにし、エラー信号ＥＲＲ２を出力する。
【００２３】
第２図は、第１図のクロック比較器１５の内部構成を示した図である。なお、第１図のクロック比較器１６における内部構成は、第２図に示されるクロック比較器１５の内部構成と同様に示される。
【００２４】
第２図において、クロック比較器１５は、Ｎ段のシフトレジスタ２１、Ｍ段のシフトレジスタ２２、インバータゲート２３およびＯＲゲート２４から構成される。まず、ＣＬＫ入力として入力される信号（この場合、クロックＣＬＫ１Ａ）は、シフトレジスタ２１およびシフトレジスタ２２にクロック入力として入力される。また、ＲＳＴ入力として入力される信号（この場合、クロックＣＬＫ２Ａ）は、シフトレジスタ２１にリセット入力として入力される一方、インバータゲート２３を介してシフトレジスタ２２にリセット入力として入力される。
【００２５】
シフトレジスタ２１は、入力データとして常に"Ｈ" レベルの信号が入力されている。すなわち１段目のフリップフロップＦＡ1 のＤ入力が"Ｈ" レベルとなっている。Ｎ個の各フリップフロップＦＡ1 〜ＦＡN は、ＲＳＴ入力に入力される信号に対して反転したレベルの信号をリセット入力としてＲ入力に入力する。よって、フリップフロップＦＡ1 〜ＦＡN は、ＲＳＴ入力に入力される信号が"Ｌ" レベルである場合にリセットされ、各Ｑ出力を"Ｌ" レベルに設定する。
【００２６】
すなわち、フリップフロップＦＡ1 〜ＦＡN においては、ＲＳＴ入力に入力される信号が"Ｈ" レベルである場合に限り、入力データ（"Ｈ" レベル）がＣＬＫ入力によって同期されて順次フリップフロップのＤ入力に入力され、第Ｎ段目のフリップフロップＦＡN のＱ出力をシフトレジスタ２１の出力信号ＳＥ１として出力する。
【００２７】
この場合、ＲＳＴ入力に入力されるクロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間において、ＣＬＫ入力に入力されるクロックＣＬＫ１Ａの立ち上がりエッジがＮ回発生して初めて、シフトレジスタ２１の出力信号ＳＥ１が"Ｈ" レベルを示す。
【００２８】
シフトレジスタ２２は、Ｎ個のフリップフロップＦＡ1 〜ＦＡN に代えてＭ個のフリップフロップＦＢ1 〜ＦＢM を使用することを除いて、シフトレジスタ２１と同一の構成である。但し、ＲＳＴ入力に入力される信号のレベルは、インバータゲート２３において反転され、さらにＲ入力において反転される。よって、フリップフロップＦＢ1 〜ＦＢM は、ＲＳＴ入力に入力される信号が"Ｈ" レベルである場合にリセットされ、各Ｑ出力を"Ｌ" レベルに設定する。
【００２９】
すなわち、フリップフロップＦＢ1 〜ＦＢM においては、ＲＳＴ入力に入力される信号が"Ｌ" レベルである場合に限り、入力データ（"Ｈ" レベル）がＣＬＫ入力によって同期されて順次フリップフロップのＤ入力に入力され、第Ｍ段目のフリップフロップＦＢM のＱ出力をシフトレジスタ２２の出力信号ＳＥ２として出力する。
【００３０】
この場合、ＲＳＴ入力に入力されるクロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間において、ＣＬＫ入力に入力されるクロックＣＬＫ１Ａの立ち上がりエッジがＭ回発生して初めて、シフトレジスタ２２の出力信号ＳＥ２が"Ｈ" レベルを示す。
【００３１】
シフトレジスタ２１および２２においてそれぞれ出力される出力信号ＳＥ１およびＳＥ２は、ＯＲゲート２４に入力される。ＯＲゲート２４においては、出力信号ＳＥ１およびＳＥ２の論理和演算が施され、エラー信号ＥＲＲを出力する。
【００３２】
ここで、第１図に示される分周回路の分周比Ｎ1 、Ｎ2 、Ｎ3 、Ｎ4 、および、クロック比較器１５および１６の内部におけるシフトレジスタの段数Ｎ、Ｍは、各クロック比較器において、正常なクロック（ＣＬＫ１、ＣＬＫ２）に対して出力されるクロック比較器のＥＲＲ信号がアクティブ、すなわち"Ｈ" レベルにならないように、クロックＣＬＫ１およびＣＬＫ２の周波数、デューティ比、周波数精度およびクロック異常検出精度を考慮して、予め自然数として設定しておく必要がある。
【００３３】
たとえば、クロック比較器１５のシフトレジスタ２１においては、正常なクロックＣＬＫ１ＡおよびＣＬＫ２Ａに対して、クロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間におけるクロックＣＬＫ１Ａの立ち上がりエッジ数より小さな値となるように、段数Ｎを設定する。
【００３４】
また、シフトレジスタ２１および２２の段数Ｎ、Ｍをそれぞれ１とすると、異常検出の対象となるクロックＣＬＫ１およびＣＬＫ２は一般に非同期であるために、それらクロックＣＬＫ１およびＣＬＫ２が正常な場合であっても、各クロック比較器において出力されるＥＲＲ信号がアクティブ、すなわち"Ｈ" レベルになる場合が生じる。よって、段数Ｎ、Ｍは、２以上の値を選択する必要がある。
【００３５】
なお、クロック比較器１５および１６の内部に使用されるシフトレジスタの段数段数Ｎ、Ｍは、クロック比較器１５および１６の間において、同じ値である必要はなく、設計上適宜変更可能である。
【００３６】
よって、クロック比較器１５に入力されるクロックＣＬＫ１ＡおよびＣＬＫ２Ａに対して、クロック比較器１５から出力されるエラー信号ＥＲＲ１は、以下に示す二つの条件を満たすときにアクティブ、すなわち"Ｈ" レベルを示し、クロックＣＬＫ１またはＣＬＫ２が異常であることを検出する。
【００３７】
１．クロックＣＬＫ２Ａの"Ｈ" レベル保持期間に、クロックＣＬＫ１の周波数が正常な本来の周波数よりも高くなったために、クロックＣＬＫ１Ａの立ち上がりエッジがＮ回以上発生する場合（シフトレジスタ２１における検出）、または、クロックＣＬＫ２Ａの"Ｌ" レベル保持期間に、クロックＣＬＫ１の周波数が正常な本来の周波数よりも高くなったために、クロックＣＬＫ１Ａの立ち上がりエッジがＭ回以上発生する場合（シフトレジスタ２２における検出）である。
【００３８】
２．クロックＣＬＫ２の周波数が正常な本来の周波数よりも低くなったため（クロックＣＬＫ２の発振が"Ｈ" レベルまたは"Ｌ" レベルで停止した場合を含む）に、本来よりも長くなってしまった、クロックＣＬＫ２Ａの"Ｈ" レベル保持期間に、クロックＣＬＫ１Ａの立ち上がりエッジがＮ回以上発生する場合（シフトレジスタ２１における検出）、または、クロックＣＬＫ２の周波数が正常な本来の周波数よりも低くなったために、本来よりも長くなってしまった、クロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間に、クロックＣＬＫ１Ａの立ち上がりエッジがＭ回以上発生する場合（シフトレジスタ２２における検出）である。
【００３９】
また、クロック比較器１６に入力されるクロックＣＬＫ２ＢおよびＣＬＫ１Ｂに対して、クロック比較器１６から出力されるエラー信号ＥＲＲ２は、以下に示す二つの条件を満たすときにがアクティブ、すなわち"Ｈ" レベルを示し、クロックＣＬＫ１またはＣＬＫ２が異常であることを検出する。
【００４０】
１．クロックＣＬＫ１Ｂの"Ｈ" レベル保持期間に、クロックＣＬＫ２の周波数が正常な本来の周波数よりも高くなったために、クロックＣＬＫ２Ｂの立ち上がりエッジがＮ回以上発生する場合（シフトレジスタ２１における検出）、または、クロックＣＬＫ１Ｂの"Ｌ" レベル保持期間に、クロックＣＬＫ２の周波数が正常な本来の周波数よりも高くなったために、クロックＣＬＫ２Ｂの立ち上がりエッジがＭ回以上発生する場合（シフトレジスタ２２における検出）である。
【００４１】
２．クロックＣＬＫ１の周波数が正常な本来の周波数よりも低くなったため（クロックＣＬＫ１の発振が"Ｈ" レベルまたは"Ｌ" レベルで停止した場合を含む）に、本来よりも長くなってしまった、クロックＣＬＫ１Ｂの"Ｈ" レベル保持期間に、クロックＣＬＫ２Ｂの立ち上がりエッジがＮ回以上発生する場合（シフトレジスタ２１における検出）、または、クロックＣＬＫ１の周波数が正常な本来の周波数よりも低くなったために、本来よりも長くなってしまった、クロックＣＬＫ１Ｂが"Ｌ" レベルを保持している期間に、クロックＣＬＫ２Ｂの立ち上がりエッジがＭ回以上発生する場合（シフトレジスタ２２における検出）である。
【００４２】
たとえば、クロックＣＬＫ１が１０ＭＨｚ（デューティ比５０％）、クロックＣＬＫ２が４０ＭＨｚ（デューティ比５０％）、分周回路１１における分周比Ｎ1 が１、分周回路１２における分周比Ｎ2 が４、分周回路１３における分周比Ｎ3 が４、分周回路１４における分周比Ｎ4 が１、クロック比較器１５および１６の内部のシフトレジスタはすべて２段（Ｎ＝２、Ｍ＝２）とした場合を考える。なお、クロックＣＬＫ１およびクロックＣＬＫ２は互いに非同期であり、理解を簡単にするために、シフトレジスタに使用されているフリップフロップのセットアップ時間およびホールド時間は、共に０ｓとする。
【００４３】
第３図は、上記条件におけるクロック異常検出器のブロック図である。第１図との違いは、分周回路１１および分周回路１４における分周比を共に１としているので、分周回路１１および分周回路１４の記載を省略し、クロック比較器（クロック比較回路）３１のＣＬＫ入力およびクロック比較器（クロック比較回路）３２のＲＳＴ入力に、クロックＣＬＫ１（１０ＭＨｚ）がそのまま入力されている。また、クロックＣＬＫ２（４０ＭＨｚ）は、分周回路１２および分周回路１３において、共に分周比４で分周され、それぞれクロックＣＬＫ２Ａ（１０ＭＨｚ、デューティ比５０％）およびＣＬＫ２Ｂ（１０ＭＨｚ、デューティ比５０％）として、クロック比較器３１のＲＳＴ入力およびクロック比較器３２のＣＬＫ入力に入力される。
【００４４】
第４図は、上記条件における第３図のクロック比較器３１の内部構成を示した図である。なお、第３図のクロック比較器３２における内部構成は、第３図に示されるクロック比較器３１の内部構成と同一である。第２図との違いは段数Ｎ、Ｍを共に２としたシフトレジスタ４１および４２を使用していることである。
【００４５】
よって、第４図に示されるクロック比較器においては、ＲＳＴ入力に入力された信号が"Ｈ" レベルまたは"Ｌ" レベルを保持するそれぞれの期間に、ＣＬＫ入力に入力されたクロックの立ち上がりエッジが２回以上計数された際、エラー信号ＥＲＲが"Ｈ" レベルに設定される。
【００４６】
つぎに、第３図に示されたクロック異常検出器の動作を説明する。第５図〜第１３図は、クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ２Ａ、ＣＬＫ２Ｂ、エラー信号ＥＲＲ１およびＥＲＲ２のタイミングチャートである。
【００４７】
まず、第５図は、異常検出の対象となるクロックＣＬＫ１およびＣＬＫ２が共に正常である場合のタイミングチャートである。第５図において、クロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間にクロックＣＬＫ１の立ち上がりエッジが２回以上計数されることはない（クロック比較器３１のシフトレジスタ４１における検出）。また、クロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間にクロックＣＬＫ１の立ち上がりエッジが２回以上計数されることはない（クロック比較器３１のシフトレジスタ４２における検出）。
【００４８】
また、クロックＣＬＫ１が"Ｈ" レベルを保持している期間にクロックＣＬＫ２Ｂの立ち上がりエッジが２回以上計数されることはなく（クロック比較器３２のシフトレジスタ４１における検出）、クロックＣＬＫ１が"Ｌ" レベルを保持している期間にクロックＣＬＫ２Ｂの立ち上がりエッジが２回以上計数されることもない（クロック比較器３２のシフトレジスタ４２における検出）。
【００４９】
よって、クロック比較器３１および３２の内部のシフトレジスタ４１、４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｌ" レベルを示し、それによりエラー信号ＥＲＲ１およびＥＲＲ２も共にＯＲゲート４４を介して"Ｌ" レベルを示すので、クロックＣＬＫ１およびＣＬＫ２が異常であると判定されない。
【００５０】
第６図は、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数を有している場合のタイミングチャートである。第６図において、クロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間にクロックＣＬＫ１の立ち上がりエッジが２回以上計数されることはなく（クロック比較器３１のシフトレジスタ４１における検出）、クロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間にクロックＣＬＫ１の立ち上がりエッジが２回以上計数されることもない（クロック比較器３１のシフトレジスタ４２における検出）。
【００５１】
しかしながら、クロックＣＬＫ１が"Ｈ" レベルを保持している期間に２回以上のクロックＣＬＫ２Ｂの立ち上がりエッジが計数され（クロック比較器３２のシフトレジスタ４１における検出）、クロックＣＬＫ１が"Ｌ" レベルを保持している期間にも２回以上のクロックＣＬＫ２Ｂの立ち上がりエッジが計数される（クロック比較器３２のシフトレジスタ４２における検出）。
【００５２】
よって、クロック比較器３１の内部のシフトレジスタ４１および４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｌ" レベルを示し、ＯＲゲート４４を介してエラー信号ＥＲＲ１に"Ｌ" レベルが示されるが、クロック比較器３２の内部のシフトレジスタ４１および４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｈ" レベルを示し、ＯＲゲート４４を介してエラー信号ＥＲＲ２は"Ｈ" レベルを示すことになる。
【００５３】
すなわち、クロックＣＬＫ２が異常であると判定される。エラー信号ＥＲＲ２における"Ｈ" レベルの状態は、第６図のエラー信号ＥＲＲ２のタイミングチャートに示すように、クロックＣＬＫ１のレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"Ｈ" レベルを示すエラー信号ＥＲＲ２のパルスは、クロックＣＬＫ２が正常な状態に戻るまで繰り返し発生する。
【００５４】
第７図は、クロックＣＬＫ２が正常な本来の周波数よりも低い周波数を有している場合のタイミングチャートである。第７図において、クロックＣＬＫ１が"Ｈ" レベルを保持している期間にクロックＣＬＫ２Ｂの立ち上がりエッジが２回以上計数されることはなく（クロック比較器３２のシフトレジスタ４１における検出）、クロックＣＬＫ１が"Ｌ" レベルを保持している期間にクロックＣＬＫ２Ｂの立ち上がりエッジが２回以上計数されることもない（クロック比較器３２のシフトレジスタ４２における検出）。
【００５５】
しかしながら、クロックＣＬＫ２Ａが"Ｈ" レベルを保持している期間に２回以上のクロックＣＬＫ１の立ち上がりエッジが計数され（クロック比較器３１のシフトレジスタ４１における検出）、クロックＣＬＫ２Ａが"Ｌ" レベルを保持している期間にも２回以上のクロックＣＬＫ１の立ち上がりエッジが計数される（クロック比較器３１のシフトレジスタ４２における検出）。
【００５６】
よって、クロック比較器３２の内部のシフトレジスタ４１および４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｌ" レベルを示し、ＯＲゲート４４を介してエラー信号ＥＲＲ２に"Ｌ" レベルが示されるが、クロック比較器３１の内部のシフトレジスタ４１および４２からそれぞれ出力される出力信号ＳＥ１およびＳＥ２は共に"Ｈ" レベルを示し、ＯＲゲート４４を介してエラー信号ＥＲＲ１は"Ｈ" レベルを示すことになる。
【００５７】
すなわち、クロックＣＬＫ２が異常であると判定される。エラー信号ＥＲＲ１における"Ｈ" レベルの状態は、第７図のエラー信号ＥＲＲ１のタイミングチャートに示すように、クロックＣＬＫ２Ａのレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"Ｈ" レベルを示すエラー信号ＥＲＲ２のパルスは、クロックＣＬＫ２が正常な状態に戻るまで繰り返し発生する。
【００５８】
第８図は、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数を有している場合のタイミングチャートである。この場合は、第７図に示したクロックＣＬＫ２が正常な本来の周波数よりも低い周波数を有している場合と同様に考えることができる。
【００５９】
よって、エラー信号ＥＲＲ２は"Ｌ" レベルを示すが、エラー信号ＥＲＲ１は"Ｈ" レベルを示すことになる。すなわち、クロックＣＬＫ１が異常であると判定される。エラー信号ＥＲＲ１における"Ｈ" レベルの状態は、第８図のエラー信号ＥＲＲ１のタイミングチャートに示すように、クロックＣＬＫ２Ａのレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"Ｈ" レベルを示すエラー信号ＥＲＲ２のパルスは、クロックＣＬＫ１が正常な状態に戻るまで繰り返し発生する。
【００６０】
第９図は、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数を有している場合のタイミングチャートである。この場合は、第６図に示したクロックＣＬＫ２が正常な本来の周波数よりも高い周波数を有している場合と同様に考えることができる。
【００６１】
よって、エラー信号ＥＲＲ１は"Ｌ" レベルを示すが、エラー信号ＥＲＲ２は"Ｈ" レベルを示すことになる。すなわち、クロックＣＬＫ１が異常であると判定される。エラー信号ＥＲＲ２における"Ｈ" レベルの状態は、第９図のエラー信号ＥＲＲ２のタイミングチャートに示すように、クロックＣＬＫ１のレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"Ｈ" レベルを示すエラー信号ＥＲＲ２のパルスは、クロックＣＬＫ１が正常な状態に戻るまで繰り返し発生する。
【００６２】
第１０図は、クロックＣＬＫ１が"Ｈ" レベルの状態で停止した場合のタイミングチャートであり、第１１図は、クロックＣＬＫ１が"Ｌ" レベルの状態で停止した場合のタイミングチャートである。これらの場合は共に、第６図に示したクロックＣＬＫ２が正常な本来の周波数よりも高い周波数を有している場合と同様に考えることができる。
【００６３】
よって、エラー信号ＥＲＲ１は"Ｌ" レベルを示すが、エラー信号ＥＲＲ２は"Ｈ" レベルを示すことになる。すなわち、クロックＣＬＫ１が異常であると判定される。この"Ｈ" レベルを示すエラー信号ＥＲＲ２は、クロックＣＬＫ１が正常な状態に戻るまで"Ｈ" レベルを保持し続ける。
【００６４】
第１２図は、クロックＣＬＫ２が"Ｈ" レベルの状態で停止した場合のタイミングチャートであり、第１３図は、クロックＣＬＫ２が"Ｌ" レベルの状態で停止した場合のタイミングチャートである。これらの場合は共に、第７図に示したクロックＣＬＫ２が正常な本来の周波数よりも低い周波数を有している場合と同様に考えることができる。
【００６５】
よって、エラー信号ＥＲＲ２は"Ｌ" レベルを示すが、エラー信号ＥＲＲ１は"Ｈ" レベルを示すことになる。すなわち、クロックＣＬＫ２が異常であると判定される。この"Ｈ" レベルを示すエラー信号ＥＲＲ１は、クロックＣＬＫ２が正常な状態に戻るまで"Ｈ" レベルを保持し続ける。
【００６６】
以上に説明した実施の形態１にかかるクロック異常検出器によれば、異常検出の対象となる二つのクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を、従来のクロック異常検出器と比較して複雑な回路を必要とせずに、シフトレジスタと論理ゲートを含んだクロック比較器および分周回路のみで達成することができる。
【００６７】
また、実施の形態１におけるクロック比較器は、クロックの"Ｈ" レベルまたは"Ｌ" レベルのそれぞれの保持期間に基づいてクロック異常を検出しているので、正常な本来のデューティ比を有さないクロックに対しても、異常なクロックとして判定可能である。
【００６８】
第１４図は、本発明にかかる実施の形態２におけるクロック異常検出装置のブロック図である。第１４図に示される実施の形態２にかかるクロック異常検出装置は、前述した実施の形態１にかかるクロック異常検出器を少なくとも三つ以上使用して、三つ以上のクロックに対し、どのクロックが異常であるかを正確に判定するものである。ここで、前述した実施の形態１にかかるクロック異常検出器をクロック異常検出部と称する。
【００６９】
第１４図は、特に、ｍ個のクロックに対して異常検出を行う場合のクロック異常検出装置を示している。まず、クロックＣＬＫ１およびＣＬＫ２がクロック異常検出部３０１に入力される。クロック異常検出部３０１に入力されたクロックＣＬＫ１およびＣＬＫ２は、実施の形態１において説明したように、異常検出が行われ、クロック異常検出部３０１からエラー信号ＥＲＲ０およびＥＲＲ１が出力される。
【００７０】
同様に、クロックＣＬＫ１およびＣＬＫ３がクロック異常検出部３０２に入力され、また、クロックＣＬＫ２およびＣＬＫ３がクロック異常検出部３０３に入力されて、クロック異常検出部３０２および３０３からそれぞれエラー信号ＥＲＲ２、ＥＲＲ３およびエラー信号ＥＲＲ４、ＥＲＲ５が出力される。よって、以上の三つのクロックＣＬＫ１、ＣＬＫ２およびＣＬＫ３に対して、相互に比較されるすべての組み合わせである（ＣＬＫ１，ＣＬＫ２）、（ＣＬＫ１，ＣＬＫ３）、（ＣＬＫ２，ＣＬＫ３）のそれぞれにおいて、二つずつのエラー信号が得られる。
【００７１】
ここで、４番目のクロックＣＬＫ４（図示していない）を異常検出の対象として加える場合は、上記した３通りの組み合わせに加えて、さらに、クロックＣＬＫ４自身と、クロックＣＬＫ１〜ＣＬＫ３のそれぞれに対して、合計６つのクロック異常検出部を用意する必要がある。よって、ｍ個のクロックに対して、相互に比較されるすべての組み合わせを考慮すると、ｍ！／２・（ｍ−２）！個のクロック異常検出部が必要になる。
【００７２】
ｍ番目のクロックＣＬＫｍに対しては、（ｍ−１）個のクロックＣＬＫ１〜ＣＬＫ（ｍ−１）とそれぞれ比較する必要があるが、第１４図においては、そのうちの第ｉ番目のクロックＣＬＫｉおよび第ｊ番目のクロックＣＬＫｊとクロックＣＬＫｍとの異常検出をそれぞれ行うクロック異常検出部３０４および３０５のみを示している。ここで、但し、ｍは３以上の自然数、ｉ、ｊは｛ｉ≠ｊかつ１≦ｉ＜ｍかつ１≦ｊ＜ｍ｝を満たす自然数である。
【００７３】
従って、第１４図において、クロック異常検出部３０４に入力されたクロックＣＬＫｍおよびＣＬＫｉは、クロック異常検出部３０４からエラー信号ＥＲＲ（ｎ−３）およびＥＲＲ（ｎ−２）が出力され、クロック異常検出部３０５に入力されたクロックＣＬＫｍおよびＣＬＫｊは、クロック異常検出部３０５からエラー信号ＥＲＲ（ｎ−１）およびＥＲＲ（ｎ）が出力される。ここで、ｎは２・（２ｍ−３）以上の自然数である。
【００７４】
各クロック異常検出部において出力されたエラー信号ＥＲＲ０〜ＥＲＲ（ｎ）は、異常クロック判定回路３０６に入力される。異常クロック判定回路３０６においては、入力されたエラー信号ＥＲＲ０〜ＥＲＲ（ｎ）に基づいて、どのクロックが異常であるかを判定する。なお、エラー信号ＥＲＲ０〜ＥＲＲ（ｎ）を送信する信号線を簡略して一つの信号線として異常クロック判定回路３０６に接続してあるが、実際はエラー信号ＥＲＲ０〜ＥＲＲ（ｎ）毎の信号線が異常クロック判定回路３０６に接続される。
【００７５】
第１５図は、異常クロック判定回路３０６の内部構成を示した図である。第１５図において、エラー信号ＥＲＲ０は、実施の形態１において説明したように、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数であるか、またはクロックＣＬＫ２が正常な本来の周波数よりも低い周波数であることを示す信号である。以下同様に、エラー信号ＥＲＲ１は、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ＥＲＲ２は、クロックＣＬＫ３が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数であることを示す信号である。
【００７６】
また、エラー信号ＥＲＲ３は、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ３が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ＥＲＲ４は、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ３が正常な本来の周波数よりも低い周波数であることを示す信号である。
【００７７】
また、エラー信号ＥＲＲ５は、クロックＣＬＫ３が正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫ２が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ＥＲＲ（ｎ−３）は、クロックＣＬＫｍが正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫｉが正常な本来の周波数よりも低い周波数であることを示す信号である。
【００７８】
さらにまた、エラー信号ＥＲＲ（ｎ−２）は、クロックＣＬＫｉが正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫｍが正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ＥＲＲ（ｎ−１）は、クロックＣＬＫｊが正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫｍが本来の周波数よりも低い周波数であることを示す信号である。エラー信号ＥＲＲ（ｎ）は、クロックＣＬＫｍが正常な本来の周波数よりも高い周波数であるか、クロックＣＬＫｊが正常な本来の周波数よりも低い周波数であることを示す信号である。
【００７９】
まず、ＡＮＤゲート４０１において、エラー信号ＥＲＲ０およびＥＲＲ３が入力されて、論理積が施され、ゲート信号ＣＬＫ１ＵＰが出力される。ゲート信号ＣＬＫ１ＵＰは、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ０およびＥＲＲ３は共にクロックＣＬＫ１が正常な本来の周波数よりも高い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ１ＵＰが"Ｈ" レベルを示す場合は、クロックＣＬＫ１が正常な本来の周波数よりも高い周波数であることを示す。
【００８０】
また、ＡＮＤゲート４０２において、エラー信号ＥＲＲ１およびＥＲＲ２が入力されて、論理積が施され、ゲート信号ＣＬＫ１ＤＯＷＮが出力される。ゲート信号ＣＬＫ１ＤＯＷＮは、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ１およびＥＲＲ２は共にクロックＣＬＫ１が正常な本来の周波数よりも低い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ１ＤＯＷＮが"Ｈ" レベルを示す場合は、クロックＣＬＫ１が正常な本来の周波数よりも低い周波数であることを示す。
【００８１】
ＡＮＤゲート４０３においては、エラー信号ＥＲＲ１およびＥＲＲ４が入力されて、論理積が施され、ゲート信号ＣＬＫ２ＵＰが出力される。ゲート信号ＣＬＫ２ＵＰは、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ１およびＥＲＲ４は共にクロックＣＬＫ２が正常な本来の周波数よりも高い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ２ＵＰが"Ｈ" レベルを示す場合は、クロックＣＬＫ２が正常な本来の周波数よりも高い周波数であることを示す。
【００８２】
また、ＡＮＤゲート４０４においては、エラー信号ＥＲＲ０およびＥＲＲ５が入力されて、論理積が施され、ゲート信号ＣＬＫ２ＤＯＷＮが出力される。ゲート信号ＣＬＫ２ＤＯＷＮは、クロックＣＬＫ２が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ０およびＥＲＲ５は共にクロックＣＬＫ２が正常な本来の周波数よりも低い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ２ＤＯＷＮが"Ｈ" レベルを示す場合は、クロックＣＬＫ２が正常な本来の周波数よりも低い周波数であることを示す。
【００８３】
ＡＮＤゲート４０５においては、エラー信号ＥＲＲ２およびＥＲＲ５が入力されて、論理積が施され、ゲート信号ＣＬＫ３ＵＰが出力される。ゲート信号ＣＬＫ３ＵＰは、クロックＣＬＫ３が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ２およびＥＲＲ５は共にクロックＣＬＫ３が正常な本来の周波数よりも高い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ３ＵＰが"Ｈ" レベルを示す場合は、クロックＣＬＫ３が正常な本来の周波数よりも高い周波数であることを示す。
【００８４】
また、ＡＮＤゲート４０６においては、エラー信号ＥＲＲ３およびＥＲＲ４が入力されて、論理積が施され、ゲート信号ＣＬＫ３ＤＯＷＮが出力される。ゲート信号ＣＬＫ３ＤＯＷＮは、クロックＣＬＫ３が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ３およびＥＲＲ４は共にクロックＣＬＫ３が正常な本来の周波数よりも低い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫ３ＤＯＷＮが"Ｈ" レベルを示す場合は、クロックＣＬＫ３が正常な本来の周波数よりも低い周波数であることを示す。
【００８５】
ＡＮＤゲート４０７においては、エラー信号ＥＲＲ（ｎ−３）およびＥＲＲ（ｎ）が入力されて、論理積が施され、ゲート信号ＣＬＫｍＵＰが出力される。ゲート信号ＣＬＫｍＵＰは、クロックＣＬＫｍが正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ（ｎ−３）およびＥＲＲ（ｎ）は共にクロックＣＬＫｍが正常な本来の周波数よりも高い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫｍＵＰが"Ｈ" レベルを示す場合は、クロックＣＬＫ３ｍ正常な本来の周波数よりも高い周波数であることを示す。
【００８６】
また、ＡＮＤゲート４０８においては、エラー信号ＥＲＲ（ｎ−２）およびＥＲＲ（ｎ−１）が入力されて、論理積が施され、ゲート信号ＣＬＫｍＤＯＷＮが出力される。ゲート信号ＣＬＫｍＤＯＷＮは、クロックＣＬＫｍが正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ＥＲＲ（ｎ−２）およびＥＲＲ（ｎ−１）は共にクロックＣＬＫｍが正常な本来の周波数よりも低い場合に"Ｈ" レベルを示すので、ゲート信号ＣＬＫｍＤＯＷＮが"Ｈ" レベルを示す場合は、クロックＣＬＫｍが正常な本来の周波数よりも低い周波数であることを示す。
【００８７】
続いて、ＯＲゲート４０９において、ゲート信号ＣＬＫ１ＵＰおよびＣＬＫ１ＤＯＷＮが入力されて、論理和が施され、クロック判定信号ＣＬＫＥＲＲ１が出力される。クロック判定信号ＣＬＫＥＲＲ１は、クロックＣＬＫ１が異常であるかを示す信号である。すなわち、ゲート信号ＣＬＫ１ＵＰおよびＣＬＫ１ＤＯＷＮのどちらかが"Ｈ" レベルを示す場合に、クロック判定信号ＣＬＫＥＲＲ１は"Ｈ" レベルを示し、クロックＣＬＫ１が異常であることを示す。
【００８８】
また、ＯＲゲート４１０においては、ゲート信号ＣＬＫ２ＵＰおよびＣＬＫ２ＤＯＷＮが入力されて、論理和が施され、クロック判定信号ＣＬＫＥＲＲ２が出力される。クロック判定信号ＣＬＫＥＲＲ２は、クロックＣＬＫ２が異常であるかを示す信号である。すなわち、ゲート信号ＣＬＫ２ＵＰおよびＣＬＫ２ＤＯＷＮのどちらかが"Ｈ" レベルを示す場合に、クロック判定信号ＣＬＫＥＲＲ２は"Ｈ" レベルを示し、クロックＣＬＫ２が異常であることを示す。
【００８９】
ＯＲゲート４１１において、ゲート信号ＣＬＫ３ＵＰおよびＣＬＫ３ＤＯＷＮが入力されて、論理和が施され、クロック判定信号ＣＬＫＥＲＲ３が出力される。クロック判定信号ＣＬＫＥＲＲ３は、クロックＣＬＫ３が異常であるかを示す信号である。すなわち、ゲート信号ＣＬＫ３ＵＰおよびＣＬＫ３ＤＯＷＮのどちらかが"Ｈ" レベルを示す場合に、クロック判定信号ＣＬＫＥＲＲ３は"Ｈ" レベルを示し、クロックＣＬＫ３が異常であることを示す。
【００９０】
また、ＯＲゲート４１２においては、ゲート信号ＣＬＫｍＵＰおよびＣＬＫｍＤＯＷＮが入力されて、論理和が施され、クロック判定信号ＣＬＫＥＲＲｍが出力される。クロック判定信号ＣＬＫＥＲＲｍは、クロックＣＬＫｍが異常であるかを示す信号である。すなわち、ゲート信号ＣＬＫｍＵＰおよびＣＬＫｍＤＯＷＮのどちらかが"Ｈ" レベルを示す場合に、クロック判定信号ＣＬＫＥＲＲｍは"Ｈ" レベルを示し、クロックＣＬＫｍが異常であることを示す。
【００９１】
以上のように、異常クロック判定回路３０６は、クロック検出部から出力されたエラー信号ＥＲＲ０〜ＥＲＲ（ｎ）に基づいて、各クロックＣＬＫ１〜ＣＬＫｍ毎の異常を示すクロック判定信号ＣＬＫＥＲＲ１〜ＣＬＫＥＲＲｍを出力し、出力されたクロック判定信号ＣＬＫＥＲＲ１〜ＣＬＫＥＲＲｍのレベルを調べることによって、異常なクロックを特定することができる。
【００９２】
よって、実施の形態２にかかるクロック異常検出装置によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【００９３】
また、実施の形態２におけるクロック比較器は、実施の形態１のクロック比較器と同様に、クロックの"Ｈ" レベルまたは"Ｌ" レベルのそれぞれの保持期間に基づいてクロック異常を検出しているので、正常な本来のデューティ比を有さないクロックに対しても、異常なクロックとして判定可能である。
【００９４】
以上説明したとおり、この発明にかかるクロック異常検出器によれば、異常検出の対象となる二つのクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を、従来のクロック異常検出器と比較して複雑な回路を必要とせずに、分周回路およびクロック比較器のみで達成することができる。
【００９５】
つぎの発明にかかるクロック異常検出器によれば、クロック比較器をシフトレジスタ、インバータゲートおよびＯＲゲートのみで構成しており、シフトレジスタにおけるデータのシフトを利用してクロックの異常判断を行っているので、特別な比較演算回路を使用せずに簡単な構成でクロックの異常検出を達成することができる。
【００９６】
つぎの発明にかかるクロック異常検出器によれば、シフトレジスタに用いるデータ入力を"Ｈ" レベルに固定してデータのシフトを利用したクロックの異常判断を行っているので、シフトレジスタに必要な特別なデータ信号を必要とせずに簡単な構成でクロックの異常検出を達成することができる。
【００９７】
つぎの発明にかかるクロック異常検出装置によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【００９８】
以上のように、本発明にかかるクロック異常検出器およびクロック異常検出装置は、各種の情報処理装置において、クロックの停止および異常発振を検出するのに適している。
【００９９】
【発明の効果】
以上説明したとおり、この発明によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【図面の簡単な説明】
【図１】 第１図は、本発明にかかる実施の形態１におけるクロック異常検出器のブロック図である。
【図２】 第２図は、第１図のクロック比較器の内部構成を示した図である。
【図３】 第３図は、本発明にかかる実施の形態１におけるクロック異常検出器のブロック図ある。
【図４】 第４図は、第３図のクロック比較器の内部構成を示した図である。
【図５】 第５図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図６】 第６図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図７】 第７図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図８】 第８図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図９】 第９図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１０】 第１０図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１１】 第１１図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１２】 第１２図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１３】 第１３図は、第３図のクロック異常検出器の動作を示すタイミングチャートである。
【図１４】 第１４図は、本発明にかかる実施の形態２におけるクロック異常検出装置のブロック図である。
【図１５】 第１５図は、第１４図の異常クロック判定回路の内部構成図である。
【図１６】 第１６図は、従来におけるクロック異常検出器のブロック図である。
【符号の説明】
１５，１６，３１，３２ クロック比較器、３０１，３０２，３０３，３０４，３０５ クロック異常検出部、３０６ 異常クロック判定回路。
Claims (1)
- ｍ個（ｍ≧３）のクロック信号から２つのクロック信号を取り出してできる組合せ数分のクロック異常検出器を備え、これら複数のクロック異常検出器がそれぞれの前記組み合わせに対応する２つのクロック信号を第１および第２のクロック信号として入力しかつ２つの第１および第２のエラー信号を出力するクロック異常検出装置であって、
前記各クロック異常検出器は、
第１のクロック信号を分周して第１の分周クロック信号を出力する第１の分周回路と、
第１のクロック信号を分周して第１のリセット信号を出力する第２の分周回路と、
第２のクロック信号を分周して第２の分周クロック信号を出力する第３の分周回路と、
第２のクロック信号を分周して第２のリセット信号を出力する第４の分周回路と、
前記第１の分周クロック信号および前記第２のリセット信号を入力し、前記第２のリセット信号の状態に基づいて前記第１の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第１のエラー信号を出力する第１のクロック比較回路と、
前記第２の分周クロック信号および前記第１のリセット信号を入力し、前記第１のリセット信号の状態に基づいて前記第２の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第２のエラー信号を出力する第２のクロック比較回路と、
を備え、
前記第１のクロック比較回路は、
前記第２のリセット信号の状態を反転させるインバータゲートと、
前記第１の分周クロック信号をクロック入力として入力し、前記第２のリセット信号をリセット入力として入力し、第１の出力信号を出力する複数段のフリップフロップからなる第１のシフトレジスタと、
前記第１の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第２のリセット信号をリセット入力として入力し、第２の出力信号を出力する複数段のフリップフロップからなる第２のシフトレジスタと、
前記第１の出力信号と前記第２の出力信号との論理和演算を行い前記第１のエラー信号を出力するＯＲゲートと、
を備え、
前記第２のクロック比較回路は、
前記第１のリセット信号の状態を反転させるインバータゲートと、
前記第２の分周クロック信号をクロック入力として入力し、前記第１のリセット信号をリセット入力として入力し、第３の出力信号を出力する複数段のフリップフロップからなる第３のシフトレジスタと、
前記第２の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第１のリセット信号をリセット入力として入力し、第４の出力信号を出力する複数段のフリップフロップからなる第４のシフトレジスタと、
前記第３の出力信号と前記第４の出力信号との論理和演算を行い前記第２のエラー信号を出力するＯＲゲートと、
を備え、
前記複数のクロック異常検出器から夫々出力される第１および第２のエラー信号に基づいて、当該クロック信号が本来の周波数よりも低くなる場合にクロック異常状態を示す第１のクロック判定信号と、当該クロック信号が本来の周波数よりも高くなる場合にクロック異常状態を示す第２のクロック判定信号とを、ｍ個のクロック信号のそれぞれに対応して出力する異常クロック判定回路と、
を備えることを特徴とするクロック異常検出装置。
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