JPH09244761A - クロック異常検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 発振器の出力信号を用い、該発振器の出力信
号よりも周波数の高いクロックの周波数の異常検出を精
度良く行う回路を提供する。 【解決手段】 カウンタ２は、発振器８ａの出力信号
（発振信号Ｓ８ａ）の立ち上がりに同期してクロックＣ
Ｋの計数を開始し、クロックＣＫの立ち上がりに同期し
て該クロックＣＫを計数する。カウンタ２は、発振信号
Ｓ８ａの立ち下がりに同期してクロックＣＫの計数を終
了する。この計数時にクロックＣＫに断が発生すると、
カウンタ２の計数値Ｓ２がコンパレータ４の設定値に達
しないので、出力信号Ｓ４が“Ｈ”になる。この“Ｈ”
の出力信号Ｓ４が発振信号Ｓ８ａの立ち下がりでラッチ
回路６にラッチされ、該ラッチ回路６の出力信号Ｓ６が
“Ｈ”になる。出力信号Ｓ６が“Ｈ”かつ出力信号Ｓ７
が“Ｌ”なので、クロック異常検出信号Ｓ９は“Ｈ”と
なり、クロックＣＫが異常であることが示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば交換機やデ
ータ伝送装置等のようなディジタル通信装置に用いら
れ、外部から入力されるクロックの周波数の異常を発振
器を用いて検出するクロック異常検出回路に関するもの
である。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；特開昭64-19858号公報 文献２；実開平 2-66054号公報 一般に、ディジタル通信装置を用いてデータの伝送を行
うディジタルデータ通信の分野では、データの正確な伝
送を行うためにクロックの断又は周波数の異常、例えば
波形劣化による余剰（波形割れ）又は欠落を検出するこ
とが必要とされている。この波形劣化によるクロックパ
ルスの余剰又は欠落は、例えば送信側の出力回路の故障
や送信側と受信側とを結ぶ線路の切断等が原因で発生す
るものである。

【０００３】前記文献１記載のディジタル形信号断検出
装置では、クロックが入力されない間、分周器の出力信
号を計数器で計数し、該クロックの状態が変化すること
により、該計数器がリセットされる構成になっている。
そして、計数器の計数値が一定値を越えた場合にクロッ
クの異常を検出する信号が出力されるようになってい
る。又、前記文献２記載の入力信号異常検出回路では、
クロックの異常を検出するものであり、クロックの周波
数の異常の検出を基本パルス発生回路の出力信号を用い
て行っている。即ち、クロックから検出されたクロック
信号と基本パルス発生回路の出力信号の高レベル（以
下、“Ｈ”という）か又は低レベル（以下、“Ｌ”とい
う）のみによって計数回路を動作させ、外部から設定さ
れた上限値及び下限値と比較を行い、その設定値外の値
となった場合、周波数異常としている。そして、入力周
波数異常検出信号と別に付加された入力信号検出回路か
ら出力される入力断検出信号により、入力信号の異常を
検出する構成になっている。

【０００４】

【発明が解決しようとする課題】しかしながら、前記文
献１記載のディジタル形信号断検出装置では、信号の断
を検出する精度は分周器の出力信号の周期又はその整数
倍になる。そのため、入力信号の周波数が分周器の出力
信号のＭ（整数）倍の場合には、入力信号のＭ周期以下
の信号断は検出できないという問題があった。又、前記
文献２記載の入力信号異常検出回路の場合、クロックの
周波数の異常を発振器を用いて検出する回路であり、入
力信号の断の検出は行われない。この入力信号の断の検
出は、前記入力信号検出回路を用いて行なっているとい
う問題があった。

【０００５】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、外部から入力されるクロックに断又
は周波数の異常が発生した場合にクロック異常検出信号
を出力するクロック異常検出回路において、次のような
手段を備えている。即ち、前記クロックの周波数よりも
低い周波数で、かつ第１の時間幅の第１の論理レベル及
び第２の時間幅の第２の論理レベルからなる２系統の出
力信号を相補的に出力する発振部と、前記各系統の出力
信号の前記第１の論理レベルの各時間幅における前記ク
ロックを計数して各計数値をそれぞれ出力する２つの計
数器と、前記各計数値と前記第１又は第２の時間幅にそ
れぞれ対応して予め設定された各設定範囲とを比較し、
該各計数値が該各設定範囲を下回った場合に前記クロッ
クの異常を示す論理レベルの信号をそれぞれ出力する２
つの比較部と、前記２つの比較部のうちの少なくとも１
つが前記クロックの異常を示す論理レベルの信号を出力
したとき、前記クロック異常検出信号を出力する論理和
回路とを、備えている。

【０００６】この第１の発明によれば、以上のようにク
ロック異常検出回路を構成したので、外部から入力され
たクロックは、２つの計数器で前記発振部から出力され
た２系統の出力信号の前記第１又は第２の論理レベルの
各時間幅にそれぞれ対応して計数され、該各計数器から
各計数値が出力される。前記各計数値は各比較部で予め
設定された各設定範囲とそれぞれ比較され、該各計数値
が該各設定範囲を下回った場合に該各比較部からクロッ
クの異常を示す論理レベルの信号がそれぞれ出力され
る。そして、前記２つの比較部のうちの少なくとも１つ
が前記クロックの異常を示す論理レベルの信号を出力し
たとき、論理和回路から前記クロック異常検出信号が出
力される。第２の発明では、外部から入力されるクロッ
クに断又は周波数の異常例えば、波形劣化によるパルス
の余剰又は欠落が発生した場合にクロック異常検出信号
を出力するクロック異常検出回路において、次のような
手段を備えている。

【０００７】即ち、前記クロックの周波数よりも低い周
波数で、かつ第１の時間幅の第１の論理レベル及び第２
の時間幅の第２の論理レベルからなる２系統の第１の出
力信号を相補的に出力し、かつ該第１の時間幅の第１の
論理レベル及び該第２の時間幅の第２の論理レベルから
なる２系統の第２の出力信号を該第１の出力信号とは異
なる位相で相補的に出力する発振部と、前記第１及び第
２の出力信号の前記第１又は第２の論理レベルの各時間
幅における前記クロックを計数して各計数値をそれぞれ
出力する４つの計数器と、前記各計数値と前記第１又は
第２の時間幅にそれぞれ対応して予め設定された各設定
範囲とをそれぞれ比較し、該各計数値が該各設定範囲と
は異なる値になった場合に前記クロックの異常を示す論
理レベルの信号をそれぞれ出力する４つの比較部と、前
記４つの比較部のうちの少なくとも１つが前記クロック
の異常を示す論理レベルの信号を出力したとき、前記ク
ロック異常検出信号を出力する論理和回路とを、備えて
いる。

【０００８】この第２の発明によれば、外部から入力さ
れたクロックは、２つの計数器で発振部から出力された
２系統の第１の出力信号の前記第１又は第２の論理レベ
ルの各時間幅にそれぞれ対応して計数され、該各計数器
から各計数値が出力される。又、前記クロックは、別の
２つの計数器で前記発振部から出力された２系統の第２
の出力信号の前記第１又は第２の論理レベルの各時間幅
にそれぞれ対応して計数され、該各計数器から各計数値
が出力される。前記各計数値は各比較部で予め設定され
た各設定範囲とそれぞれ比較され、該各計数値が該各設
定範囲と異なる値になった場合に該各比較部からクロッ
クの異常を示す論理レベルの信号がそれぞれ出力され
る。そして、前記４つの比較部のうちの少なくとも１つ
が前記クロックの異常を示す論理レベルの信号を出力し
たとき、論理和回路から前記クロック異常検出信号が出
力される。従って、前記課題を解決できるのである。

【０００９】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すクロック異常検
出回路の構成図である。このクロック異常検出回路は、
クロックＣＫを入力する入力端子１を有している。入力
端子１は、計数器（以下、カウンタという）２，３の各
クロック入力端子ｃｋに共通に接続されている。カウン
タ２の出力端子は比較部（以下、コンパレータという）
４の入力端子に接続され、カウンタ３の出力端子がコン
パレータ５の入力端子に接続されている。コンパレータ
４，５はそれぞれディジタルコンパレータで構成され、
設定値（本実施形態では６）がそれぞれ設定されてい
る。コンパレータ４の出力端子はラッチ回路６のデータ
入力端子Ｄに接続され、コンパレータ５の出力端子はラ
ッチ回路７のデータ入力端子Ｄに接続されている。

【００１０】又、このクロック異常検出回路には、発振
部８が設けられている。発振部８は、発振器８ａ及びイ
ンバータ８ｂで構成されている。発振器８ａは、クロッ
クＣＫの周波数よりも低い周波数で、かつ第１の時間幅
の第１の論理レベル（例えば、高レベル（以下、“Ｈ”
という））及び第２の時間幅の第２の論理レベル（例え
ば、低レベル（以下、“Ｌ”という））からなる出力信
号Ｓ８ａを出力する機能を有している。発振器８ａの出
力端子は、カウンタ２のイネーブル信号入力端子Ｅに接
続されると共に、ラッチ回路６のクロック入力端子ｃｋ
に接続されている。又、発振器８ａの出力端子はインバ
ータ８ｂの入力端子に接続され、該インバータ８ｂの出
力端子がカウンタ３のイネーブル信号入力端子Ｅに接続
されると共に、ラッチ回路７のクロック入力端子ｃｋに
接続されている。ラッチ回路６の出力端子Ｑは２入力Ｏ
Ｒ回路９の第１の入力端子に接続されている。ラッチ回
路７の出力端子ＱはＯＲ回路９の第２の入力端子に接続
されている。ＯＲ回路９の出力端子は、クロック異常検
出信号Ｓ９を出力する出力端子１０に接続されている。

【００１１】図２は、図１の動作を説明するためのタイ
ムチャート（１）であり、縦軸に論理レベル、及び横軸
に時間がとられている。但し、Ｓ２，Ｓ３は、カウンタ
２，３の各計数値をそれぞれ示している。この図を参照
しつつ、図１の動作を説明する。この図２では、図１の
クロック異常検出回路において、クロックＣＫの正常な
場合を示すタイムチャートが示され、コンパレータ４，
５の各設定値が共に６となっている。時刻ｔ１におい
て、カウンタ２は、発振器８ａの出力信号（以下、発振
信号Ｓ８ａという）の立ち上がりに同期してクロックＣ
Ｋの計数を開始する。時間ｔ２において、カウンタ２
は、クロックＣＫの立ち上がりに同期して該クロックＣ
Ｋを計数する。

【００１２】時刻ｔ３において、カウンタ２は、発振信
号Ｓ８ａの立ち下がりに同期してクロックＣＫの計数を
終了する。この時、カウンタ２の計数値Ｓ２が６になっ
ている。この計数値Ｓ２は、コンパレータ４の設定値
（即ち、６）に一致するので、該コンパレータ４の出力
信号Ｓ４が“Ｌ”になる。この“Ｌ”の出力信号Ｓ４が
発振信号Ｓ８ａの立ち下がりでラッチ回路６にラッチさ
れ、該ラッチ回路６の出力信号Ｓ６が“Ｌ”になる。一
方、この時刻ｔ３において、カウンタ３は、インバータ
８ｂの出力信号（以下、発振信号Ｓ８ｂという）の立ち
上がりに同期してクロックＣＫの計数を開始する。時間
ｔ４において、カウンタ３は、クロックＣＫの立ち上が
りに同期して該クロックＣＫを計数する。時刻ｔ５にお
いて、カウンタ３は、発振信号Ｓ８ｂの立ち下がりに同
期してクロックＣＫの計数を終了する。この時、カウン
タ３の計数値Ｓ３が６になっている。この計数値Ｓ３
は、コンパレータ５の設定値（即ち、６）以上なので、
該コンパレータ５の出力信号Ｓ５が“Ｌ”になる。この
“Ｌ”の出力信号Ｓ５が発振信号Ｓ８ｂの立ち下がりで
ラッチ回路７にラッチされ、該ラッチ回路７の出力信号
Ｓ７が“Ｌ”になる。出力信号Ｓ６，Ｓ７が共に“Ｌ”
なので、ＯＲ回路９の出力信号Ｓ９（即ち、クロック異
常検出信号）は“Ｌ”となり、クロックＣＫが正常であ
ることが示される。

【００１３】図３は、図１の動作を説明するためのタイ
ムチャート（２）であり、図１のクロック異常検出回路
において、クロックＣＫに断が発生した場合を示すタイ
ムチャートが示され、コンパレータ４，５の各設定値が
共に６になっている。但し、Ｓ２，Ｓ３は、カウンタ
２，３の各計数値をそれぞれ示している。この図を参照
しつつ、図１の動作を説明する。時刻ｔ１において、カ
ウンタ２は、発振器８ａの出力信号（以下、発振信号Ｓ
８ａという）の立ち上がりに同期してクロックＣＫの計
数を開始する。時間ｔ２において、カウンタ２は、クロ
ックＣＫの立ち上がりに同期して該クロックＣＫを計数
する。この時、クロックＣＫには断が発生している。時
刻ｔ３において、カウンタ２は、発振信号Ｓ８ａの立ち
下がりに同期してクロックＣＫの計数を終了する。この
時、カウンタ２の計数値Ｓ２が５になっている。この計
数値Ｓ２は、コンパレータ４の設定値（即ち、６）に達
しないので、該コンパレータ４の出力信号Ｓ４が“Ｈ”
になっている。この“Ｈ”の出力信号Ｓ４が発振信号Ｓ
８ａの立ち下がりでラッチ回路６にラッチされ、該ラッ
チ回路６の出力信号Ｓ６が“Ｈ”になる。

【００１４】出力信号Ｓ６が“Ｈ”及び出力信号Ｓ７が
“Ｌ”なので、ＯＲ回路９の出力信号Ｓ９（即ち、クロ
ック異常検出信号）は“Ｈ”となり、クロックＣＫが異
常であることが示される。以上のように、この第１の実
施形態では、発振部８の出力信号Ｓ８ａ，Ｓ８ｂに同期
して計数器２，３をそれぞれ動作させ、更に比較回路
４，５で計数器２，３の出力信号Ｓ２，Ｓ３と設定値と
をそれぞれ比較し、該出力信号Ｓ２，Ｓ３が該設定値以
上の場合にクロックＣＫが正常と判定し、該出力信号Ｓ
２，Ｓ３が該設定値に達しない場合にクロックＣＫが異
常と判定するようにしたので、クロックＣＫの繰り返し
周波数が発振部８の出力信号Ｓ８ａ，Ｓ８ｂの周波数よ
りも高い場合に精度良く該クロックＣＫの断が検出され
る。

【００１５】第２の実施形態 図４は、本発明の第２の実施形態を示すクロック異常検
出回路の構成図であり、図１中の要素と共通の要素には
共通の符号が付されている。このクロック異常検出回路
は、図１と同様にクロックＣＫを入力する入力端子１を
有している。入力端子１は、カウンタ２，３の各クロッ
ク入力端子ｃｋに共通に接続されている。カウンタ２の
出力端子はコンパレータ４ａ，４ｂの各入力端子に共通
に接続され、カウンタ３の出力端子がコンパレータ５
ａ，５ｂの各入力端子に共通に接続されている。コンパ
レータ４ａ，４ｂ，５ａ，５ｂはそれぞれディジタルコ
ンパレータで構成されている。コンパレータ４ａは、カ
ウンタ２の出力信号Ｓ２が設定値（本実施形態では７）
以上になった場合に“Ｈ”の出力信号Ｓ４ａを出力する
機能を有している。コンパレータ４ｂは、カウンタ２の
出力信号Ｓ２が設定値（本実施形態では５）以上になっ
た場合に“Ｌ”の出力信号Ｓ４ｂを出力する機能を有し
ている。

【００１６】同様に、コンパレータ５ａは、カウンタ３
の出力信号Ｓ３が設定値（本実施形態では７）以上にな
った場合に“Ｈ”の出力信号Ｓ５ａを出力する機能を有
している。コンパレータ５ｂは、カウンタ３の出力信号
Ｓ３が設定値（本実施形態では５）以上になった場合に
“Ｌ”の出力信号Ｓ５ｂを出力する機能を有している。
コンパレータ４ａの出力端子はラッチ回路６ａのデータ
入力端子Ｄに接続され、コンパレータ４ｂの出力端子が
ラッチ回路６ｂのデータ入力端子Ｄに接続されている。
又、コンパレータ５ａの出力端子はラッチ回路７ａのデ
ータ入力端子Ｄに接続され、コンパレータ５ｂの出力端
子がラッチ回路７ｂのデータ入力端子Ｄに接続されてい
る。

【００１７】一方、発振器８ａの出力端子は、カウンタ
２のイネーブル信号入力端子Ｅに接続されると共に、ラ
ッチ回路６ａ，６ｂの各クロック入力端子ｃｋに共通に
接続されている。又、発振器８ａの出力端子はインバー
タ８ｂの入力端子に接続され、該インバータ８ｂの出力
端子がカウンタ３のイネーブル信号入力端子Ｅに接続さ
れると共に、ラッチ回路７ａ，７ｂのクロック入力端子
ｃｋに共通に接続されている。ラッチ回路６ａの出力端
子Ｑは４入力ＯＲ回路９Ａの第１の入力端子に接続さ
れ、ラッチ回路６ｂの出力端子ＱはＯＲ回路９Ａの第２
の入力端子に接続されている。ラッチ回路７ａの出力端
子ＱはＯＲ回路９Ａの第３の入力端子に接続され、ラッ
チ回路７ｂの出力端子ＱはＯＲ回路９Ａの第４の入力端
子に接続されている。ＯＲ回路９Ａの出力端子は、クロ
ック以上検出信号Ｓ９Ａを出力する出力端子１０に接続
されている。

【００１８】図５は、図４の動作を説明するためのタイ
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。但し、Ｓ２，Ｓ３は、カウンタ２，３
の各計数値をそれぞれ示している。この図を参照しつ
つ、図４の動作を説明する。この図５では、図４のクロ
ック異常検出回路において、クロックＣＫの周波数が正
常値よりも高くなった場合を示すタイムチャートが示さ
れている。時刻ｔ１において、カウンタ２は、発振信号
Ｓ８ａの立ち上がりに同期してクロックＣＫの計数を開
始する。時間ｔ２において、カウンタ２は、クロックＣ
Ｋの立ち上がりに同期して該クロックＣＫを計数する。
時刻ｔ３において、カウンタ２は、発振信号Ｓ８ａの立
ち下がりに同期してクロックＣＫの計数を終了する。こ
の時、カウンタ２の計数値Ｓ２が６になっている。この
計数値Ｓ２は、コンパレータ４ａの設定値（即ち、７）
よりも小さいので、該コンパレータ４ａの出力信号Ｓ４
ａが“Ｌ”のままである。この“Ｌ”の出力信号Ｓ４ａ
が発振信号Ｓ８ａの立ち下がりでラッチ回路６ａにラッ
チされ、該ラッチ回路６ａの出力信号Ｓ６ａが“Ｌ”に
なる。

【００１９】又、計数値Ｓ２は、コンパレータ４ｂの設
定値（即ち、５）よりも大きいので、該コンパレータ４
ｂの出力信号Ｓ４ｂが“Ｌ”になる。この“Ｌ”の出力
信号Ｓ４ｂが発振信号Ｓ８ａの立ち下がりでラッチ回路
６ｂにラッチされ、該ラッチ回路６ｂの出力信号Ｓ６ｂ
が“Ｌ”のままになる。ここで、ラッチ回路７ａ，７ｂ
の出力信号Ｓ７ａ，Ｓ７ｂは共に“Ｌ”になっているの
で、ＯＲ回路９Ａの出力信号Ｓ９Ａ（即ち、クロック以
上検出信号）は“Ｌ”となり、クロックＣＫが正常であ
ることを示す。一方、この時刻ｔ３において、カウンタ
３は、発振信号Ｓ８ｂの立ち上がりに同期してクロック
ＣＫの計数を開始する。時間ｔ４において、カウンタ３
は、クロックＣＫの立ち上がりに同期して該クロックＣ
Ｋを計数する。ここで、クロックＣＫの周波数が正常値
よりも高くなる。

【００２０】時刻ｔ５において、カウンタ３は、発振信
号Ｓ８ｂの立ち下がりに同期してクロックＣＫの計数を
終了する。この時、カウンタ３の計数値Ｓ３が７になっ
ている。この計数値Ｓ３は、コンパレータ５ａの設定値
（即ち、７）以上なので、該コンパレータ５ａの出力信
号Ｓ５ａが“Ｈ”になる。この“Ｈ”の出力信号Ｓ５ａ
が発振信号Ｓ８ｂの立ち下がりでラッチ回路７ａにラッ
チされ、該ラッチ回路７の出力信号Ｓ７ａが“Ｈ”にな
る。この時、出力信号Ｓ６ａ，Ｓ６ｂ，Ｓ７ｂが共に
“Ｌ”なので、ＯＲ回路９Ａの出力信号Ｓ９Ａ（即ち、
クロック異常検出信号）は“Ｈ”となり、クロックＣＫ
が異常であることが示される。以上のように、この第２
の実施形態では、発振部８の出力信号Ｓ８ａ，Ｓ８ｂに
同期して計数器２，３をそれぞれ動作させ、更に比較回
路４ａ，４ｂ，５ａ，５ｂで計数器２，３の出力信号Ｓ
２，Ｓ３と設定値とをそれぞれ比較し、該出力信号Ｓ
２，Ｓ３が該設定値の範囲内であればクロックＣＫが正
常と判定するようにしたので、該クロックＣＫの繰り返
し周波数が発振部８の出力信号Ｓ８ａ，Ｓ８ｂの周波数
よりも高い場合に精度良く該クロックＣＫの周波数の異
常が検出される。

【００２１】第３の実施形態 図６は、本発明の第３の実施形態を示すクロック異常検
出回路の構成図であり、図４中の要素と共通の要素には
共通の符号が付されている。このクロック異常検出回路
は、図４と同様にクロックＣＫを入力する入力端子１を
有している。入力端子１は、カウンタ２，３，２２，２
３の各クロック入力端子ｃｋに共通に接続されている。
カウンタ２の出力端子はコンパレータ４ａ，４ｂの各入
力端子に共通に接続され、カウンタ３の出力端子がコン
パレータ５ａ，５ｂの各入力端子に共通に接続されてい
る。コンパレータ４ａ，４ｂ，５ａ，５ｂはそれぞれデ
ィジタルコンパレータで構成されている。コンパレータ
４ａは、カウンタ２の出力信号Ｓ２が設定値（本実施形
態では７）以上になった場合に“Ｈ”の出力信号Ｓ４ａ
を出力する機能を有している。コンパレータ４ｂは、カ
ウンタ２の出力信号Ｓ２が設定値（本実施形態では５）
以上になった場合に“Ｌ”の出力信号Ｓ４ｂを出力する
機能を有している。

【００２２】同様に、コンパレータ５ａは、カウンタ３
の出力信号Ｓ３が設定値（本実施形態では７）以上にな
った場合に“Ｈ”の出力信号Ｓ５ａを出力する機能を有
している。コンパレータ５ｂは、カウンタ３の出力信号
Ｓ３が設定値（本実施形態では５）以上になった場合に
“Ｌ”の出力信号Ｓ５ｂを出力する機能を有している。
コンパレータ４ａの出力端子はラッチ回路６ａのデータ
入力端子Ｄに接続され、コンパレータ４ｂの出力端子が
ラッチ回路６ｂのデータ入力端子Ｄに接続されている。
又、コンパレータ５ａの出力端子はラッチ回路７ａのデ
ータ入力端子Ｄに接続され、コンパレータ５ｂの出力端
子がラッチ回路７ｂのデータ入力端子Ｄに接続されてい
る。又、このクロック異常検出回路には、発振部８Ａが
設けられている。発振部８は、発振器８ａ、インバータ
８ｂ、１／２分周回路８ｃ、ラッチ回路８ｄ、インバー
タ８ｅ及びインバータ８ｆで構成されている。

【００２３】即ち、発振器８ａの出力端子はインバータ
８ｂの入力端子に接続されると共に、１／２分周回路８
ｃの入力端子に接続されている。インバータ８ｂの出力
端子はラッチ回路８ｄのクロック入力端子ｃｋに接続さ
れ、１／２分周回路８ｃの出力端子がラッチ回路８ｄの
データ入力端子Ｄに接続されると共に、インバータ８ｅ
の入力端子に接続されている。ラッチ回路８ｄの出力端
子Ｑは、インバータ８ｆの入力端子に接続されている。
又、１／２分周回路８ｃの出力端子は、カウンタ２のイ
ネーブル信号入力端子Ｅに接続されると共に、ラッチ回
路６ａ，６ｂの各クロック入力端子ｃｋに共通に接続さ
れている。又、インバータ８ｅの出力端子はカウンタ３
のイネーブル信号入力端子Ｅに接続されると共に、ラッ
チ回路７ａ，７ｂのクロック入力端子ｃｋに共通に接続
されている。

【００２４】カウンタ２２の出力端子はコンパレータ２
４ａ，２４ｂの各入力端子に共通に接続され、カウンタ
２３の出力端子がコンパレータ２５ａ，２５ｂの各入力
端子に共通に接続されている。コンパレータ２４ａ，２
４ｂ，２５ａ，２５ｂには、それぞれコンパレータ４
ａ，４ｂ，５ａ，５ｂと同様の値が設定されている。コ
ンパレータ２４ａの出力端子はラッチ回路２６ａのデー
タ入力端子Ｄに接続され、コンパレータ２４ｂの出力端
子がラッチ回路２６ｂのデータ入力端子Ｄに接続されて
いる。又、コンパレータ２５ａの出力端子はラッチ回路
２７ａのデータ入力端子Ｄに接続され、コンパレータ２
５ｂの出力端子がラッチ回路２７ｂのデータ入力端子Ｄ
に接続されている。ラッチ回路８ｄの出力端子は、カウ
ンタ２２のイネーブル信号入力端子Ｅに接続されると共
に、ラッチ回路２６ａ，２６ｂの各クロック入力端子ｃ
ｋに共通に接続されている。又、インバータ８ｆの出力
端子はカウンタ２３のイネーブル信号入力端子Ｅに接続
されると共に、ラッチ回路２７ａ，２７ｂのクロック入
力端子ｃｋに共通に接続されている。

【００２５】更に、ラッチ回路６ａの出力端子Ｑは８入
力ＯＲ回路９Ｂの第１の入力端子に接続され、ラッチ回
路６ｂの出力端子ＱはＯＲ回路９Ｂの第２の入力端子に
接続されている。ラッチ回路７ａの出力端子ＱはＯＲ回
路９Ｂの第３の入力端子に接続され、ラッチ回路７ｂの
出力端子ＱはＯＲ回路９Ｂの第４の入力端子に接続され
ている。ラッチ回路２６ａの出力端子ＱはＯＲ回路９Ｂ
の第５の入力端子に接続され、ラッチ回路２６ｂの出力
端子ＱはＯＲ回路９Ｂの第６の入力端子に接続されてい
る。ラッチ回路２７ａの出力端子ＱはＯＲ回路９Ｂの第
７の入力端子に接続され、ラッチ回路２７ｂの出力端子
ＱはＯＲ回路９Ｂの第８の入力端子に接続されている。
ＯＲ回路９Ｂの出力端子は、クロック異常検出信号Ｓ９
Ｂを出力する出力端子１０に接続されている。図７は、
図６の動作を説明するためのタイムチャートであり、縦
軸に論理レベル、及び横軸に時間がとられている。但
し、Ｓ２，Ｓ３，Ｓ２２，Ｓ２３は、カウンタ２，３，
２２，２３の各計数値をそれぞれ示している。この図を
参照しつつ、図６の動作を説明する。

【００２６】発振器８ａの出力信号Ｓ８ａは１／２分周
回路８ｃによって出力する。が１／２の出力信号Ｓ８ｃ
になる。又、インバータ８ｅから前記出力信号Ｓ８ｃの
逆位相の出力信号Ｓ８ｅが出力する。又、出力信号Ｓ８
ｃはラッチ回路８ｄのデータ入力端子Ｄに入力され、出
力信号Ｓ８ａがインバータ８ｂで反転されて該ラッチ回
路８ｄのクロック入力端子ｃｋに入力される。従って、
ラッチ回路８ｄの出力端子Ｑからは出力信号Ｓ８ｃを出
力信号Ｓ８ａの立ち下がりでラッチした出力信号Ｓ８ｄ
が出力される。又、インバータ８ｆから前記出力信号Ｓ
８ｄの逆位相の出力信号Ｓ８ｆが出力する。そのため、
このクロック異常検出回路では、カウンタ２，３は発振
部８Ａの第１の出力信号Ｓ８ｃ，８ｅに基づいて第２の
実施形態と同様の動作を行う。一方、カウンタ２２，２
３は、出力信号Ｓ８ｃ，８ｅに対して位相が１／４波長
遅れている発振部８Ａの第２の出力信号Ｓ８ｄ，８ｆに
基づいてカウンタ２，３と同様の動作を行う。このた
め、カウンタ２，３がクロックＣＫのカウントを開始又
は終了する際、カウンタ２２，２３が該クロックＣＫの
カウントを行っていることになる。

【００２７】ここで、第２の実施形態クロック異常検出
回路において、配線及び回路の素子遅延のばらつき等に
より、カウンタ２，３のそれぞれの動作タイミングのず
れ（例えば、計数器２のカウント終了時と計数器３のカ
ウント開始時のずれ）が生じ、クロックＣＫの非監視時
間が生じる可能性がある。クロックＣＫが非常に高速
で、このずれが無視できない場合には、本実施形態のク
ロック異常検出回路を構成することにより、クロックＣ
Ｋの非監視時間が発生しない。以上のように、この第３
の実施形態では、カウンタ２２，２３は出力信号Ｓ８
ｃ，８ｅに対して位相が１／４波長遅れている出力信号
Ｓ８ｄ，８ｆに基づいてカウンタ２，３と同様の動作を
行うので、クロックＣＫの非監視時間が発生しないクロ
ック異常検出回路が実現する。尚、本発明は上記実施形
態に限定されず、種々の変形が可能である。その変形例
としては、例えば次のようなものがある。

【００２８】（ａ） 第１の実施形態では、コンパレー
タ４，５の各設定値を共に６としているが、該各設定値
を変更することにより、クロックＣＫの断を検出する時
間（即ち、クロックＣＫの断を判定する時間の閾値）の
設定を容易に変更できる。 （ｂ） 図５のタイムチャートでは、クロックＣＫの周
波数が正常値よりも高くなった場合を示しているが、該
クロックＣＫの波形割れ等の発生についても同様であ
り、又、クロックＣＫの周波数が低くなった場合や断が
発生した場合についても、検出が可能である。 （ｃ） 第３の発明の実施形態では、発振部８Ａの出力
信号Ｓ８ｄ，８ｆは出力信号Ｓ８ｃ，８ｅに対して位相
が１／４波長遅れているが、この位相は、ずれていれ
ば、どのような値でもよい。

【００２９】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、発振部の出力信号に同期して２つの計数器を
相補的に動作させ、更に２つの比較部で該２つの計数器
の各出力信号と各設定範囲とをそれぞれ比較し、該２つ
の計数器の各出力信号が該設定値以上であればクロック
が正常と判定するようにしたので、該クロックの繰り返
し周波数が発振部の出力信号の周波数よりも高い場合に
精度良く該クロックの断を検出できる。第２の発明によ
れば、第１の発明の２つの計数器に加え、更にこの２つ
の計数器と異なる位相で動作する２つの計数器を設けた
ので、クロックの非監視時間が発生しないクロック異常
検出回路を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のクロック異常検出回
路の構成図である。

【図２】図１のタイムチャート（１）である。

【図３】図１のタイムチャート（２）である。

【図４】本発明の第２の実施形態のクロック異常検出回
路の構成図である。

【図５】図４のタイムチャートである。

【図６】本発明の第３の実施形態のクロック異常検出回
路の構成図である。

【図７】図６のタイムチャートである。

【符号の説明】

８，８Ａ 発振
部 ２，３，２２，２３ カウ
ンタ（計数器） ４，４ａ，４ｂ，５，５ａ，５ｂ，２４ａ，２４ｂ，２
５ａ，２５ｂコンパレータ（比較部）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるクロックに断又は周
   波数の異常が発生した場合にクロック異常検出信号を出
   力するクロック異常検出回路において、 前記クロックの周波数よりも低い周波数で、かつ第１の
   時間幅の第１の論理レベル及び第２の時間幅の第２の論
   理レベルからなる２系統の出力信号を相補的に出力する
   発振部と、 前記各系統の出力信号の前記第１の論理レベルの各時間
   幅における前記クロックを計数して各計数値をそれぞれ
   出力する２つの計数器と、 前記各計数値と前記第１又は第２の時間幅にそれぞれ対
   応して予め設定された各設定範囲とを比較し、該各計数
   値が該各設定範囲を下回った場合に前記クロックの異常
   を示す論理レベルの信号をそれぞれ出力する２つの比較
   部と、 前記２つの比較部のうちの少なくとも１つが前記クロッ
   クの異常を示す論理レベルの信号を出力したとき、前記
   クロック異常検出信号を出力する論理和回路とを、 備えたことを特徴とするクロック異常検出回路。
2. 【請求項２】 外部から入力されるクロックに断又は周
   波数の異常が発生した場合にクロック異常検出信号を出
   力するクロック異常検出回路において、 前記クロックの周波数よりも低い周波数で、かつ第１の
   時間幅の第１の論理レベル及び第２の時間幅の第２の論
   理レベルからなる２系統の第１の出力信号を相補的に出
   力し、かつ該第１の時間幅の第１の論理レベル及び該第
   ２の時間幅の第２の論理レベルからなる２系統の第２の
   出力信号を該第１の出力信号とは異なる位相で相補的に
   出力する発振部と、 前記第１及び第２の出力信号の前記第１又は第２の論理
   レベルの各時間幅における前記クロックを計数して各計
   数値をそれぞれ出力する４つの計数器と、 前記各計数値と前記第１又は第２の時間幅にそれぞれ対
   応して予め設定された各設定範囲とをそれぞれ比較し、
   該各計数値が該各設定範囲とは異なる値になった場合に
   前記クロックの異常を示す論理レベルの信号をそれぞれ
   出力する４つの比較部と、 前記４つの比較部のうちの少なくとも１つが前記クロッ
   クの異常を示す論理レベルの信号を出力したとき、前記
   クロック異常検出信号を出力する論理和回路とを、 備えたことを特徴とするクロック異常検出回路。