JPH11355110A - クロック異常検出回路 - Google Patents

Abstract

(57)【要約】 【解決手段】 受信側で、監視対象になる被監視クロッ
クと独立に、被監視クロックに比して、パルス繰り返し
周期の大きい基準クロックを生成する。第１のカウンタ
が、この基準クロックの立上がりパルスエッジをスター
トにして基準クロックの１パルス幅の間、被監視クロッ
クを受け入れてその個数をカウントする。 【効果】 基準クロックと、被監視クロックが、非同期
の状態で、被監視クロックの異常検出が可能になった。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部装置からクロ
ック信号を受け入れて、そのクロックパルスの欠落と余
剰を検出するクロック異常検出回路に関する。

【０００２】

【従来の技術】通信システムにおいて、外部装置から受
け入れるクロック信号は、正常な交信を行う為に、不可
欠な信号の一つである。このクロック信号の異常を検出
するために、クロック異常検出回路が必要とされる。従
来のクロック異常検出回路の基本原理は以下の通りであ
った。即ち、カウンタ回路を２個備え、第１のカウンタ
で外部装置から監視対象となるクロック信号を受け入
れ、第２のカウンタで内部装置で生成した基準クロック
信号を受け入れる。双方のカウンタで、予め定めた同一
数量のパルス数量をカウントし、カウントアップ毎に、
カウントアップ信号を出力する。この双方の出力を比較
器で比較する。この比較結果から監視対象となるクロッ
ク信号の異常を検出する。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
な、従来の技術には、以下に記す解決すべき課題が残さ
れていた。即ち、比較する２つのクロック信号は、互い
に同期していない。従って、各々独立に動作している２
つのカウンタが出力する、カウントアップ信号を比較す
るため、監視対象となるクロック信号の異常を正確に検
出するためには、複雑な回路構成が必要になった。その
結果、従来のクロック異常検出回路は、高価で、かつ、
安定性に欠けるものであった。

【０００４】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成１〉基準クロックを生成する基準クロック発信部
と、上記基準クロックをロード入力として、上記基準ク
ロックの個々のパルスの、一方のパルスエッジを基準に
して、監視対象となる被監視クロックの数量のカウント
を開始し、予め定められているカウント数カウントした
時、カウントアップ信号を出力するカウンタと、上記カ
ウンタからカウントアップ信号を受け入れたタイミング
で、上記基準クロックの数クロック分の時間有効になる
異常リセット信号を出力するシフトレジスタと、上記基
準クロックパルスの他方のパルスエッジが、上記異常リ
セット信号が有効な時間内に含まれたとき、被監視クロ
ックは異常なしと判定する異常判定回路を備えたことを
特徴とするクロック異常検出回路。

【０００５】〈構成２〉構成１に記載のクロック異常検
出回路において、基準クロックパルスの立上がりパルス
エッジを基準にして処理をするカウンタと、シフトレジ
スタと、異常判定回路と、基準クロックパルスの立下が
りパルスエッジを基準にして処理をするカウンタと、シ
フトレジスタと、異常判定回路とを備えたことを特徴と
するクロック異常検出回路。

【０００６】〈構成３〉被監視クロックをロード入力と
して、上記被監視クロックの個々のパルスの、一方のパ
ルスエッジを基準にして、監視対象となる基準クロック
の数量のカウントを開始し、予め定められているカウン
ト数カウントした時、カウントアップ信号を出力するカ
ウンタと、上記カウンタからカウントアップ信号を受け
入れたタイミングで、上記被監視クロックの数クロック
分の時間有効になる異常リセット信号を出力するシフト
レジスタと、上記被監視クロックパルスの他方のパルス
エッジが、上記異常リセット信号が有効な時間内に含ま
れたとき、被監視クロックは異常なしと判定する異常判
定回路を備えたことを特徴とするクロック異常検出回
路。

【０００７】〈構成４〉構成３に記載のクロック異常検
出回路において、被監視クロックを受け入れて分周した
後、カウンタにロードする分周回路を備えたことを特徴
とするクロック異常検出回路。

【０００８】〈構成５〉構成３に記載のクロック異常検
出回路において、被監視クロックパルスの立上がりパル
スエッジを基準にして処理をするカウンタと、シフトレ
ジスタと、異常判定回路と、被監視クロックパルスの立
下がりパルスエッジを基準にして処理をするカウンタ
と、シフトレジスタと、異常判定回路とを備えたことを
特徴とするクロック異常検出回路。

【０００９】

【発明の実施の形態】〈具体例１の構成〉具体例１で
は、受信側で、監視対象になる被監視クロックと独立
に、被監視クロックに比して、パルス繰り返し周期のか
なり大きい基準クロックを生成する。本具体例では、１
６倍に設定した。第１のカウンタが、この基準クロック
の立上がりパルスエッジをスタートにして、基準クロッ
クの１パルス幅の間、被監視クロックを受け入れてその
個数をカウントする。原則的には、被監視クロックの欠
落、または、余剰があったとき、上記カウント数が予め
設定されたカウント数（本具体例では８カウント）から
外れる。

【００１０】しかし、上記２つのクロックが、非同期で
あるため、基準クロックの立上がりパルスエッジと、被
監視クロックとの間に、タイミング誤差が発生する。本
具体例では、このタイミング誤差を吸収するために、上
記第１のカウンタが、予め設定されたカウント数に至る
前にキャリー信号を第１のシフトレジスタに転送する。
シフトレジスタがこのキャリー信号を受け入れて、上
記、予め設定されたカウント数（本具体例では８カウン
ト）の時に基準パルスの３倍のパルス幅の、異常リセッ
ト出力を生成する。この異常リセット出力の間に、上記
基準クロックの立下がりパルスエッジが入っていなかっ
たとき、被監視クロックの欠落、または、余剰があった
と判断する。

【００１１】同様に、第２のカウンタが、この基準クロ
ックの立下がりパルスエッジをスタートにして、同様の
動作を行う。その結果、基準パルスの全周期にわたって
被監視クロックを監視することができる。以下、本発明
を図示の実施の形態について詳細に説明する。

【００１２】図１は、具体例１のブロック図である。図
より具体例１による、クロック異常検出回路は、基準ク
ロック発信部１と、Ｈ側監視部２と、Ｌ側監視部３と、
異常出力検出部４とを、備える。基準クロック発信部１
は、クロック異常検出回路が、必要とする基準クロック
ＣＬＫ−Ｓを生成する発信器である。ここでは一例とし
て基準クロックＣＬＫ−Ｓのパルス繰り返し周波数Ｆｓ
と、被監視クロックＣＬＫ−Ｉのパルス繰り返し週波数
Ｆｉとの比をＦｓ／Ｆｉ＝１６に設定してある。

【００１３】Ｈ側監視部２は、基準クロックＣＬＫ−Ｓ
と、被監視クロックＣＬＫ−Ｉを同時に受け入れる。基
準クロックＣＬＫ−Ｓの１パルス周期中、Ｈ出力（２進
数の１であり、以後、単にＨと記す）の時に受け入れた
被監視クロックＣＬＫ−Ｉの数量をカウントしてその異
常の発生を監視する部分である。

【００１４】Ｌ側監視部３は、基準クロックＣＬＫ−Ｓ
と、被監視クロックＣＬＫ−Ｉを同時に受け入れる。基
準クロックＣＬＫ−Ｓの１パルス周期中、Ｌ出力（２進
数の０であり、以後、単にＬと記す）の時に受け入れた
被監視クロックＣＬＫ−Ｉの数量をカウントしてその異
常の発生を監視する部分である。異常出力検出部４は、
Ｈ側監視部２と、Ｌ側監視部３からその監視結果を受け
入れて、被監視クロックＣＬＫ−Ｉの異常状態を総合判
定する部分である。

【００１５】また、Ｈ側監視部２は、第１のカウンタ５
と、第１のシフトレジスタ６と、第１のゲート回路７
と、第１のセット／リセット回路８と、第１の異常判定
回路９を備える。第１のカウンタ５は、１６進カウンタ
で構成されている。基準クロックＣＬＫ−ＳのＬレベル
をＬＤ（ロード）入力として受け入れた時、その出力Ｑ
Ａ、ＱＢ、ＱＣを全てＨにリセットする。その後基準ク
ロックＣＬＫ−ＳのＨをＬＤ（ロード）入力として受け
入れた状態で、被監視クロックＣＬＫ−Ｉを受け入れる
毎に加算して、入力数をカウントする部分である。同時
に被監視クロックＣＬＫ−Ｉを６カウントした時、キャ
リー信号を第１のシフトレジスタ６へ転送する部分でも
ある。

【００１６】第１のシフトレジスタ６は、ＤＦＦ−Ａ、
ＤＦＦ−Ｂ、ＤＦＦ−Ｃ、ＤＦＦ−Ｄ、の４個のＤフリ
ップフロップを備える。第１のカウンタ５から、ＤＦＦ
−Ａが、上記キャリー信号を、被監視クロックＣＬＫ−
Ｉに同期させて、受け入れる部分である。その後、この
キャリー信号を被監視クロックＣＬＫ−Ｉの受け入れ毎
にＤＦＦ−Ｂ、ＤＦＦ−Ｃ、ＤＦＦ−Ｄへと、次々にシ
フトする部分でもある。ＤＦＦ−Ａ、ＤＦＦ−Ｂ、ＤＦ
Ｆ−Ｃは、キャリー信号を次段へシフトすると同時に、
その出力Ｈを第１のゲート回路７へも転送する部分であ
る。従って、ＤＦＦ−Ｂの出力を中心にして、ＤＦＦ−
Ａの出力からＤＦＦ−Ｃの出力に至る間、即ち被監視ク
ロックＣＬＫ−Ｉの３倍のパルス幅の異常リセット出力
を生成する部分でもある。更に、上記第１のカウンタ５
が受け入れるＬＤ信号を同時に受け入れた時、ＤＦＦ−
Ａ、ＤＦＦ−Ｂ、ＤＦＦ−Ｃ、ＤＦＦ−Ｄ、の４個のＤ
フリップフロップをリセットしてその出力をＬにする部
分でもある。

【００１７】第１のゲート回路７は、３入力アンドゲー
トＡＮＤ−Ａと、２入力オアゲートＯＲ−Ａ、３入力オ
アゲートＯＲ−Ｂ、を備える。第１のカウンタ５が、Ｌ
のＬＤ信号を受け入れて、出力ＱＡ、ＱＢ、ＱＣを全て
Ｈにリセットしたとき、ＡＮＤ−Ａは、ＯＲ−Ａを介し
て異常セット出力（１）をＨにして第１のセット／リセ
ット回路８へ転送する。その後、第１のカウンタ５が、
ＨのＬＤ信号を受け入れて、基準クロックＣＬＫ−Ｓの
カウントを開始した後は、ＯＲ−Ａを介して異常セット
出力（１）をＬにして第１のセット／リセット回路８へ
転送する。またＯＲ−Ａが、第１のシフトレジスタ６の
ＤＦＦ−Ｄからキャリー信号を受け入れた時も異常セッ
ト信号をＨにして第１のセット／リセット回路８へ転送
する部分でもある。更に、ＯＲ−Ｂが、ＤＦＦ−Ａ、Ｄ
ＦＦ−Ｂ、ＤＦＦ−Ｃから出力Ｈを受け入れた時、異常
リセット信号を第１のセット／リセット回路８へ転送す
る部分でもある。

【００１８】第１のセット／リセット回路８は、Ｄフリ
ップフロップによって構成されている。ＯＲ−Ａから受
け入れた異常セット出力（１）をＯＲ−Ｂから受け入れ
るＨの異常リセット出力（１）でリセットする部分であ
る。第１の異常判定回路９は、第１のセット／リセット
回路８の出力と基準クロック発信部からインバータＩＮ
−Ａを介してＨとＬを反転した基準クロックを受け入れ
て比較して異常判定出力（１）を異常出力検出部４へ転
送する部分である。

【００１９】更に、Ｌ側監視部３は、第２のカウンタ１
０と、第２のシフトレジスタ１１と、第２のゲート回路
１２と、第２のセット／リセット回路１４と、第２の異
常判定回路１５を備える。

【００２０】第２のカウンタ１０は、１６進カウンタで
構成されている。基準クロックＣＬＫ−ＳのＨをインバ
ータＩＮ−Ａを介してＬＤ（ロード）入力として受け入
れた時、その出力ＱＡ、ＱＢ、ＱＣを全てＨにリセット
する。その後基準クロックＣＬＫ−ＳのＬをインバータ
ＩＮ−Ａを介してＬＤ（ロード）入力として受け入れた
状態で、被監視クロックＣＬＫ−Ｉを受け入れる毎に加
算して、入力数をカウントする部分である。同時に被監
視クロックＣＬＫ−Ｉを６カウントした時、キャリー信
号を第１のシフトレジスタ６へ転送する部分でもある。

【００２１】第２のシフトレジスタ１１は、ＤＦＦ−
Ｅ、ＤＦＦ−Ｆ、ＤＦＦ−Ｇ、ＤＦＦ−Ｈ、の４個のＤ
フリップフロップを備える。第２のカウンタ１０から、
上記キャリー信号を、ＤＦＦ−Ｅが、被監視クロックＣ
ＬＫ−Ｉに同期させて、受け入れる部分である。その
後、被監視クロックＣＬＫ−Ｉを受け入れる毎にＤＦＦ
−Ｆ、ＤＦＦ−Ｇ、ＤＦＦ−Ｈ、へと次々にシフトする
部分でもある。ＤＦＦ−Ｅ、ＤＦＦ−Ｆ、ＤＦＦ−Ｇ
は、キャリー信号を次段へシフトすると同時に、その出
力Ｈを第２のゲート回路１２へも転送する部分でもあ
る。更に、上記第２のカウンタ１０が受け入れるＬＤ信
号を同時に受け入れた時、ＤＦＦ−Ｅ、ＤＦＦ−Ｆ、Ｄ
ＦＦ−Ｇ、ＤＦＦ−Ｈ、の４個のＤフリップフロップを
リセットしてその出力をＬにする部分でもある。

【００２２】第２のゲート回路１２は、３入力アンドゲ
ートＡＮＤ−Ｂと、２入力オアゲートＯＲ−Ｃ、３入力
オアゲートＯＲ−Ｄ、を備える。第２のカウンタ１０
が、ＨのＬＤ信号をＩＮ−Ａを介して受け入れて、出力
ＱＡ、ＱＢ、ＱＣを全てＨにリセットしたとき、ＡＮＤ
−Ｂは、ＯＲ−Ｃを介して異常セット出力（２）をＨに
して第２のセット／リセット回路１４へ転送する。その
後、第２のカウンタ１０が、ＬのＬＤ信号をＩＮ−Ａを
介して受け入れて、基準クロックＣＬＫ−Ｓのカウント
を開始した後は、ＯＲ−Ｃを介して異常セット出力
（２）をＬにして第２のセット／リセット回路１４へ転
送する。

【００２３】第２のセット／リセット回路１４は、Ｄフ
リップフロップによって構成されている。ＯＲ−Ｃから
受け入れた異常セット出力（２）をＯＲ−Ｂから受け入
れるＨの異常リセット出力（２）でリセットする部分で
ある。第２の異常判定回路１５は、第２のセット／リセ
ット回路１４の出力と基準クロック発信部１から基準ク
ロックＣＬＫ−Ｓを受け入れて比較し、異常判定出力
（２）を異常出力検出部４へ転送する部分である。

【００２４】異常出力検出部４は、オア回路によって構
成されている。第１の異常判定回路９及び第２の異常判
定回路１５からそれぞれ異常判定出力（１）、異常判定
出力（２）を受け入れてどちらか一方に異常が検出され
た時に異常出力を出力する部分である。以上で具体例１
の構成についての説明を終了し次に、その動作について
説明する。

【００２５】〈具体例１の動作〉図２は、具体例１の動
作説明図である。図の上から順に（ａ）基準クロック、
（ｂ）被監視クロック、（ｃ）第１のカウンタ出力、
（ｄ）第２のカウンタ出力、（ｅ）異常セット出力
（１）、（ｆ）異常リセット出力（１）、（ｇ）セット
／リセット出力（１）、（ｈ）異常判定出力（１）、
（ｉ）異常セット出力（２）、（ｊ）異常リセット出力
（２）、（ｋ）セット／リセット出力（２）、（ｌ）異
常判定出力（２）、（ｍ）異常出力、の信号波形を表し
ている。横軸に時間、縦軸にレベルを表している。最下
段に説明上の便宜のためＴ０〜Ｔ２１までの時刻を表し
ている。

【００２６】図１と図２を用いてＨ側監視部２の動作と
Ｌ側監視部３の動作に分けて説明する。説明中、信号レ
ベル１、０をそれぞれＨ、Ｌと記す。 １．Ｈ側監視部２の動作 （時刻Ｔ０）基準クロックがＨに変わる（ａ）。Ｈの基
準クロックをＬＤ信号として受け入れた第１のカウンタ
５は同時に被監視クロック（ｃ）の受入れを開始する。

【００２７】（時刻Ｔ１）第１のカウンタ５は、被監視
クロック１を受け入れてカウントを開始する（ｃ）。同
時に第１のカウンタ５の出力ＱＡ、ＱＢ、ＱＣは、Ｌ、
Ｈ、ＨとなりＡＮＤ−ＡはオフしＯＲ−Ａの出力である
異常セット出力（１）はＬとなる（ｅ）。

【００２８】（時刻Ｔ２）第１のカウンタ５は、被監視
クロック６を受け入れて、図示していないキャリー信号
をＣＲからＤＦＦ−Ａへ転送する。

【００２９】（時刻Ｔ３）時刻Ｔ２でキャリー信号を受
け入れたＤＦＦ−Ａは、被監視クロック７、被監視クロ
ック８に同期させてキャリー信号をＤＦＦ−Ｂ、ＤＦＦ
−Ｃへと転送する。同時に出力をＯＲ−Ｂへ転送する。
ＯＲ−Ｂは、この信号を受け入れて出力をＨにして、異
常リセット出力（１）を第１のセット／リセット回路８
へ転送する（ｆ）。同時にこの異常リセット出力（１）
を受け入れた第１のセット／リセット回路８は、セット
／リセット出力（１）をＬにする（ｇ）。

【００３０】（時刻Ｔ４）基準クロックがＬに変わり
（ａ）、このＬの基準クロックをＬＤ信号として受け入
れた第１のカウンタ５は、被監視クロック８を受け入れ
た後、受入れを停止する（ｃ）。この受け入れられる被
監視クロックの個数８個は、予め定めてある個数の一例
である。

【００３１】（時刻Ｔ５）第１のカウンタ５は、時刻Ｔ
４でＬの基準クロックをＬＤ信号として受け入れた後、
直後に続く被監視クロック９の受け入れと同時に出力Ｑ
Ａ、ＱＢ、ＱＣをＨ、Ｈ、Ｈとして動作を停止する
（ｃ）。従ってＡＮＤ−Ａはオンして、ＯＲ−Ａの出力
である異常セット出力（１）はＨとなる（ｅ）。同時に
Ｌの基準クロックは、ＤＦＦ−Ａ〜ＤＦＦ−Ｄまで４個
で構成される第１のシフトレジスタ６をリセットするの
で、その出力は全てＬになる。従って異常リセット出力
（１）は、Ｌになる（ｆ）。

【００３２】（時刻Ｔ５以降、時刻Ｔ８の直前まで）被
監視クロック１１以降クロック断の状態にあるが、第１
のカウンタ５及び第１のシフトレジスタ６には、Ｌの基
準クロックが印加されているので、動作停止状態を維持
する。

【００３３】（時刻Ｔ８）基準クロックがＨに変わる
（ａ）。Ｈの基準クロックをＬＤ信号として受け入れた
第１のカウンタ５は同時に被監視クロック（ｃ）の受入
れを開始する。この動作は、上記、時刻Ｔ０と全く同様
である。

【００３４】（時刻Ｔ９から時刻Ｔ１３まで）この間の
動作は、上記、時刻Ｔ１から時刻Ｔ５までと全く同様で
ある。 （時刻Ｔ１３以降時刻Ｔ１６の直前まで）第１のカウン
タ５及び第１のシフトレジスタ６には、Ｌの基準クロッ
クが印加されているので、動作停止状態を維持する。

【００３５】（時刻Ｔ１６）基準クロックがＨに変わる
（ａ）。Ｈの基準クロックをＬＤ信号として受け入れた
第１のカウンタ５は同時に被監視クロック（ｃ）の受入
れを開始する。 （時刻Ｔ１７）第１のカウンタ５は、被監視クロック１
を受け入れてカウントを開始する（ｃ）。同時に第１の
カウンタ５の出力ＱＡ、ＱＢ、ＱＣは、Ｌ、Ｈ、Ｈとな
りＡＮＤ−ＡはオフしＯＲ−Ａの出力である異常セット
出力（１）はＬとなる（ｅ）。

【００３６】（時刻Ｔ１８）被監視クロックの周波数が
突然乱れた（余剰パルス入力）状態を示している。 （時刻Ｔ１９）時刻Ｔ１７でキャリー信号を受け入れた
ＤＦＦ−Ａは、クロック７、クロック８、クロック９に
同期させてキャリー信号をＤＦＦ−Ｂ、ＤＦＦ−Ｃ、Ｄ
ＦＦ−Ｄと、次々に転送する。同時に出力ＨをＯＲ−Ｂ
へ転送する。ＯＲ−Ｂは、この信号を受け入れて出力を
Ｈにして、異常リセット出力（１）を第１のセット／リ
セット回路８へ転送する（ｆ）。同時にこの異常リセッ
ト出力（１）を受け入れた第１のセット／リセット回路
８は、セット／リセット出力（１）をＬにする（ｇ）。

【００３７】（時刻Ｔ２０）被監視クロック１０に同期
させてキャリー信号がＤＦＦ−ＤからＯＲ−Ａに転送さ
れる。このキャリー信号によってＯＲ−Ａがオンされ異
常セット出力（１）がＨになる（ｅ）。同時に、ＤＦＦ
−Ａ、ＤＦＦ−Ｂ、ＤＦＦ−ＣからＯＲ−Ｂへの出力は
全てＬになるので異常リセット出力（１）もＬになる
（ｆ）。その結果セット／リセット出力（１）はＨにな
る。

【００３８】（時刻Ｔ２１）基準クロックがＬに変わり
（ａ）、このＬの基準クロックをＬＤ信号として受け入
れた第１のカウンタ５は、被監視クロック１１を受け入
れた後、受入れを停止する（ｃ）。同時に出力ＱＡ、Ｑ
Ｂ、ＱＣをＨ、Ｈ、Ｈとして動作を停止する。従って、
ＯＲ−Ａの出力である異常セット出力（１）はＨを継続
する（ｅ）。更に、Ｌの基準クロックは、ＤＦＦ−Ａ〜
ＤＦＦ−Ｄまで４個で構成される第１のシフトレジスタ
６をリセットするので、その出力は全てＬになり、異常
リセット出力（１）は、Ｌを維持し続ける（ｆ）。

【００３９】（時刻Ｔ０から時刻Ｔ２１までの異常判定
出力の説明）以上説明した時刻Ｔ０から時刻Ｔ２１まで
のセット／リセット出力（１）（ｇ）は、第１の異常判
定回路９へ転送される。このセット／リセット出力
（１）をインバータＩＮ−Ｂを介して基準クロックで読
み取る。従って、その読み取り時刻はそれぞれ、時刻Ｔ
４、時刻Ｔ１２、時刻Ｔ２１となる。その結果、異常判
定出力（１）（ｈ）は、時刻Ｔ４、時刻Ｔ１２で、Ｌ、
時刻Ｔ２１のみでＨとなる。

【００４０】２．Ｌ側監視部３の動作 （時刻Ｔ０）基準クロックがＨに変わる（ａ）。第２の
カウンタ１０は、Ｈの基準クロックをインバータＩＮ−
Ａを介してＬＤ信号として受け入れる。

【００４１】（時刻Ｔ１）第２のカウンタ１０は、時刻
Ｔ０でＨの基準クロックをインバータＩＮ−Ａを介して
ＬＤ信号として受け入れた後、直後に続く被監視クロッ
ク１の受け入れと同時に出力ＱＡ、ＱＢ、ＱＣをＨ、
Ｈ、Ｈとして動作を停止する（ｄ）。従ってＡＮＤ−Ｂ
はオンして、ＯＲ−Ｃの出力である異常セット出力
（２）はＨとなる（ｉ）。同時にＨの基準クロックをイ
ンバータＩＮ−Ａを介して反転した信号が、ＤＦＦ−Ｅ
〜ＤＦＦ−Ｈまで４個で構成される第２のシフトレジス
タ１１をリセットするので、その出力は全てＬになる。
従って異常リセット出力（２）は、Ｌになる（ｊ）

【００４２】（時刻Ｔ１以降、時刻Ｔ４の直前まで）第
２のカウンタ１０及び第２のシフトレジスタ１１には、
Ｈの基準クロックをインバータＩＮ−Ａを介して反転し
た信号が、印加されているので、動作停止状態を維持す
る。

【００４３】（時刻Ｔ４）基準クロックがＬに変わる
（ａ）。Ｌの基準クロックがインバータＩＮ−Ａによっ
て反転された信号をＬＤ信号として受け入れた第２のカ
ウンタ１０は、同時に被監視クロック（ｃ）の受入れを
開始する。

【００４４】（時刻Ｔ５）第２のカウンタ１０は、被監
視クロック９を受け入れてカウントを開始する（ｄ）。
同時に第２のカウンタ１０の出力ＱＡ、ＱＢ、ＱＣは、
Ｈ、Ｌ、ＬとなりＡＮＤ−ＢはオフしＯＲ−Ｃの出力で
ある異常セット出力（２）はＬとなる（ｉ）。

【００４５】（時刻Ｔ８）時刻Ｔ６から時刻Ｔ７の間で
クロック断の状態にあるため、第２のカウンタ１０が、
キャリー信号をＤＦＦ−Ｅへ転送する前に基準クロック
がＨに変わる。この状態は、時刻Ｔ０と全く同様の状態
である。

【００４６】（時刻Ｔ８以降時刻Ｔ１２の直前まで）第
２のカウンタ１０及び第２のシフトレジスタ１１には、
Ｈの基準クロックがインバータＩＮ−Ａによって反転さ
れた状態で印加されているので、動作停止状態を維持す
る。

【００４７】（時刻Ｔ１２）基準クロックがＬに変わる
（ａ）。Ｌの基準クロックがインバータＩＮ−Ａによっ
て反転された信号をＬＤ信号として受け入れた第２のカ
ウンタ１０は、同時に被監視クロック（ｃ）の受入れを
開始する。

【００４８】（時刻Ｔ１３）第２のカウンタ１０は、被
監視クロック１を受け入れてカウントを開始する
（ｄ）。同時に第２のカウンタ１０の出力ＱＡ、ＱＢ、
ＱＣは、Ｈ、Ｌ、ＬとなりＡＮＤ−ＢはオフしＯＲ−Ｃ
の出力である異常セット出力（２）はＬとなる（ｉ）。

【００４９】（時刻Ｔ１４）第２のカウンタ１０は、被
監視クロック６を受け入れて、ＣＲから図示していない
キャリー信号をＤＦＦ−Ｅへ転送する。

【００５０】（時刻Ｔ１５）時刻Ｔ１４でキャリー信号
を受け入れたＤＦＦ−Ｅは、被監視クロック７、被監視
クロック８に同期させてキャリー信号をＤＦＦ−Ｆ、Ｄ
ＦＦ−Ｇへと転送する。同時に出力をＯＲ−Ｄへ転送す
る。ＯＲ−Ｄは、この信号を受け入れて出力をＨにし
て、異常リセット出力（２）を第２のセット／リセット
回路１４へ転送する（ｊ）。同時にこの異常リセット出
力（２）を受け入れた第２のセット／リセット回路１４
は、その出力がＬになる（ｋ）。

【００５１】（時刻Ｔ１６）基準クロックがＨに変わる
（ａ）。このＨの基準クロックをＩＮ−Ａを介して、Ｌ
Ｄ信号として受け入れた第２のカウンタ１０は、被監視
クロック８を受け入れた後、受入れを停止する（ｄ）。
この受け入れる被監視クロックの個数８個は、予め定め
てある個数の一例である。

【００５２】（時刻Ｔ１７）第２のカウンタ１０は、直
後に続く被監視クロック１の受け入れと同時に出力Ｑ
Ａ、ＱＢ、ＱＣをＨ、Ｈ、Ｈとして動作を停止する
（ｄ）。従ってＡＮＤ−Ｂはオンして、ＯＲ−Ｃの出力
である異常セット出力（２）はＨとなる（ｉ）。同時に
Ｈの基準クロックは、ＩＮ−Ａを介して、ＤＦＦ−Ｅ〜
ＤＦＦ−Ｈまで４個で構成される第２のシフトレジスタ
１１をリセットするので、その出力は全てＬになる。従
って異常リセット出力（２）は、Ｌになる（ｊ）

【００５３】（時刻Ｔ１７以降、時刻Ｔ２１の直前ま
で）被監視クロックは、被監視クロックの周波数が突然
乱れた（余剰パルス入力）状態を示している。しかし第
２のカウンタ１０及び第２のシフトレジスタ１１には、
Ｈの基準クロックがＩＮ−Ａによって反転された状態で
印加されているので、動作停止状態を維持する。

【００５４】（時刻Ｔ２１）基準クロックがＬに変わる
（ａ）。Ｌの基準クロックをＩＮ−Ａによって反転され
た信号をＬＤ信号として受け入れた第２のカウンタ１０
は同時に被監視クロック（ｃ）の受入れを開始する。

【００５５】（時刻Ｔ０から時刻Ｔ２２までの異常判定
出力の説明）以上説明した時刻Ｔ０から時刻Ｔ２２まで
のセット／リセット出力（２）（ｋ）は、第２の異常判
定回路１５に転送される。このセット／リセット出力
（２）を基準クロックで読み取る。従って、その読み取
り時刻はそれぞれ、時刻Ｔ０、時刻Ｔ８、時刻Ｔ１６と
なる。その結果、異常判定出力（２）（ｌ）は、時刻Ｔ
０でＬ、時刻Ｔ８でＨ、時刻Ｔ１６Ｌとなる（ｈ）。

【００５６】３．総合判定の動作 総合判定は、異常出力検出部４によってなされる。上
記、異常判定信号（１）（ｈ）及び異常判定信号（２）
（ｌ）の論理和をとる。異常出力（ｍ）より、時刻Ｔ８
と、時刻Ｔ２１、でＨとなり、異常状態を示している。

【００５７】〈具体例１の効果〉基準パルス発信部が、
被監視クロックに比して、かなり大きいパルス周期の基
準クロックを生成する。カウンタが、基準クロックの個
々の１パルス幅の間、被監視クロックを受け入れて、そ
の個数をカウントして、被監視クロックの欠落、また
は、余剰を検出する。以上の構成を備えることにより以
下の効果を得る。 １．基準クロックと、被監視クロックが、非同期の状態
で、被監視クロックの異常検出が、可能になった。 ２．複雑な回路構成を必要としなくなったため、装置全
体としてのコストダウンが可能になった。

【００５８】更に、上記カウンタが、予め設定された数
量に至る前にキャリー信号をシフトレジスタに転送す
る。シフトレジスタがこのキャリー信号を受け入れて、
上記、予め設定されたカウンタ数の時基準パルスの３倍
のパルス幅の異常リセット出力を生成する。この異常リ
セット出力の間に上記基準クロックの立下がりパルスエ
ッジが入っていなかったとき、被監視クロックの欠落、
または、余剰があったと判断する。異常の構成を備える
ことにより以下の効果を得る。３．基準クロックの立上
がりパルスエッジと、被監視クロックとの間に発生する
タイミング誤差を吸収することが可能になり安定した動
作が可能になった。

【００５９】〈具体例２の構成〉具体例２は、低速被監
視クロック用に構成されている。即ち、監視対象になる
被監視クロックと独立に、被監視クロックに比してパル
ス繰り返し周期の小さい基準クロックを生成する。本具
体例では、１／１６に設定した。第１のカウンタが、被
監視クロックの立上がりパルスエッジをスタートにし
て、被監視パルスの１パルス幅の間、基準クロックを受
け入れてその個数をカウントする。原則的には、被監視
クロックの欠落、または、余剰があったとき、上記個数
が予め設定されたカウント数（本具体例では８カウン
ト）から外れる。

【００６０】しかし、上記２つのクロックが、非同期で
あるため、基準クロックの立上がりパルスエッジと、被
監視クロックとの間に、タイミング誤差が発生する。本
具体例では、このタイミング誤差を吸収するために、上
記第１のカウンタが、予め設定されたカウント数に至る
前にキャリー信号を第１のシフトレジスタに転送する。
本具体例では、基準クロック６個カウントした時にキャ
リー信号が、第１のシフトレジスタに転送される。シフ
トレジスタがこのキャリー信号を受け入れて、上記、予
め設定されたカウント数（本具体例では８カウント）の
時に基準パルスの３倍のパルス幅の異常リセット出力を
生成する。この異常リセット出力の間に上記基準クロッ
クの立下がりパルスエッジが入っていなかったとき、被
監視クロックの欠落、または、余剰があったと判断す
る。同様に、第２のカウンタが、この被監視クロックの
立下がりパルスエッジをスタートパルスにして、同様の
動作を行う。従って、被監視パルスの全周期にわたって
被監視クロックを監視することができる。以下、本発明
を図示の実施の形態について詳細に説明する。

【００６１】図３は、具体例２のブロック図である。図
より具体例２による、クロック異常検出回路は、基準ク
ロック発信部２１と、Ｈ側監視部２２と、Ｌ側監視部２
３と、異常出力検出部２４と分周回路３６を、備える。
基準クロック発信部２１は、クロック異常検出回路が、
必要とする基準クロックＣＬＫ−Ｓを生成する発信器で
ある。ここでは一例として基準クロックＣＬＫ−Ｓのパ
ルス繰り返し周波数Ｆｓと、被監視クロックＣＬＫ−Ｉ
のパルス繰り返し周波数Ｆｉとの比をＦｉ／Ｆｓ＝１／
１６に設定してある。

【００６２】Ｈ側監視部２２は、基準クロックＣＬＫ−
Ｓと、被監視クロックＣＬＫ−Ｉを同時に受け入れる。
被監視クロックＣＬＫ−Ｉの１パルス周期中、Ｈ出力
（２進数の１であり、以後、単にＨと記す）の時に受け
入れた基準クロックＣＬＫ−Ｓの数量をカウントしてそ
の異常の発生を監視する部分である。

【００６３】Ｌ側監視部２３は、基準クロックＣＬＫ−
Ｓと、被監視クロックＣＬＫ−Ｉを同時に受け入れる。
被監視クロックＣＬＫ−Ｉの１パルス周期中、Ｌ出力
（２進数の１であり、以後、単にＬと記す）の時に受け
入れた基準クロックＣＬＫ−Ｓの数量をカウントしてそ
の異常の発生を監視する部分である。異常出力検出部２
４は、Ｈ側監視部２２と、Ｌ側監視部２３からその監視
結果を受け入れて、被監視クロックＣＬＫ−Ｉの異常状
態を総合判定する部分である。

【００６４】また、Ｈ側監視部２２は、第１のカウンタ
２５と、第１のシフトレジスタ２６と、第１のゲート回
路２７と、第１のセット／リセット回路２８と、第１の
異常判定回路２９と、第１のカウント停止部３７を備え
る。

【００６５】第１のカウンタ２５は、１６進カウンタで
構成されている。被監視クロックＣＬＫ−ＩのＬをＬＤ
入力として受け入れた時、その出力ＱＡ、ＱＢ、ＱＣを
全てＨにリセットする。その後被監視クロックＣＬＫ−
ＩのＨレベルをＬＤ入力として受け入れた状態で、基準
クロックＣＬＫ−Ｓを受け入れる毎に加算して、入力数
をカウントする部分である。同時に基準クロックＣＬＫ
−Ｓを６カウントした時、キャリー信号を第１のシフト
レジスタ２６へ転送する部分でもある。

【００６６】第１のシフトレジスタ２６は、ＤＦＦ−
Ｉ、ＤＦＦ−Ｊ、ＤＦＦ−Ｋ、ＤＦＦ−Ｌ、の４個のＤ
フリップフロップを備える。第１のカウンタ２５から、
上記キャリー信号を、ＤＦＦ−Ｉが、基準クロックＣＬ
Ｋ−Ｓに同期させて、受け入れる部分である。その後、
基準クロックＣＬＫ−Ｓを受け入れる毎にＤＦＦ−Ｊ、
ＤＦＦ−Ｋ、ＤＦＦ−Ｌ、へと次々にシフトする部分で
もある。ＤＦＦ−Ｉ、ＤＦＦ−Ｊ、ＤＦＦ−Ｋは、キャ
リー信号を次段へシフトすると同時に、その出力Ｈを第
１のゲート回路２７へも転送する部分でもある。従っ
て、ＤＦＦ−Ｊの出力を中心にして、ＤＦＦ−Ｉの出力
からＤＦＦ−Ｋの出力に至る間、即ち基準クロックＣＬ
Ｋ−Ｓの３倍のパルス幅の異常リセット出力（１）を生
成する部分でもある。更に、上記第１のカウンタ２５が
受け入れる、ＬＤ信号を受け入れた時、ＤＦＦ−Ｉ、Ｄ
ＦＦ−Ｊ、ＤＦＦ−Ｋ、ＤＦＦ−Ｌ、の４個のＤフリッ
プフロップをリセットしてその出力をＬにする部分であ
る。カウント停止部３７は、ＡＮＤ−ＥとＡＮＤ−Ｆを
備える。ＤＦＦ−Ｌの反転出力−Ｑによって、第１のカ
ウンタ２５と第１のシフトレジスタ２６が基準クロック
ＣＬＫ−Ｓを受入れるのを停止させる部分である。

【００６７】第１のゲート回路２７は、３入力アンドゲ
ートＡＮＤ−Ｃと、２入力オアゲートＯＲ−Ｅ、３入力
オアゲートＯＲ−Ｆ、を備える。第１のカウンタ２５の
ＬＤ入力である、被監視クロックＣＬＫ−ＩがＬになっ
た時、その出力ＱＡ、ＱＢ、ＱＣは、全てＨにリセット
される。その結果ＡＮＤ−ＣがＨになり、ＯＲ−Ｅを介
して異常セット出力（１）がＨになり第１のセット／リ
セット回路２８へ転送される。またＯＲ−Ｅが、第１の
シフトレジスタ２６のＤＦＦ−Ｌからキャリー信号を受
け入れた時も異常セット出力（１）をＨにして第１のセ
ット／リセット回路２８へ転送する部分でもある。更
に、ＯＲ−Ｆが、ＤＦＦ−Ｉ、ＤＦＦ−Ｊ、ＤＦＦ−Ｋ
からＨ出力を受け入れた時、異常リセット出力（１）を
Ｈにして第１のセット／リセット回路２８へ転送する部
分でもある。

【００６８】第１のセット／リセット回路２８は、Ｄフ
リップフロップによって構成されている。ＯＲ−Ｅから
受け入れた異常セット信号（１）を、ＯＲ−Ｆから受け
入れるＨの異常リセット信号（１）でリセットする部分
である。第１の異常判定回路２９は、第１のセット／リ
セット回路２８の出力と分周回路３６からインバータＩ
Ｎ−Ｄを介してＨとＬを反転した分周クロックＣＬＫ−
Ｄを受け入れる。その２信号を比較して異常判定出力
（１）を異常出力検出部２４へ転送する部分である。

【００６９】更に、Ｌ側監視部２３は、第２のカウンタ
３０と、第２のシフトレジスタ３１と、第２のゲート回
路３２と、第２のセット／リセット回路３４と、第２の
異常判定回路３５を備える。

【００７０】第２のカウンタ３０は、１６進カウンタで
構成されている。被監視クロックＣＬＫ−ＩのＨをイン
バータＩＮ−Ｃを介してＬＤ入力として受け入れた時、
その出力ＱＡ、ＱＢ、ＱＣを全てＨにリセットする。そ
の後被監視クロックＣＬＫ−ＩのＬをインバータＩＮ−
Ａを介してＬＤ入力として受け入れた状態で、基準クロ
ックＣＬＫ−Ｓを受け入れる毎に加算して、入力数をカ
ウントする部分である。同時に基準クロックＣＬＫ−Ｓ
を６カウントした時、キャリー信号を第２のシフトレジ
スタ３１へ転送する部分でもある。

【００７１】第２のシフトレジスタ３１は、ＤＦＦ−
Ｍ、ＤＦＦ−Ｎ、ＤＦＦ−Ｏ、ＤＦＦ−Ｐ、の４個のＤ
フリップフロップを備える。第２のカウンタ３０から、
上記キャリー信号を、ＤＦＦ−Ｍが、基準クロックＣＬ
Ｋ−Ｓに同期させて、受け入れる部分である。その後、
基準クロックＣＬＫ−Ｓを受け入れる毎にＤＦＦ−Ｎ、
ＤＦＦ−Ｏ、ＤＦＦ−Ｐ、へと次々にシフトする部分で
もある。ＤＦＦ−Ｍ、ＤＦＦ−Ｎ、ＤＦＦ−Ｏは、キャ
リー信号を次段へシフトすると同時に、そのＨ出力を第
２のゲート回路３２へ転送する部分でもある。

【００７２】従って、ＤＦＦ−Ｎの出力を中心にして、
ＤＦＦ−Ｍの出力からＤＦＦ−Ｏの出力に至る間、即ち
基準クロックＣＬＫ−Ｓの３倍のパルス幅の異常リセッ
ト出力（２）を生成する部分でもある。更に、上記第２
のカウンタ３０が受け入れる、ＬＤ信号を同時に受け入
れた時、ＤＦＦ−Ｍ、ＤＦＦ−Ｎ、ＤＦＦ−Ｏ、ＤＦＦ
−Ｐ、の４個のＤフリップフロップをリセットしてその
出力をＬにする部分である。カウント停止部３８は、Ａ
ＮＤ−ＧとＡＮＤ−Ｈを備える。ＤＦＦ−Ｐの反転出力
−Ｑによって、第２のカウンタ３０と第２のシフトレジ
スタ３１が基準クロックＣＬＫ−Ｓを受け入れるのを停
止させる部分である。

【００７３】第２のゲート回路３２は、３入力アンドゲ
ートＡＮＤ−Ｄと、２入力オアゲートＯＲ−Ｇ、３入力
オアゲートＯＲ−Ｈ、を備える。第２のカウンタ３０の
ＬＤ入力である、ＩＮ−Ｃによって反転される被監視ク
ロックＣＬＫ−ＩがＨになった時、その出力ＱＡ、Ｑ
Ｂ、ＱＣを全てＨレベルにリセットする。その結果ＡＮ
Ｄ−ＤがＨになり、ＯＲ−Ｇを介して異常セット信号
（２）がＨになり第２のセット／リセット回路３４へ転
送される。またＯＲ−Ｇが、第２のシフトレジスタ３１
のＤＦＦ−Ｐからキャリー信号を受け入れた時も異常セ
ット信号（２）を第２のセット／リセット回路３４へ転
送する部分でもある。更に、ＯＲ−Ｈが、ＤＦＦ−Ｍ、
ＤＦＦ−Ｎ、ＤＦＦ−ＯからＨ出力を受け入れた時、異
常リセット出力（２）を第２のセット／リセット回路３
４へ転送する部分でもある。

【００７４】第２のセット／リセット回路３４は、Ｄフ
リップフロップによって構成されている。ＯＲ−Ｇから
受け入れた異常セット出力（２）を、ＯＲ−Ｈから受け
入れるＨの異常リセット出力（２）でリセットする部分
である。第２の異常判定回路３５は、第２のセット／リ
セット回路３４の出力と分周回路３６から分周クロック
ＣＬＫ−Ｄを受け入れる。その２信号を比較して異常判
定出力（２）を異常出力検出部２４へ転送する部分であ
る。

【００７５】分周回路３６は、基準クロックＣＬＫ−Ｓ
を受け入れて１／１６に分周する部分である。但し、被
監視クロックＣＬＫ−Ｉの立下がりパルスエッジを受け
入れた時、分周数量（ここではパルス１６個）のカウン
ト途中であっても、カウントリセットし、再度１からカ
ウントし直す構成をとっている。

【００７６】異常出力検出部２４は、オア回路によって
構成されている。第１の異常判定回路２９及び第２の異
常判定回路３５からそれぞれ異常判定出力（１）及び異
常判定出力（２）を受け入れて、どちらか一方に異常が
検出された時に異常出力を出力する部分である。以上で
具体例２の構成についての説明を終了し次に、その動作
について説明する。

【００７７】〈具体例２の動作〉図３は、具体例２の動
作説明図である。図の上から順に（ａ）被監視クロッ
ク、（ｂ）基準クロック、（ｃ）分周クロック、（ｄ）
第１のカウンタ出力、（ｅ）第２のカウンタ出力、
（ｆ）異常セット出力（１）、（ｇ）異常リセット出力
（１）、（ｈ）セット／リセット出力（１）、（ｉ）異
常判定出力（１）、（ｊ）異常セット出力（２）、
（ｋ）異常セット出力（２）、（ｌ）セット／リセット
出力（２）、（ｍ）異常判定出力（２）、（ｎ）異常出
力、の信号波形を表している。横軸に時間、縦軸にレベ
ルを表している。最下段に説明便宜のためＴ０〜Ｔ１７
までの時刻を表している。

【００７８】図３と図４を用いてＨ側監視部２２の動作
とＬ側監視部２３の動作に分けて説明する。説明中、信
号レベル１、０をそれぞれＨ、Ｌと記す。 １．Ｈ側監視部２２の動作 （時刻Ｔ０）被監視クロックがＨに変わる（ａ）。Ｈの
被監視クロックをＬＤ信号として受け入れた第１のカウ
ンタ２５は同時に基準クロック（ｂ）の受入れを開始す
る。

【００７９】（時刻Ｔ１）第１のカウンタ２５は、基準
クロックを受け入れてカウントを開始する（ｄ）。同時
に第１のカウンタ２５の出力ＱＡ、ＱＢ、ＱＣは、Ｌ、
Ｈ、ＨとなりＡＮＤ−ＣはオフしＯＲ−Ｅの出力である
異常セット出力（１）はＬとなる（ｆ）。更に、分周回
路３６は、基準クロックを受け入れて分周を開始し、分
周クロックがＬになる（ｃ）。

【００８０】（時刻Ｔ２）第１のカウンタ２５は、基準
クロック６を受け入れて、ＣＲから図示していないキャ
リー信号をＤＦＦ−Ｉへ転送する。

【００８１】（時刻Ｔ３）時刻Ｔ２でキャリー信号を受
け入れたＤＦＦ−Ｉは、基準クロック７、基準クロック
８に同期させてキャリー信号をＤＦＦ−Ｊ、ＤＦＦ−Ｋ
へと転送する。同時に出力をＯＲ−Ｆへ転送する。ＯＲ
−Ｆは、この信号を受け入れて出力をＨにして、異常リ
セット出力（１）を第１のセット／リセット回路２８へ
転送する（ｇ）。同時にこの異常リセット出力（１）を
受け入れた第１のセット／リセット回路２８は、その出
力がＬになる（ｈ）。

【００８２】（時刻Ｔ４）被監視クロックは、本来Ｌに
なるべき時刻であるが、クロック断が発生してＨの状態
を維持していると仮定する（ａ）。しかし、分周回路が
基準クロックを８個受け入れたので分周クロックは、Ｈ
になる（ｃ）。

【００８３】（時刻Ｔ５）時刻Ｔ２で、ＤＦＦ−Ｉが受
け入れたキャリー信号は、次々と転送され、この時刻Ｔ
５で、ＤＦＦ−ＬからＯＲ−Ｅに転送される。従ってＤ
ＦＦ−Ｉ、ＤＦＦ−Ｊ、ＤＦＦ−Ｋ、が全てＬになるの
で、ＯＲ−ＦがＬになり、異常リセット信号（１）は、
Ｌになる（ｇ）。同時に異常リセット出力（１）を受け
入れた第１のセット／リセット回路の出力である、セッ
ト／リセット出力（１）はＨになる。更に、ＯＲ−Ｅが
キャリー信号をＤＦＦ−Ｌから受け入れてＨになるので
異常セット出力（１）がＨになる（ｆ）。

【００８４】（時刻Ｔ６）ＤＦＦ−Ｌが、キャリー信号
をＯＲ−Ｅに転送すると同時に反転出力−ＱがＬにな
り、ＡＮＤ−ＥおよびＡＮＤ−Ｆがオフする。従って、
以後第１のカウンタ２５と第１のシフトレジスタ２６は
基準クロックＣＬＫ−Ｓの受入れを停止する。

【００８５】（時刻Ｔ７）分周回路が基準クロックを８
個受け入れたので分周クロックは、Ｌになる（ｃ）。 （時刻Ｔ８）被監視クロックが正常に戻りＬになる。し
かし第１のカウンタ２５は、ＬＤ信号はＬになるのでそ
のまま停止状態を続ける。ＬＤ信号がＬになるので第１
のカウンタ２５の出力ＱＡ、ＱＢ、ＱＣは、Ｈ、Ｈ、Ｈ
にリセットされ、ＡＮＤ−ＣはオンしＯＲ−Ｅの出力で
ある異常セット出力（１）はＨの状態を維持する
（ｆ）。同時に第１のシフトレジスタ２６の４個のフリ
ップフロップもリセットされるため、ＡＮＤ−Ｅ、ＡＮ
Ｄ−Ｆは、オンになる。従って、以後第１のカウンタ２
５と第１のシフトレジスタ２６は基準クロックＣＬＫ−
Ｓの受入れが可能な状態に戻る。

【００８６】（時刻Ｔ９）分周回路が基準クロックを８
個受け入れたので分周クロックは、Ｈになる（ｃ）。 （時刻Ｔ１１）被監視クロックがＨに変わる（ａ）。第
１のカウンタ２５は同時に基準クロック（ｂ）の受入れ
を開始する。

【００８７】（時刻Ｔ１２）第１のカウンタ２５は、基
準クロックを受け入れてカウントを開始する（ｄ）。同
時に第１のカウンタ２５の出力ＱＡ、ＱＢ、ＱＣは、
Ｌ、Ｈ、ＨとなりＡＮＤ−Ｃはオフし、異常セット出力
（１）はＬとなる（ｆ）。更に、分周回路３６は、基準
クロックを８個受け入れて分周クロックがＬになる
（ｃ）。

【００８８】（時刻Ｔ１３）被監視クロックに異常が発
生して、Ｌに変わったと仮定する。この状態は余剰パル
ス入力の状態である。時刻Ｔ１２でＬに変わった分周ク
ロックは、時刻Ｔ１３で被監視クロックＣＬＫ−Ｉの立
下がりパルスエッジを受け入れた時、分周数量（ここで
はパルス１６個）のカウント途中であるが、カウントリ
セットし、再度１からカウントし直す。従って、分周ク
ロックはＬを維持する。

【００８９】（時刻Ｔ１４）第１のカウンタ２５は、Ｌ
Ｄ信号がＬに変化したので出力ＱＡ、ＱＢ、ＱＣは、
Ｈ、Ｈ、ＨとなりＡＮＤ−Ｃはオンし、異常セット出力
（１）はＨとなる（ｆ）。同時に動作を停止してカウン
トは０に戻る。

【００９０】（時刻Ｔ１５）被監視クロックがＨに変わ
る。Ｈの被監視クロックをＬＤ信号として受け入れた第
１のカウンタ２５は同時に基準クロック（ｂ）の受入れ
を開始する。 （時刻Ｔ１６）第１のカウンタ２５は、基準クロックを
受け入れてカウントを開始する（ｄ）。同時に第１のカ
ウンタ２５の出力ＱＡ、ＱＢ、ＱＣは、Ｌ、Ｈ、Ｈとな
りＡＮＤ−ＣはオフしＯＲ−Ｅの出力である異常セット
出力（１）はＬとなる（ｆ）。

【００９１】（時刻Ｔ１７）被監視クロックがＬに変わ
る。第１のカウンタ２５のＬＤ信号はＬになる。 （時刻Ｔ１８）第１のカウンタ２５は、その出力ＱＡ、
ＱＢ、ＱＣが、Ｈ、Ｈ、Ｈとなる。ＡＮＤ−Ｃはオン
し、異常セット出力（１）はＨとなる（ｆ）。同時に第
１のカウンタ２５は、動作を停止してカウントは０に戻
る。更に、分周クロックがＨになる（ｃ）。

【００９２】（時刻Ｔ０から時刻Ｔ１８までの異常判定
出力の説明）以上説明した時刻Ｔ０から時刻Ｔ１８まで
のセット／リセット出力（１）（ｈ）は、第１の異常判
定回路２９に転送される。このセット／リセット出力
（１）をインバータＩＮ−Ｂを介して分周クロックで読
み取る。従って、その読み取り時刻はそれぞれ、時刻Ｔ
４、時刻Ｔ９、時刻Ｔ１８となる。その結果、異常判定
出力（１）（ｉ）は、時刻Ｔ４でＬ、時刻Ｔ９及び、時
刻Ｔ１８でＨとなる。

【００９３】２．Ｌ側監視部２３の動作 （時刻Ｔ０）被監視クロックがＨに変わる（ａ）。第２
のカウンタ３０は、Ｈの被監視クロックをインバータＩ
Ｎ−Ｃを介してＬＤ信号として受け入れる。

【００９４】（時刻Ｔ１）第２のカウンタ３０は、時刻
Ｔ０でＨの被監視クロックをインバータＩＮ−Ｃを介し
てＬＤ信号として受け入れた後、直後に続く基準クロッ
ク１の受け入れと同時に出力ＱＡ、ＱＢ、ＱＣをＨ、
Ｈ、Ｈとして動作を停止する。従ってＡＮＤ−Ｄはオン
して、ＯＲ−Ｇの出力である異常セット出力（２）はＨ
となる（ｊ）。同時にＨの被監視クロックをインバータ
ＩＮ−Ｃを介して反転した信号が、ＤＦＦ−Ｍ〜ＤＦＦ
−Ｐまで４個で構成される第２のシフトレジスタ３１を
リセットするので、その出力は全てＬになる。従って異
常リセット出力（２）は、Ｌになる（ｋ）。同時に、第
２のセット／リセット回路３４が、ＯＲ−ＧとＯＲ−Ｈ
の出力を同時に受け入れてセット／リセット出力（２）
をＨにする（ｌ）。

【００９５】（時刻Ｔ１以降、時刻Ｔ８の直前まで）第
２のカウンタ３０及び第２のシフトレジスタ３１には、
Ｈの被監視クロックをインバータＩＮ−Ｃを介して反転
した信号が、印加されているので、動作停止状態を維持
する。

【００９６】（時刻Ｔ８）被監視クロックがＬに変わる
（ａ）。Ｌの被監視クロックがインバータＩＮ−Ｃによ
って反転された信号をＬＤ信号として受け入れた第２の
カウンタ３０は、同時に基準クロック（ｂ）の受入れを
開始する。

【００９７】（時刻Ｔ９）第２のカウンタ３０は、基準
クロック１を受け入れてカウントを開始する（ｅ）。同
時に第２のカウンタ３０の出力ＱＡ、ＱＢ、ＱＣは、
Ｌ、Ｈ、ＨとなりＡＮＤ−ＤはオフしＯＲ−Ｇの出力で
ある異常セット出力（２）はＬとなる（ｊ）。

【００９８】（時刻Ｔ１０）第２のカウンタ３０は、基
準クロック６を受け入れて、ＣＲから図示していないキ
ャリー信号をＤＦＦ−Ｍへ転送する。キャリー信号を受
け入れたＤＦＦ−Ｍはその出力ＨをＯＲ−Ｈへ転送す
る。ＯＲ−Ｈは異常リセット出力（２）をＨにする。同
時に、この異常リセット出力（２）を受け入れた第２の
セット／リセット回路３４が、ＯＲ−Ｇの出力である異
常セット出力（２）を読み取って、セット／リセット出
力（２）をＬにする（ｌ）。

【００９９】（時刻Ｔ１１）被監視クロックがＨに変わ
る（ａ）。第２のカウンタ３０は、Ｈの被監視クロック
をインバータＩＮ−Ｃを介してＬＤ信号として受け入れ
る。 （時刻Ｔ１２）第２のカウンタ３０は、時刻Ｔ１１でＨ
の被監視クロックをインバータＩＮ−Ｃを介してＬＤ信
号として受け入れた後、直後に続く基準クロック１の受
け入れと同時に出力ＱＡ、ＱＢ、ＱＣをＨ、Ｈ、Ｈとし
て動作を停止する。従ってＡＮＤ−Ｄはオンして、ＯＲ
−Ｇの出力である異常セット出力（２）はＨとなる
（ｊ）。同時にＨの被監視クロックをインバータＩＮ−
Ｃを介して反転した信号が、ＤＦＦ−Ｍ〜ＤＦＦ−Ｐま
で４個で構成される第２のシフトレジスタ３１をリセッ
トするので、その出力は全てＬになる。従って異常リセ
ット出力（２）は、Ｌになる（ｋ）。同時に、第２のセ
ット／リセット回路３４が、ＯＲ−ＧとＯＲ−Ｈの出力
を同時に受け入れてセット／リセット出力（２）をＨに
する（ｌ）。

【０１００】（時刻Ｔ１３）被監視クロックがＬに変わ
る（ａ）。Ｌの被監視クロックがインバータＩＮ−Ｃに
よって反転された信号をＬＤ信号として受け入れた第２
のカウンタ３０は、同時に基準クロック（ｂ）の受入れ
を開始する。

【０１０１】（時刻Ｔ１４）第２のカウンタ３０は、基
準クロック１を受け入れてカウントを開始する（ｅ）。
同時に第２のカウンタ３０の出力ＱＡ、ＱＢ、ＱＣは、
Ｌ、Ｈ、ＨとなりＡＮＤ−ＤはオフしＯＲ−Ｇの出力で
ある異常セット出力（２）はＬとなる（ｊ）。

【０１０２】（時刻Ｔ１５）被監視クロックがＨに変わ
る（ａ）。第２のカウンタ３０は、Ｈの被監視クロック
をインバータＩＮ−Ｃを介してＬＤ信号として受け入れ
る。 （時刻Ｔ１６）第２のカウンタ３０は、時刻Ｔ１５でＨ
の被監視クロックをインバータＩＮ−Ｃを介してＬＤ信
号として受け入れた後、直後に続く基準クロック１の受
け入れと同時に出力ＱＡ、ＱＢ、ＱＣをＨ、Ｈ、Ｈとし
て動作を停止する。従ってＡＮＤ−Ｄはオンして、ＯＲ
−Ｇの出力である異常セット出力（２）はＨとなる
（ｊ）。異常リセット出力（２）は、Ｌを維持する
（ｋ）。従って、セット／リセット出力（２）もＨを維
持する（ｌ）。

【０１０３】（時刻Ｔ１７）被監視クロックがＬに変わ
る（ａ）。Ｌの被監視クロックがインバータＩＮ−Ｃに
よって反転された信号をＬＤ信号として受け入れた第２
のカウンタ３０は、同時に基準クロック（ｂ）の受入れ
を開始する。

【０１０４】（時刻Ｔ１８）第２のカウンタ３０は、基
準クロック１を受け入れてカウントを開始する（ｅ）。
同時に第２のカウンタ３０の出力ＱＡ、ＱＢ、ＱＣは、
Ｌ、Ｈ、ＨとなりＡＮＤ−ＤはオフしＯＲ−Ｇの出力で
ある異常セット出力（２）はＬとなる（ｊ）

【０１０５】（時刻Ｔ０から時刻Ｔ１８までの異常判定
出力の説明）以上説明した時刻Ｔ０から時刻Ｔ１８まで
のセット／リセット出力（２）（ｋ）は、第２の異常判
定回路３５に転送される。このセット／リセット出力
（２）を分周クロックで読み取る。従って、その読み取
り時刻はそれぞれ、時刻Ｔ１、時刻Ｔ７、時刻Ｔ１２と
なる。その結果、異常判定信号（２）（ｌ）は、時刻Ｔ
１でＬ、時刻Ｔ７でＨ、時刻Ｔ１２でＬ、時刻Ｔ１８で
Ｈとなる（ｍ）。

【０１０６】３．総合判定の動作 総合判定は、異常出力検出部２４によってなされる。上
記、異常判定信号（１）（ｉ）及び異常判定信号（２）
（ｍ）の論理和をとって、異常出力を得る。（ｎ）よ
り、時刻Ｔ７以降で異常状態を示している。

【０１０７】〈具体例２の効果〉以上説明したように、
具体例２によれば、具体例１の効果に加え、更に以下の
効果を得る。 １．被監視クロックが超低速であっても、正確かつ安定
した判定結果を得る事ができるようになった。 ２．更に、カウント停止部を備えることによって、被監
視クロックの長区間欠落にも容易に対処できるようにな
った。

【図面の簡単な説明】

【図１】具体例１のブロック図である。

【図２】具体例１の動作説明図である。

【図３】具体例２のブロック図である。

【図４】具体例２の動作説明図である。

【符号の説明】

１ 基準クロック発信部 ２ Ｈ側監視部 ３ Ｌ側監視部 ４ 異常出力検出部 ５ 第１のカウンタ ６ 第１のシフトレジスタ ７ 第１のゲート回路 ８ 第１のセット／リセット回路 ９ 第１の異常判定回路 １０ 第２のカウンタ １１ 第２のシフトレジスタ １２ 第２のゲート回路 １４ 第２のセット／リセット回路 １５ 第２の異常判定回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基準クロックを生成する基準クロック発
   信部と、 前記基準クロックをロード入力として、前記基準クロッ
   クの個々のパルスの、一方のパルスエッジを基準にし
   て、監視対象となる被監視クロックの数量のカウントを
   開始し、予め定められているカウント数カウントした
   時、カウントアップ信号を出力するカウンタと、 前記カウンタからカウントアップ信号を受け入れたタイ
   ミングで、前記基準クロックの数クロック分の時間有効
   になる異常リセット信号を出力するシフトレジスタと、 前記基準クロックパルスの他方のパルスエッジが、前記
   異常リセット信号が有効な時間内に含まれたとき、被監
   視クロックは異常なしと判定する異常判定回路を備えた
   ことを特徴とするクロック異常検出回路。
2. 【請求項２】 請求項１に記載のクロック異常検出回路
   において、 基準クロックパルスの立上がりパルスエッジを基準にし
   て処理をするカウンタと、シフトレジスタと、異常判定
   回路と、 基準クロックパルスの立下がりパルスエッジを基準にし
   て処理をするカウンタと、シフトレジスタと、異常判定
   回路とを備えたことを特徴とするクロック異常検出回
   路。
3. 【請求項３】 被監視クロックをロード入力として、前
   記被監視クロックの個々のパルスの、一方のパルスエッ
   ジを基準にして、監視対象となる基準クロックの数量の
   カウントを開始し、予め定められているカウント数カウ
   ントした時、カウントアップ信号を出力するカウンタ
   と、 前記カウンタからカウントアップ信号を受け入れたタイ
   ミングで、前記被監視クロックの数クロック分の時間有
   効になる異常リセット信号を出力するシフトレジスタ
   と、 前記被監視クロックパルスの他方のパルスエッジが、前
   記異常リセット信号が有効な時間内に含まれたとき、被
   監視クロックは異常なしと判定する異常判定回路を備え
   たことを特徴とするクロック異常検出回路。
4. 【請求項４】 請求項３に記載のクロック異常検出回路
   において、 被監視クロックを受け入れて分周した後、カウンタにロ
   ードする分周回路を備えたことを特徴とするクロック異
   常検出回路。
5. 【請求項５】 請求項３に記載のクロック異常検出回路
   において、 被監視クロックパルスの立上がりパルスエッジを基準に
   して処理をするカウンタと、シフトレジスタと、異常判
   定回路と、 被監視クロックパルスの立下がりパルスエッジを基準に
   して処理をするカウンタと、シフトレジスタと、異常判
   定回路とを備えたことを特徴とするクロック異常検出回
   路。