CN111181555A - Ptp时钟同步系统和时钟同步方法 - Google Patents

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Abstract

本发明公开了一种PTP时钟同步系统，所述系统包括：主时钟板和从时钟板，接收主时钟板输出的主时钟信号和从时钟板输出的从时钟信号的若干个业务单板，以及设置用于在主时钟板、从时钟板和各业务单板之间形成信号连接引线的背板，所述业务单板包括：第一时钟选择单元，用于根据所述主时钟状态信号和从时钟状态信号的当前状态确定其中一个时钟信号为工作时钟信号；以及数字锁相环，用于对接收到的工作时钟信号进行相位锁定后，生成物理PHY芯片的时间戳计数器的有效时钟信号。本发明还公开了一种PTP时钟同步方法。本发明所提出的系统和方法可以保证时钟板倒换过程中，向各业务单板PHY芯片的时间戳计数器提供稳定的有效时钟信号。

Description

PTP时钟同步系统和时钟同步方法
技术领域
本发明涉及时钟同步，特别地涉及一种PTP(Precision Time Protocol，精准时间同步协议)时钟同步系统和时钟同步方法，属于通信技术领域。
背景技术
在PTP设备中，设备上每块业务单板的物理PHY芯片内部都有一个TScounter(timestamp counter，时间戳计数器)，这个计数器用于对业务单板出、入端口的PTP报文加打时间戳。PTP报文可以从设备上任意一块业务单板的任意一个端口进入，任意一个端口发出，时间戳用于记录PTP报文的到达时间和离开时间，因此需要任意两块业务单板上的TScounter当前计数值相等，即同步，整机PTP功能方可正常运行。
在现有技术中，PTP设备用于整个网络授时，可靠性要求高，因此，如图1所示，PTP设备内部一般设置有主时钟板和从时钟板，并且主时钟板和从时钟板所产生的主时钟信号和从时钟信号通过背板引线传送至各业务单板，各业务单板根据当前的主时钟状态和从时钟状态来选择其中一路时钟信号作为工作时钟信号，驱动TS counter工作，在工作时钟信号的每个上升沿，计数值加一。只有各业务单板TS counter接收到的时钟信号同频、同相，且计数起始时刻相同，才能保证任意两块业务单板上的TS counter同步。通常，PTP设备内部主时钟板、从时钟板和各业务单板的连接示意如图1所示，其中，GNSS(GlobalNavigation Satellite System，全球导航卫星系统)为外部授时设备，输出两个同频、同相的时钟分别送给PTP设备的主时钟板和从时钟板，由其分别输出提供给各业务单板的主时钟信号CLK_M和从时钟信号CLK_S；典型的，主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S均为低电平表示有效，高电平表示无效。
但是，在现有技术中，通常主时钟板、从时钟板都是通过背板引线向各业务单板传递时钟信号，主时钟板、从时钟板、各业务单板和背板都是通过引脚插接实现信号连接，各引脚是金属材料，因此在实现接触和分离过程中对信号的影响较大，特别是对于主时钟板和从时钟板而言，其插拔过程要进行主时钟信号和从时钟信号的倒换，时钟状态信号的变化滞后于时钟信号本身的变化，整个时钟同步系统中感知到主时钟卡或者从时钟卡的插入/拔出动作，然后对于主或从时钟状态信号进行改变，由此也影响主从时钟倒换过程的延迟时间。
发明内容
本发明要解决的技术问题是提供一种时钟同步系统和时钟同步方法，以使得主时钟板和从时钟板倒换过程中，向各业务单板PHY芯片的时间戳计数器提供稳定的有效时钟信号，减少倒换过程的延迟时间。
为此，本发明提供一种精准时间协议PTP时钟同步系统，所述系统包括：接收同一外部授时设备时钟信号的主时钟板和从时钟板，接收主时钟板输出的主时钟信号和从时钟板输出的从时钟信号的若干个业务单板，以及设置用于在主时钟板、从时钟板和各业务单板之间形成信号连接引线的背板，其中：
所述业务单板包括：第一时钟选择单元，用于根据所述主时钟状态信号和从时钟状态信号的当前状态确定其中一个时钟信号为工作时钟信号；以及
数字锁相环，用于对接收到的工作时钟信号进行相位锁定后，生成物理PHY芯片的时间戳计数器的有效时钟信号。
优选的，所述业务单板还包括：本地时钟；
此时，所述第一时钟选择单元，还用于判断所述主时钟信号和从时钟信号均为无效信号时，输出第二选择信号；以及
所述数字锁相环，还用于在接收到所述第二选择信号后，将本地时钟输出的时钟信号作为工作时钟信号。
优选的，所述业务单板还包括：在所述数字锁相环和所述PHY芯片之间设置的脉冲再生单元，用于对缺失的脉冲时钟进行恢复。
更优选的，所述脉冲再生单元用于：
设置第一计数器，且在初始化后启动计数；
当判断相位锁存后输出的工作时钟信号变为下降沿时，将所述第一计数器清零，且输出低电平信号；
当判断相位锁存后输出的工作时钟信号为非下降沿时，所述第一计数器以预定时钟频率开始加一计数，将相位锁存后输入工作时钟信号直接输出，直至所述第一计数器计数到设定阈值时，将所述第一计数器清零，且将相位锁存后输出的工作时钟信号电平取反后输出。
进一步优选的，所述脉冲再生单元还包括：阈值生成模块，用于自动生成所述的计数器的设定阈值，所述阈值生成模块包括：阈值计数器，阈值寄存器，跳变沿识别器，其中：
所述的跳变识别器，用于在接收到模拟的工作时钟信号后，识别为上升沿，发送上升沿识别信号至所述阈值计数器的清零端，以使得在上升沿时将所述阈值器清零；识别为下降沿，发送下降沿识别信号至所述阈值计数器的锁存端；
所述的阈值计数器，其使能端直接接收模拟的工作时钟信号，以使得在工作时钟信号为高电平时所述阈值计数器进行计数工作；其清零端在接收到上升沿识别信号时将所述阈值器清零；其锁存端接收到下降沿识别信号时将计数值减一保存在阈值寄存器中作为计数阈值；
所述阈值寄存器，将计算阈值作为设定阈值；
所述模拟的工作时钟信号为：由外部时钟产生，与工作时钟信号具有相同参数特性的时钟信号。
其中，所述阈值寄存器，将保存的多个计算阈值中，个数最多的相同计数阈值作为设定阈值。
优选的，在主时钟板、从时钟板和各业务单板之间形成的信号连接引线包括：所述主时钟板向所述各业务单板输出表征当前所述主时钟信号是否为有效信号的主时钟状态信号的连接引线；以及所述从时钟板向所述各业务单板输出表征输出当前从时钟信号是否为有效信号的从时钟状态信号的连接引线；
在所述背板的连接引线上，对于所述主时钟状态信号设置有第一上拉电阻；以及对于所述从时钟状态信号设置有第二上拉电阻。
更优选的，所述第一上拉电阻的阻值范围为：1.375KΩ～1.65KΩ，以及所述第二上拉电阻的阻值为：1.375KΩ～1.65KΩ，此时，所述背板的板内电源为3.3V。
进一步地，所述第一上拉电阻的阻值为：1.5KΩ，以及所述第二上拉电阻的阻值为：1.5KΩ。
优选的，在所述业务单板上，对于所述主时钟状态信号不设置有上拉电阻；以及，对于所述从时钟状态信号不设置有上拉电阻。
本发明还提供一种精准时间协议PTP时钟同步方法，应用于包括：产生主时钟信号的主时钟板、产生从时钟信号的从时钟板、背板、以及通过背板引线接收主时钟信号和从时钟信号的若干个业务单板的PTP设备，所述主时钟信号和从时钟信号根据同一外部授时时钟信号生成；所述方法包括：
当所述主时钟信号和从时钟信号中至少一个为有效信号时，根据所述主时钟信号和从时钟信号的当前状态确定其中一个为工作时钟信号；
在各业务单板，将所述工作时钟信号进行相位锁定后，生成供PHY芯片时间戳计数器使用的有效时钟信号。
优选的，所述方法还包括：
在所述各业务单板上分别设置本地时钟；
当所述主时钟信号和从时钟信号均为无效信号时，将本地时钟输出的时钟信号作为工作时钟信号。
优选的，在生成所述有效时钟信号之前还包括：对进行相位锁定后锁相环输出的信号进行脉冲再生处理。
更优选的，所述的脉冲再生处理包括：
设置第一计数器，且在初始化后启动计数；
当相位锁定后输出的时钟信号变为下降沿时，将所述第一计数器清零，且输出低电平信号；
当相位锁定后输出的时钟信号为非下降沿时，所述第一计数器以预定时钟频率开始加一计数，将相位锁定后输出的信号直接输出，直至所述第一计数器计数到设定阈值时，将所述第一计数器清零，且将相位锁定后输出的时钟信号电平取反后输出。
其中，所述设定阈值通过以下方式确定：
接收到模拟的工作时钟信号，所述模拟的工作时钟信号为：由外部时钟产生，与工作时钟信号具有相同参数特性的时钟信号；
在模拟的工作时钟信号的上升沿清零阈值计数器；且在模拟的工作时钟信号的高电平时正常计数；
在模拟的工作时钟的下降沿锁存计数值，并进行减1操作所得到的计数值为计算阈值；
将计算阈值作为设定阈值。
进一步地，还可以计算多个计算阈值，且将多个计算阈值中个数最多的相同计数阈值作为设定阈值。
优选的，所述方法还包括：所述主时钟板通过所述背板引线向所述各业务单板输出表征当前所述主时钟信号是否为有效信号的主时钟状态信号；以及所述从时钟板通过所述背板引线向所述各业务单板输出表征当前从时钟信号是否为有效信号的从时钟状态信号；
在所述背板上，对于所述主时钟状态信号设置有第一上拉电阻；以及对于所述从时钟状态信号设置有第二上拉电阻。
优选的，所述第一上拉电阻的阻值范围为：1.375KΩ～1.65KΩ，以及所述第二上拉电阻的阻值为：1.375KΩ～1.65KΩ，此时，所述背板的板内电源为3.3V。
进一步地，所述第一上拉电阻的阻值为：1.5KΩ，以及所述第二上拉电阻的阻值为：1.5KΩ。
优选的，所述方法还包括：在所述业务单板上，对于所述主时钟状态信号不设置有上拉电阻；以及，对于所述从时钟状态信号不设置有上拉电阻。
与现有技术相比，本发明所提出的时钟同步系统和时钟同步方法存在如下显著优点：
本发明所提出的PTP时钟同步系统和时钟同步方法具有如下显著优点：
(1)通过设置对时钟信号进行相位锁定处理，在时钟信号倒换过程屏蔽掉输入信号所存在的毛刺、周期错误等问题，保证了所选择工作时钟信号的准确性；
(2)通过增设本地时钟，解决了主时钟板和从时钟板均未正常工作时，PHY芯片的时间戳计数器的有效时钟信号输入的问题；
(3)通过对锁定的时钟信号进行脉冲再生处理，能够对锁定过程中可能出现的缺失脉冲时钟进行恢复，使得输入PHY芯片的时间戳计数器的有效时钟信号完全恢复至预期；
(4)通过在背板上对时钟状态信号设置上拉电阻，减少了由于PTP设备中业务板卡设置数量不一样而对时钟状态信号驱动源所需要的驱动能力差异的需求。
附图说明
图1为现有技术中PTP设备内部时钟同步系统的原理示意图；
图2为本发明实施例一的PTP时钟同步系统的原理示意图；
图3为本发明实施例二的PTP时钟同步系统的原理示意图；
图4为本发明实施例三的PTP时钟同步系统的原理示意图；
图5为本发明实施例四的PTP时钟同步系统的原理示意图
图6位本发明实施例中的阈值生成模块的原理示意图；
图7为本发明实施例的PTP时钟同步方法的流程图。
具体实施方式
为了使本发明更易于理解，以下将结合附图和具体实施例对本发明作进一步地介绍，但不作为对本发明的限定。
实施例一：
参考图2所示，为一种PTP时钟同步系统的原理示意图，该时钟同步系统包括：接收同一外部授时设备GNSS时钟信号的主时钟板和从时钟板，接收主时钟板输出的主时钟信号CLK_M和从时钟板输出的从时钟信号CLK_S的若干个业务单板，以及设置用于在主时钟板、从时钟板和各业务单板之间形成信号连接引线的背板；其中：
各业务单板均设置有第一时钟选择单元，根据所述主时钟状态信号和从时钟状态信号的当前状态确定其中一个时钟信号为工作时钟信号；以及数字锁相环DPLL，用于在接收由所述主时钟信号和从时钟信号中一个所得到的工作时钟信号进行相位锁定后，生成物理PHY芯片的时间戳计数器的有效时钟信号。
对于所述第一时钟选择单元说明一点：当根据主时钟状态信号和从时钟状态信号的当前状态确定出主时钟或者从时钟中至少一个有效时，内部输出第一选择信号，作为选择主时钟信号还是从时钟信号为工作时钟信号的指示。
由于在本发明的上述实施例中，针对主时钟信号和从时钟信号中至少一个为有效信号时所输出的工作时钟信号进行相位锁定，可以保证在时钟板进行切换时屏蔽掉输入信号所存在的毛刺、周期错误等问题，在接收到的工作时钟信号存在问题时，锁相环会自动进入保持状态，输出一个对前期有效工作时钟进行拟合的时钟信号并以此生成有效时钟信号，而不会直接将接收到的错误的工作时钟信号(即：切换过程中所产生的非正常信号)直接作为输出信号，从发现时钟信号存在问题，到完成切换工作时钟信号，直至完全恢复正常，这段时间内保证输出的时钟频率准确。具体的相位锁定可以采用本领域普通技术人员所已知的方式，例如，采用芯片Si5326。
实施例二：
在上述实施例所提供的时钟同步系统中，如图3所示，还可以在各业务单板上均设置有本地时钟；典型的，本地时钟可选用温度补偿型TCXO晶振，频点25MHZ，电压3.3V，精度±1PPM，例如，中国电子科技集团公司第五十四研究所推出的TC3A2B02-25MHz。
当由于某些特定的场景，(例如，在PTP设备重新启动过程中，或者主时钟卡和从时钟卡同时被拨出，等)，主时钟卡和从时钟卡都未就绪，明显，所述的主时钟信号CLK_M和从时钟信号CLK_S均为无效信号，此时，所述第一时钟选择单元在判断所述主时钟信号和从时钟信号均为无效信号时，输出第二选择信号，所述数字锁相环在接收到所述第二选择信号后，将使用本地时钟输出的时钟信号作为工作时钟信号进行相位锁定后，生成PHY芯片的时间戳计时器的有效时钟信号，由此保证了对于PHY芯片的时间戳计时器正确、连续的时钟供给，防止出现端口link down，业务中断等严重问题。
实施例三：
在上述实施例一和二中，当数字锁相环在接收到时钟信号时，如果发现存在有问题的时钟信号，则将当前工作状态从锁定状态自动切换为保持状态，而这一过程中，数字锁相环为了保证输出的时钟信号频率准确，可能会将这一过程中不合格脉冲滤掉，导致输出时钟有少量脉冲丢失。由此，如图4所示，在数字锁相环和PHY芯片之间设置脉冲再生单元，用于对缺失的脉冲时钟进行恢复，使得时钟信号完全恢复至预期。具体的，所述脉冲再生单元具体用于：
设置第一计数器，且在初始化后启动计数；
当判断相位锁定后输出的工作时钟信号变为下降沿时，将所述第一计数器清零，且输出低电平信号；
当判断相位锁存后输出的工作时钟信号为非下降沿时，所述第一计数器以预定时钟频率开始加一计数，将相位锁存后输出的工作时钟信号直接输出，直至所述第一计数器计数到设定阈值时，将所述第一计数器清零，且将相位锁存后输出的工作时钟信号电平取反后输出。
对于计数器的设定阈值可以根据系统设计时的工作时钟频率和信号采集时钟频率预先确定，典型的，工作时钟频率为：1MHz，采集时钟频率为：250MHz，则阈值可以指定为：250÷2-1＝124，由于数字电路都是从0开始工作，则此时的阈值124则已经是第125个脉冲，以16进制为：0x7c。
在另一个实现方式中，计数器的设定阈值也可以自动生成，此时在再生脉冲单元中设置有阈值生成模块，如图6所示，其可以接收模拟的工作时钟信号，所述的模拟的工作时钟信号为与设计的工作时钟信号相同参数特性的外部时钟信号，只为了自动阈值生成时使用，所述的阈值生成模块包括阈值计数器，阈值寄存器，跳变沿识别器，其中：
所述的跳变识别器，用于在接收到模拟的工作时钟信号后，识别为上升沿，发送上升沿识别信号至所述阈值计数器的清零端CLR，以使得在上升沿时将所述阈值器清零；识别为下降沿，发送下降沿识别信号至所述阈值计数器的锁存端Latch；
所述的阈值计数器，其使能端En直接接收模拟的工作时钟信号，以使得在工作时钟信号为高电平时所述阈值计数器进行计数工作；其清零端CLR在接收到上升沿识别信号时将所述阈值器清零；其锁存端Latch接收到下降沿识别信号时将计数值减一保存在阈值寄存器中作为计数阈值；
所述阈值寄存器，将计算阈值作为所述再生脉冲单元计数器的设定阈值；但是较优选的，在所述阈值寄存器中可以保存设定个数的计数阈值，按照个数最多的相同计数阈值作为所述再生脉冲单元的设定阈值。例如，保存10个计数阈值，分别为：124、124、125、124、124、124、124、124、124、125，那么选124。这是因为采样时钟与有效工作时钟是两个独立时钟，采样有可能正好发生在上升沿或者下降沿上，导致多采集一次的情况发生。
此处说明一点：对于计数器的设定阈值在系统运行前设定一次即可。
在本实施例三中，对于脉冲再生单元而言，其计数器所需的时钟信号可以为其内置时钟，但较优选的，可以为实施例二中所述的本地时钟，对于以上所提及的采集时钟也可以利用本地时钟信号倍频获取。
对于上述实施例一至实施例三补充说明如下：
(1)所述第一时钟选择单元，用于判断所述主时钟信号和从时钟信号中是否存在至少一个有效信号，较优的，也可以是：主时钟板和从时钟板分别对本板工作状态作出判断后，分别通过背板引线向各业务单板的第一时钟选择单元传递主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S；所述业务单板的第一时钟选择单元据此判断当前的主时钟信号和从时钟信号是否有效，以及按照预置的策略选择一个作为工作时钟信号，典型的预置策略可以如下表所示，其中，0代表输出信号为低电平，1代表输出信号为高电平：
CLK_OK_M CLK_OK_S TS counter的输入时钟选择说明
0 0 都有效，输入时钟选择主时钟信号CLK_M
0 1 主有效，输入时钟选择主时钟信号CLK_M
1 0 从有效，输入时钟选择从时钟信号CLK_S
1 1 主、从都无效
(2)当主时钟板和从时钟板分别对本板工作状态作出判断后，通过背板引线向各业务单板的第一时钟选择单元传递主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S时，在第一时钟选择单元的输入端可以分别增加数字滤波电路，通过背板引线传递的主时钟状态信号和从时钟状态信号分别进行数字滤波后再输入给所述第一时钟选择单元，以减少所述主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S信号在传递过程中可能受到的信号干扰，从而使得第一时钟选择单元对于当前主时钟状态和从时钟状态的判断更加准确。
实施例四：
从参考图2到4所示出的上述实施例一至三中，为了能够使得业务单板根据主时钟板和从时钟板的工作状态从中仅选择出一个作为工作时钟的输入，通常在各业务单板上，对表明时钟状态信号的CLK_OK_M、CLK_OK_S均设置有上拉电阻(典型的，4.7KΩ)，而此种情况下，随着业务单板的增加，对于主时钟板和从时钟板上表明时钟状态信号对应的输出端而言，其所带并联电阻的阻值将越来越小，举例来说，通常的机框式设备设置有8块业务单板，则8个4.7KΩ上拉电阻并联后形成阻值为587.5Ω，由此，主时钟板和从时钟板形成有效的状态信号需要较大的驱动电流，驱动能力小的逻辑芯片在插入很多业务单板时，可能出现该信号无法正常送出的情况。
针对该情况，在本实施例中做出进一步地改进，在背板上，对于所述主时钟状态信号CLK_OK_M设置有第一上拉电阻R1，以及对于从时钟板输出的从时钟状态信号CLK_OK_S设置有第二上拉电阻R2；此时，在所述主时钟板、从时钟板、以及各业务板上对于时钟状态信号均不设置任何其它上拉电阻。
基于上述时钟同步系统，由于只在背板上设置有第一上拉电阻R1和第二上拉电阻R2，因此对于主时钟状态信号和从时钟状态信号而言，其仅分别存在一个固定阻值的上拉电阻，不存在根据业务单板插拔数量改变而影响其信号输出稳定性的问题。通常对于背板而言，其板内电源为3.3V，此时对于第一上拉电阻R1和第二上拉电阻R2的阻值范围可以为：1.375KΩ～1.65KΩ；更优选地，第一上拉电阻R1和第二上拉电阻R2均可以设置为1.5kΩ，由此使得对外输出信号的驱动能力足够并且毛刺较小。
实施例五：
本申请还提出一种PTP时钟同步方法，应用于包括：产生主时钟信号的主时钟板、产生从时钟信号的从时钟板、背板、以及通过背板引线接收主时钟信号和从时钟信号的若干个业务单板的PTP设备，所述主时钟信号和从时钟信号根据同一外部授时时钟信号生成；如图7所示，所述PTP时钟同步方法包括：
当所述主时钟信号和从时钟信号中至少一个为有效信号时，根据所述主时钟信号和从时钟信号的当前状态确定其中一个为工作时钟信号；
在各业务单板，将所述工作时钟信号进行相位锁定后，生成PHY芯片的时间戳计数器的有效时钟信号。
优选的，所述方法还包括：在所述各业务单板上分别设置本地时钟；当所述主时钟信号CLK_M和从时钟信号CLK_S均为无效信号时，将本地时钟输出的时钟信号作为工作时钟信号。
优选的，在生成所述有效时钟信号之前还包括：对进行相位锁定后输出的信号进行脉冲再生处理，其中：所述的脉冲再生处理包括：
设置第一计数器，且在初始化后启动计数；
当相位锁定后输出的信号变为下降沿时，将所述第一计数器清零，且输出低电平信号；
当相位锁定后输出的信号为非下降沿时，所述第一计数器以预定时钟频率开始加一计数，将相位锁定后输出的信号直接输出，直至所述第一计数器计数到设定阈值时，将所述第一计数器清零，且将相位锁存后输出的信号电平取反后输出。
其中，所述设定阈值通过以下方式确定：
接收到模拟的工作时钟信号，所述模拟的工作时钟信号为：由外部时钟产生，与工作时钟信号具有相同参数特性的时钟信号；
在模拟的工作时钟信号的上升沿清零阈值计数器；且在模拟的工作时钟信号的高电平时正常计数；
在模拟的工作时钟的下降沿锁存计数值，并进行减1操作所得到的计数值为计算阈值；
将计算阈值作为设定阈值。
进一步地，还可以计算多个计算阈值，且将多个计算阈值中个数最多的相同计数阈值作为设定阈值。
优选的，所述方法还包括：所述主时钟板通过所述背板引线向所述各业务单板输出表征当前所述主时钟信号CLK_M是否为有效信号的主时钟状态信号CLK_OK_M；以及所述从时钟板通过所述背板引线向所述各业务单板输出表征输出当前从时钟信号CLK_S是否为有效信号的从时钟状态信号CLK_OK_S；
在所述背板上，对于所述主时钟状态信号设置有第一上拉电阻；以及对于所述从时钟状态信号设置有第二上拉电阻；其中：所述第一上拉电阻的阻值为：1.5KΩ，以及所述第二上拉电阻的阻值为：1.5KΩ，此时，所述背板的板内电源为3.3V。
优选的，所述方法还包括：在所述业务单板上，对于所述主时钟状态信号不设置有上拉电阻；以及，对于所述从时钟状态信号不设置有上拉电阻。
基于以上实施例对PTP时钟同步方法实现过程示例性地说明如下：
在初始状态下，主时钟板和从时钟板均在位，并同时接收来自同一授时设备的同频、同相的时钟信号，分别输出主时钟信号CLK_M和从时钟信号CLK_S，所述主时钟信号CLK_M和从时钟信号CLK_S经过背板引线输出至各业务单板，作为各业务单板输入的工作时钟信号，当主时钟信号CLK_M和从时钟信号CLK_S中至少一个为有效时钟信号时，各业务单板按照预置策略选择一个(例如，主时钟信号CLK_M)作为工作时钟信号，并对其进行相位锁定后输出为PHY芯片的时间戳计数器的有效时钟信号。此处说明一点：由于主时钟信号CLK_M和从时钟信号CLK_S是同时输入各业务单板，因此其对于各业务单板而言是同频、同相的信号；各业务单板根据接收到的主时钟信号CLK_M和从时钟信号CLK_S的当前状态在相同的预置策略下也必然确定出相同的，此处的预置策略为本领域普通技术人员根据具体情况设置的选择主时钟信号CLK_M或者从时钟信号CLK_S之一为输入时钟信号的策略，此处并不做特别限定。示例性的，主时钟板和从时钟板分别对本板工作状态作出判断后，分别通过背板引线向各业务单板传递主时钟状态信号CLK_OK_M或者从时钟状态信号CLK_OK_S；所述业务单板据此判断当前的主时钟信号和从时钟信号是否有效，以及按照预置的策略选择一个作为工作时钟信号，典型的预置策略可以如下表所示，其中，0代表输出信号为低电平，1代表输出信号为高电平：
Figure BDA0002351901970000131
Figure BDA0002351901970000141
当一块时钟板被拔出后，其所对应的时钟状态信号由于背板上设置有对应的上拉电阻而被拉成高电平，此时各业务单板必然视该输入的时钟状态信号无效，而选择另一个时钟板所对应的时钟信号为输入信号。例如，主时钟板被拔出后，主时钟状态信号输出为高，此时各业务单板必然选择从时钟信号CLK_S为输入时钟信号；
当新的时钟板被重新插入到位时，其所对应的时钟状态信号输出恢复正常，此时，各业务单板根据接收到的主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S的实际状态选择出主时钟信号CLK_M或者从时钟信号CLK_S之一为工作时钟信号。
当PTP设备处于重启状态或者设备运行过程中主从时钟板由于同时拔除均未在位时，所述主时钟信号CLK_M和从时钟信号CLK_S均为无效信号，此时利用在各业务单板上设置的本地时钟输出的时钟信号作为工作时钟信号，对该工作时钟信号进行相位锁定后，生成PHY芯片的时间戳计数器使用的有效时钟信号。
在上述时钟同步过程中，通过对所确定的工作时钟信号进行相位锁定，可以保证在时钟板进行切换时屏蔽掉输入信号所存在的毛刺、周期错误等问题，保证输出的时钟频率准确。
在较优选的实现方式中，根据由主时钟信号、从时钟信号和本地时钟信号所确定的工作时钟信号在进行相位锁定后还可以进行脉冲再生处理，由此减少锁存过程中可能造成的少量脉冲丢失问题，使得时钟输出更加精确。
在较优选的实现方式中，由于针对主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S，仅在背板上设置上拉电阻，因此整个切换过程中，使得时钟板在插拔过程中在对应时钟状态信号上所产生的不规则毛刺信号被有效抑制，干扰小，切换时间快；另一方面，各业务单板所接收到的主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S为同一信号，对于所述信号只在背板上设置有上拉电阻，使得信号输出与业务单板数量无关，保证了信号输出的稳定性。
综上，本发明所提出的PTP时钟同步系统和时钟同步方法具有如下显著优点：
(1)通过设置对时钟信号进行相位锁定处理，在时钟信号倒换过程屏蔽掉输入信号所存在的毛刺、周期错误等问题，保证了所选择工作时钟信号的准确性；
(2)通过增设本地时钟，解决了主时钟板和从时钟板均未正常工作时，PHY芯片的时间戳计数器的有效时钟信号输入的问题；
(3)通过对锁相环输出的信号进行脉冲再生处理，能够对相位锁定过程中可能出现的缺失脉冲时钟进行恢复，使得输入PHY芯片的时间戳计数器的有效时钟信号完全恢复至预期；
(4)通过在背板上对时钟状态信号设置上拉电阻，减少了由于PTP设备中业务板卡设置数量不一样而对时钟状态信号驱动源所需要的驱动能力差异的需求。
应当理解的是，对发明技术所在领域的普通技术人员来说，可以根据本发明的技术方案及其构思进行相应的等同改变或者替换，而所有这些改变或者替换，都应属于本发明所附权利要求的保护范围。

Claims (20)

1.一种精准时间协议PTP时钟同步系统，所述系统包括：接收同一外部授时设备时钟信号的主时钟板和从时钟板，接收主时钟板输出的主时钟信号和从时钟板输出的从时钟信号的若干个业务单板，以及设置用于在主时钟板、从时钟板和各业务单板之间形成信号连接引线的背板，其特征在于，
所述业务单板包括：第一时钟选择单元，用于根据所述主时钟状态信号和从时钟状态信号的当前状态确定其中一个时钟信号为工作时钟信号；以及
数字锁相环，用于对接收到的工作时钟信号进行相位锁定后，生成物理PHY芯片的时间戳计数器的有效时钟信号。
2.根据权利要求1所述的时钟同步系统，其特征在于，
所述业务单板还包括：本地时钟；
此时，所述第一时钟选择单元，还用于判断所述主时钟信号和从时钟信号均为无效信号时，输出第二选择信号；以及
所述数字锁相环，还用于在接收到所述第二选择信号后，将本地时钟输出的时钟信号作为工作时钟信号。
3.根据权利要求1或者2所述的时钟同步系统，其特征在于，所述业务单板还包括：在所述数字锁相环和所述PHY芯片之间设置的脉冲再生单元，用于对缺失的脉冲时钟进行恢复。
4.根据权利要求3所述的时钟同步系统，其特征在于，所述脉冲再生单元用于：
设置第一计数器，且在初始化后启动计数；
当判断相位锁存后输出的工作时钟信号变为下降沿时，将所述第一计数器清零，且输出低电平信号；
当判断相位锁存后输出的工作时钟信号为非下降沿时，所述第一计数器以预定时钟频率开始加一计数，将相位锁存后输入工作时钟信号直接输出，直至所述第一计数器计数到设定阈值时，将所述第一计数器清零，且将相位锁存后输出的工作时钟信号电平取反后输出。
5.如权利要求4所述的时钟同步系统，其特征在于，所述脉冲再生单元还包括：阈值生成模块，用于自动生成所述的计数器的设定阈值，所述阈值生成模块包括：阈值计数器，阈值寄存器，跳变沿识别器，其中：
所述的跳变识别器，用于在接收到模拟的工作时钟信号后，识别为上升沿，发送上升沿识别信号至所述阈值计数器的清零端，以使得在上升沿时将所述阈值器清零；识别为下降沿，发送下降沿识别信号至所述阈值计数器的锁存端；
所述的阈值计数器，其使能端直接接收模拟的工作时钟信号，以使得在工作时钟信号为高电平时所述阈值计数器进行计数工作；其清零端在接收到上升沿识别信号时将所述阈值器清零；其锁存端接收到下降沿识别信号时将计数值减一保存在阈值寄存器中作为计数阈值；
所述阈值寄存器，将计算阈值作为设定阈值；
所述模拟的工作时钟信号为：由外部时钟产生，与工作时钟信号具有相同参数特性的时钟信号。
6.如权利要求5所述的时钟同步系统，其特征在于，所述阈值寄存器，将保存的多个计算阈值中，个数最多的相同计数阈值作为设定阈值。
7.如权利要求1或者2所述的时钟同步系统，其特征在于，在主时钟板、从时钟板和各业务单板之间形成的信号连接引线包括：所述主时钟板向所述各业务单板输出表征当前所述主时钟信号是否为有效信号的主时钟状态信号的连接引线；以及所述从时钟板向所述各业务单板输出表征输出当前从时钟信号是否为有效信号的从时钟状态信号的连接引线；
在所述背板的连接引线上，对于所述主时钟状态信号设置有第一上拉电阻；以及对于所述从时钟状态信号设置有第二上拉电阻。
8.如权利要求7所述的时钟同步系统，其特征在于，所述第一上拉电阻的阻值范围为：1.375KΩ～1.65KΩ，以及所述第二上拉电阻的阻值为：1.375KΩ～1.65KΩ，此时，所述背板的板内电源为3.3V。
9.如权利要求8所述的时钟同步系统，其特征在于，所述第一上拉电阻的阻值为：1.5KΩ，以及所述第二上拉电阻的阻值为：1.5KΩ。
10.如权利要求7所述的时钟同步系统，其特征在于，在所述业务单板上，对于所述主时钟状态信号不设置有上拉电阻；以及，对于所述从时钟状态信号不设置有上拉电阻。
11.一种精准时间协议PTP时钟同步方法，应用于包括：产生主时钟信号的主时钟板、产生从时钟信号的从时钟板、背板、以及通过背板引线接收主时钟信号和从时钟信号的若干个业务单板的PTP设备，所述主时钟信号和从时钟信号根据同一外部授时时钟信号生成；其特征在于，所述方法包括：
当所述主时钟信号和从时钟信号中至少一个为有效信号时，根据所述主时钟信号和从时钟信号的当前状态确定其中一个为工作时钟信号；
在各业务单板，将所述工作时钟信号进行相位锁定后，生成供PHY芯片时间戳计数器使用的有效时钟信号。
12.如权利要求11所述的时钟同步方法，其特征在于，所述方法还包括：
在所述各业务单板上分别设置本地时钟；
当所述主时钟信号和从时钟信号均为无效信号时，将本地时钟输出的时钟信号作为工作时钟信号。
13.如权利要求11或者12所述的时钟同步方法，其特征在于，在生成所述有效时钟信号之前还包括：对进行相位锁定后锁相环输出的信号进行脉冲再生处理。
14.如权利要求13所述的时钟同步方法，其特征在于，所述的脉冲再生处理包括：
设置第一计数器，且在初始化后启动计数；
当相位锁定后输出的时钟信号变为下降沿时，将所述第一计数器清零，且输出低电平信号；
当相位锁定后输出的时钟信号为非下降沿时，所述第一计数器以预定时钟频率开始加一计数，将相位锁定后输出的信号直接输出，直至所述第一计数器计数到设定阈值时，将所述第一计数器清零，且将相位锁定后输出的时钟信号电平取反后输出。
15.如权利要求14所述的方法，其特征在于，所述设定阈值通过以下方式确定：
接收到模拟的工作时钟信号，所述模拟的工作时钟信号为：由外部时钟产生，与工作时钟信号具有相同参数特性的时钟信号；
在模拟的工作时钟信号的上升沿清零阈值计数器；且在模拟的工作时钟信号的高电平时正常计数；
在模拟的工作时钟的下降沿锁存计数值，并进行减1操作所得到的计数值为计算阈值；
将计算阈值作为设定阈值。
16.如权利要求15所述的时钟同步方法，其特征在于，计算多个计算阈值，且将多个计算阈值中个数最多的相同计数阈值作为设定阈值。
17.如权利要求13或者14所述的时钟同步方法，其特征在于，所述方法还包括：所述主时钟板通过所述背板引线向所述各业务单板输出表征当前所述主时钟信号是否为有效信号的主时钟状态信号；以及所述从时钟板通过所述背板引线向所述各业务单板输出表征当前从时钟信号是否为有效信号的从时钟状态信号；
在所述背板上，对于所述主时钟状态信号设置有第一上拉电阻；以及对于所述从时钟状态信号设置有第二上拉电阻。
18.如权利要求17所述的时钟同步方法，其特征在于，所述第一上拉电阻的阻值范围为：1.375KΩ～1.65KΩ，以及所述第二上拉电阻的阻值为：1.375KΩ～1.65KΩ，此时，所述背板的板内电源为3.3V。
19.如权利要求18所述的时钟同步方法，其特征在于，所述第一上拉电阻的阻值为：1.5KΩ，以及所述第二上拉电阻的阻值为：1.5KΩ。
20.如权利要求17所述的时钟同步方法，其特征在于，所述方法还包括：在所述业务单板上，对于所述主时钟状态信号不设置有上拉电阻；以及，对于所述从时钟状态信号不设置有上拉电阻。
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