CN102724033A

CN102724033A - 实现主备时钟相位对齐的方法和主控单板

Info

Publication number: CN102724033A
Application number: CN2012101864280A
Authority: CN
Inventors: 杨细龙
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2012-06-07
Filing date: 2012-06-07
Publication date: 2012-10-10

Abstract

本发明提供了一种实现主备时钟相位对齐的方法和主控单板，该主控单板包括：时钟芯片模块，用于锁定与对端主控单板相同的外部时钟参考源，倍频输出高频时钟信号；分频模块，用于从时钟芯片模块输出的高频时钟信号分频得到所需的同步时钟信号并输出；控制模块，用于收集主控单板的状态信息，当确定其为备用状态时，接收对端主控单板的同步时钟信号和外部发送的对齐命令，根据对齐命令，在对端主控单板的同步时钟上升沿或下降沿到来时，对应强制分频模块输出的同步时钟为高电平或低电平。本发明通过主用主控输出的同步时钟上升沿或下降沿清零备用主控的计数器，使主备时钟相位对齐，简化了单板结构，在未增加成本的前提下，提高了相位对齐的精度。

Description

实现主备时钟相位对齐的方法和主控单板

技术领域

本发明涉及数字通信及计算机技术领域，尤其涉及一种实现主备时钟相位对齐的方法和主控单板。

背景技术

在同步通信应用中，时钟是一个非常重要的环节。一般在通信设备中，都配置两块主控单板。这两块单板互为主备。当一块单板为主用状态时，另一块为备用单板。一旦主用单板发生异常，或者人工强制切换，另一块单板切换成主用主控。在设备正常运行时，两块主控单板都给各个业务板卡提供同步时钟。该同步时钟是由两块主控单板锁定外部同一个时钟源得到。主备切换时，备用主控取代主用主控向设备提供同步时钟。主、备用时钟切换时需要保证对业务不产生影响(例如倒换时产生业务瞬断、误码等)，因此在任何情况下，必须保证在主备时钟切换时，主备时钟单元的频率和相位一致，否则设备将会产生误码甚至业务中断。

现有时钟备份方案多为主用时钟采用数字锁相环跟踪参考源，备时钟采用模拟锁相环跟踪主用时钟，使备用输出时钟锁定主用时钟的频率；通过处理器测量备用时钟和主用时钟的相位差值，基于相位差值调整备用时钟输出的相位使得其与主用时钟的相位对齐。这个过程中引入了处理器与直接数字频率合成器。这种方案处理时间较长，引入器件多，使得时钟系统结构复杂，成本过高。

发明内容

本发明实施例提供了一种实现主备时钟相位对齐的方法和主控单板，以克服现有方案处理时间较长，引入器件多，使得时钟系统结构复杂，成本过高的问题。

本发明实施例提供了一种主控单板，该主控单板包括：

时钟芯片模块，用于锁定与对端主控单板相同的外部时钟参考源，倍频输出高频时钟信号；

分频模块，用于从所述时钟芯片模块输出的所述高频时钟信号分频得到所需的同步时钟信号，并输出所述同步时钟信号；

控制模块，用于收集所述主控单板的状态信息，当确定所述状态信息为备用状态时，接收所述对端主控单板的同步时钟信号和外部发送的对齐命令，根据所述对齐命令，在所述对端主控单板的同步时钟信号上升沿到来时，强制所述分频模块输出的所述同步时钟信号为高电平；或者，在所述对端主控单板的同步时钟信号下降沿到来时，强制所述分频模块输出的所述同步时钟信号为低电平。

优选地，所述分频模块由可编程逻辑器(EPLD)或现场可编程门阵列(FPGA)实现。

优选地，所述分频模块，具体用于通过设置分频计数器，对所述对高频时钟信号进行计数，当所述分频计数器溢出时，输出的所述同步时钟信号进行翻转。

优选地，所述时钟芯片模块由带有锁相环功能的EPLD或FPGA实现。

优选地，所述控制模块，具体用于在所述对端主控单板的同步时钟信号上升沿到来时，清零所述分频模块中的所述分频计数器，或者，在对端主控单板的同步时钟信号下降沿到来时，清零所述分频模块中的所述分频计数器。

优选地，所述控制模块，还用于当确定所述状态信息为主用状态时，则屏蔽所述对端主控单板的同步时钟信号。

优选地，所述高频时钟信号的频率优选为所述同步时钟信号的100倍。

本发明实施例还提供了一种实现主备时钟相位对齐的方法，该方法包括：

主控单板锁定与对端主控单板相同的外部时钟参考源，倍频输出高频时钟信号，从所述高频时钟信号分频得到所需的同步时钟信号；

所述主控单板确定自己为备用状态时，引入所述对端主控单板的同步时钟信号，根据接收到的对齐命令，在所述对端主控单板的同步时钟信号上升沿到来时，强制自己的同步时钟信号输出为高电平；或者，在所述对端主控单板的同步时钟信号下降沿到来时，强制自己的同步时钟信号输出为低电平。

优选地，所述方法还包括：所述主控单板确定自己切换为主用状态时，则屏蔽所述对端主控单板的同步时钟信号。

优选地，所述主控单板倍频输出的高频时钟信号的频率优选为同步时钟信号的100倍。

上述实现主备时钟相位对齐的方法和主控单板，通过对参考时钟倍频、分频，并通过主用主控输出的同步时钟上升沿或下降沿清零备用主控的分频计数器，使主备时钟的相位对齐，简化了主控单板的结构，在未增加成本的前提下，提高了相位对齐的精度，提高时钟切换可靠性，且简单、易于实施。

附图说明

图1为本发明主控单板实施例的结构示意图；

图2为本发明主用主控单板实施例的结构示意图；

图3为本发明主控单板实现时钟相位对齐实施例的流程图；

图4为本发明实施例主控单板实现时钟相位对齐后的时钟效果示意图；

图5为本发明实施例主控单板实现时钟相位对齐过程中备用时钟相位变化效果示意图一；

图6为本发明实施例主控单板实现时钟相位对齐过程中备用时钟相位变化效果示意图二。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

如图1所示，为本发明主控单板实施例的结构示意图，该主控单板包括时钟芯片模块11、分频模块12和控制模块13，其中：

控制模块，用于收集所述主控单板的状态信息，当确定所述状态信息为备用状态时，接收对端主控单板的同步时钟信号和外部发送的对齐命令，根据所述对齐命令，在所述对端主控单板的同步时钟信号上升沿到来时，强制所述分频模块输出的所述同步时钟信号为高电平；或者，在所述对端主控单板的同步时钟信号下降沿到来时，强制所述分频模块输出的所述同步时钟信号为低电平。

其中，上述时钟芯片模块实现时钟锁相和倍频功能，通过上述时钟芯片模块可以使主控单板锁定外部时钟参考源，并将其倍频成所需高频时钟信号。该高频信号的频率在本实施例中越高越好。上述分频模块和时钟芯片模块之间的距离应尽量短。

上述控制模块主要收集主控单板的状态信息，根据外部的对齐命令确定是否清零分频计数器，当检测到本板(主控单板)为主用状态时，控制模块将屏蔽对板(对端主控单板)的同步时钟信号，即分频计数器不会被外部时钟清零。当检测到本板为备用状态时，将对板即主用主控单板的同步时钟信号作为清零信号引入到分频计数器中。

上述分频模块起到将时钟芯片模块所输出的高频时钟信号分频出所需要的同步时钟。具体可由分频计数器实现。本板在主用状态下，本板的分频计数器在高频时钟上升沿来临时都会加1，该分频计数器挤满溢出时，输出的同步时钟信号发生翻转。当本板为备用状态时，该计数器同样会在高频时钟的上升沿加1，计满溢出时输出同步时钟也会翻转。有所不同的是，此时该分频计数器还受主用主控单板提供的同步时钟控制，即：每当主用主控单板的同步时钟上升沿到来，备用主控单板的分频计数器被清零，并强制输出的同步时钟为高电平，即是备用同步时钟的上升沿紧跟着主用同步时钟的上升沿，从而达到时钟相位对齐；当然，也可以通过备用同步时钟的下降沿紧跟着主用同步时钟的下降沿来达到时钟相位对齐。

另外，上述控制模块，还用于当确定所述状态信息为主用状态时，则屏蔽所述对端主控单板的同步时钟信号，则此时的控制模块就会失去作用，简化后的主用主控单板的结构示意图如图2所示；时钟芯片模块实现时钟锁相和倍频，可以是普通的锁相环芯片或者带锁相环功能的可编程逻辑器(EPLD)和现场可编程门阵列(FPGA)，经锁相环倍频的高频时钟频率越高，对齐效果越好。所述分频模块实现从时钟芯片输出的高频信号得到系统所需的低频同步时钟。该功能可以由EPLD或FPGA实现，可以通过逻辑设置计数器，对高频时钟进行计数，计数器溢出时，输出信号翻转。

上述主控单板，通过对参考时钟倍频、分频，并通过主用主控输出的同步时钟上升沿或下降沿清零备用主控的分频计数器，使主备时钟的相位对齐，简化了主控单板的结构，在未增加成本的前提下，提高了相位对齐的精度，提高时钟切换可靠性，且简单、易于实施。

步骤一、主控单板锁定与对端主控单板相同的外部时钟参考源，倍频输出高频时钟信号，从所述高频时钟信号分频得到所需的同步时钟信号；

主备主控单板锁定同一外部时钟参考源，并经过锁相环倍频后输出同样频率的高频时钟信号；该高频时钟信号的频率越高越好，优选为同步时钟信号的100倍，如同步时钟为2MHz，高频时钟建议为200MHz；

步骤二、主控单板确定自己为备用状态时，引入所述对端主控单板的同步时钟信号，根据接收到的对齐命令，在所述对端主控单板的同步时钟信号上升沿到来时，强制自己的同步时钟信号输出为高电平；或者，在所述对端主控单板的同步时钟信号下降沿到来时，强制自己的同步时钟信号输出为低电平。

另外，所述主控单板确定自己切换为主用状态时，则屏蔽所述对端主控单板的同步时钟信号。

如图3所示，为本发明主控单板实现时钟相位对齐实施例的流程图，该过程基于图1所示结构的主控单板进行描述，该过程包括：

步骤301、主控单板上电，完成相关器件的初始化；

步骤302、判断时钟芯片模块的锁相环是否已经锁定外部时钟参考源，如果没锁定，则继续等待，如果已经锁定，则进入步骤303；

步骤303、锁相环输出高频时钟信号；

步骤304、本板检测是否为备用状态，当单板为备用状态时，进入步骤305，否则进入步骤308；

步骤305、本板检测是否收到对齐命令，收到对齐命令时，进入步骤306，否则进入步骤308；

步骤306、判断对板输入的同步时钟的上升沿，此时本板为备用状态，如果捕捉到本板的上升沿时，分频计数器会清零，否则进入步骤308；

步骤307、分频计数器清零，本板强制输出同步时钟为高；

步骤308、分频计数器在每个高频时钟的上升沿加1，如果计数器计满溢出，本板输出的同步时钟翻转。

如图4所示，为本发明实施例主控单板实现时钟相位对齐后的时钟效果示意图，本实施例中主用主控输出的同步时钟一直早于备用主控输出的同步时钟，本实施例所带来的相位误差有以下两个方面：

T1，主用主控的同步时钟到备用主控的分频模块的延时，以及分频模块内部逻辑检测到该同步时钟上升沿并清除分频计数器所占用的操作时间，皮秒级。所以应尽量缩短两主控单板之间互送的同步时钟走线长度。

T2，该时间大小为零到一个高频时钟周期之间。如果清零计数器后紧接着有一个高频时钟上升沿，则分频计数器迅速加1，那么t2为零。如果清零计数器紧跟在一个高频时钟上升沿后面，那么t2就等于一个高频时钟周期。比如同步时钟为2MHz，那么该高频时钟可以为200MHz左右。

为了便于表示，图中t1，t2均为夸大绘制。

如图5所示，在对齐命令到来前，如果备用时钟上升沿在主用时钟上升沿之前，分频计数器清零后，再经过一个同步时钟周期实现主备时钟对齐。

如图6所示，在对齐命令到来前，如果备用时钟上升沿在主用时钟上升沿之后，在分频计数器清零后，马上可以实现主备时钟对齐。

上述实现主备时钟相位对齐的方法，通过对参考时钟倍频、分频，并通过主用主控输出的同步时钟上升沿或下降沿清零备用主控的分频计数器，使主备时钟的相位对齐，在未增加成本的前提下，提高了相位对齐的精度。

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，上述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。

以上实施例仅用以说明本发明的技术方案而非限制，仅仅参照较佳实施例对本发明进行了详细说明。本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。

Claims

1.一种主控单板，其特征在于，该主控单板包括：

2.根据权利要求1所述的主控单板，其特征在于：

所述分频模块由可编程逻辑器(EPLD)或现场可编程门阵列(FPGA)实现。

3.根据权利要求2所述的主控单板，其特征在于：

所述分频模块，具体用于通过设置分频计数器，对所述对高频时钟信号进行计数，当所述分频计数器溢出时，输出的所述同步时钟信号进行翻转。

4.根据权利要求1所述的主控单板，其特征在于：

所述时钟芯片模块由带有锁相环功能的EPLD或FPGA实现。

5.根据权利要求3所述的主控单板，其特征在于：

所述控制模块，具体用于在所述对端主控单板的同步时钟信号上升沿到来时，清零所述分频模块中的所述分频计数器，或者，在对端主控单板的同步时钟信号下降沿到来时，清零所述分频模块中的所述分频计数器。

6.根据权利要求2-5任一权利要求所述的主控单板，其特征在于：

所述控制模块，还用于当确定所述状态信息为主用状态时，则屏蔽所述对端主控单板的同步时钟信号。

7.根据权利要求2-5任一权利要求所述的主控单板，其特征在于：

所述高频时钟信号的频率优选为所述同步时钟信号的100倍。

8.一种实现主备时钟相位对齐的方法，其特征在于，该方法包括：

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

所述主控单板确定自己切换为主用状态时，则屏蔽所述对端主控单板的同步时钟信号。

10.根据权利要求8或9所述的方法，其特征在于：

所述主控单板倍频输出的高频时钟信号的频率优选为同步时钟信号的100倍。