CN117639749A - 低功耗的多时钟域时钟复位系统及芯片 - Google Patents

Abstract

本发明公开了一种低功耗的多时钟域时钟复位系统及芯片，涉及芯片技术领域，其技术方案要点是：包括时钟模块、复位模块；其中，主功能子模块，设置为硬件块，包括多个依次级联的单元，其中，第一分频单元包括多个并行的具有不同分频因子的第一分频电路；第一分频电路从时钟源单元获取时钟信号，根据分频因子将时钟信号分频后形成不同频点的时钟信号；切频单元从各第一分频电路获取不同频点的时钟信号，并根据从配置子模块获得的切频单元控制信息确定所需频点的时钟信号；片上控制单元从切频单元获取所需频点的时钟信号并进行时钟配置，输出配置后的时钟信号。其特点是为动态调频调压等多时钟域场景提供结构简单、动态灵活的低功耗时钟复位方案。

Description

低功耗的多时钟域时钟复位系统及芯片

技术领域

本发明涉及芯片技术领域，特别涉及一种低功耗的多时钟域时钟复位系统及芯片。

背景技术

可穿戴设备、智能手机等的流行使得芯片厂商更加关注通过降低功耗来实现更长的待机时间，从而使得自己的产品在市场中脱颖而出。功耗分为动态功耗和静态功耗，静态功耗主要由阈值电压的减小而增加，这主要跟芯片工艺有关。动态功耗则分为翻转功耗（又称开关功耗）、短路功耗（又称内部功耗）。其中占比较大的是翻转功耗，而控制翻转功耗的有效手段就是制定清晰高效的时钟复位方案。同时，现有的时钟复位方案没有给出适用于DVFS（动态调频调压）等多时钟域场景下的时钟复位方案。

发明内容

针对现有技术中存在的问题，本发明的第一个目的在于提供一种低功耗的多时钟域时钟复位系统，其特点是为动态调频调压等多时钟域场景提供结构简单、动态灵活的低功耗时钟复位方案。

为达到上述目的，本发明采用的技术方案是：一种低功耗的多时钟域时钟复位系统，其特征在于，包括时钟模块、复位模块；其中，时钟模块包括配置子模块和主功能子模块，其中，配置子模块，包括寄存器，所述寄存器接收并存储外部输入的主功能单元配置信息；所述主功能单元配置信息至少包括切频单元控制信息；主功能子模块，设置为硬件块，所述主功能子模块包括多个按序级联的单元，所述多个级联的单元至少包括：按序级联的第一分频单元、切频单元和片上控制单元；其中，所述主功能子模块至少连接有两个提供不同频率的时钟信号的时钟源单元；第一分频单元，包括多个并行的具有不同分频因子的第一分频电路；所述第一分频电路从时钟源单元获取时钟信号，根据分频因子将时钟信号分频后形成不同频点的时钟信号；切频单元，从各所述第一分频电路获取不同频点的时钟信号，并根据从配置子模块获得的切频单元控制信息在所述不同频点的时钟信号中确定所需频点的时钟信号；片上控制单元，从切频单元获取所需频点的时钟信号并进行时钟配置，输出配置后的时钟信号；还包括时钟输出端口，至少与IP核单元及复位模块连接；所述时钟输出端口从片上控制单元获取配置后的时钟信号，并向IP核及复位模块输出所获取的时钟信号；复位模块，设置为硬件块，所述复位模块包括至少与时钟模块的时钟输出端口连接的复位源，所述复位源向IP核单元输出复位信号。

可选的，所述主功能子模块还包括第二分频单元，所述第二分频单元包括多个并行的第二分频电路，所述第二分频电路从所述切频单元获取所需频点的时钟信号，并根据分频因子将所需频点的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至不同的片上控制单元；

片上控制单元，从第二分频单元获取分频后的所需频点的时钟信号并进行时钟配置，输出配置后的时钟信号。

可选的，主功能子模块还包括第三分频单元，所述第三分频单元包括多个并行的第三分频电路，所述第三分频电路从所述片上控制单元获取配置后的时钟信号，并根据分频因子将配置后的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至时钟输出端口；

时钟输出端口，从第三分频单元获取分频后的配置后的时钟信号，并向IP核及复位模块输出所获取的时钟信号。

优选的，所述主功能子模块的每个单元或电路均设置有时钟门，所述时钟门接收来自配置子模块的时钟门控配置信息，并根据时钟门控配置信息控制时钟门所在单元或电路输出或关断时钟信号；

所述主功能单元配置信息还包括时钟门控配置信息,所述时钟门从所述配置子模块获取所述时钟门控配置信息。

优选的，在所述主功能子模块及其所连接的时钟源单元、IP核单元所构成的每个时钟信号传输路径上，在时钟信号传输方向上的相邻的前一级单元或电路与后一级单元或电路之间均设置有反压逻辑电路，所述后一级单元或电路在其时钟信号关断时向反压逻辑电路发送控制信号，反压逻辑电路根据控制信号配置所述前一级单元或电路的时钟门关断时钟信号，以实现时钟逐级关断；

一个单元或电路连接有多个后一级单元或电路，则与该单元或电路连接的反压逻辑电路中设置有逻辑或门，以实现当且仅当该单元或电路所连接的多个后一级单元或电路均关断时钟信号时，反压逻辑电路配置该单元或电路的时钟门关断时钟信号。

优选的，时钟模块还包括调试输出子模块，所述调试输出子模块包括调试输出端口和调试输出控制单元，所述调试输出端口与调试输出控制单元连接，所述调试输出控制单元接收来自配置子模块的调试输出控制信息以及来自时钟源单元、主功能子模块、IP核单元、复位模块的一个或多个时钟信号，根据调试输出控制信息选择待测的时钟信号，并对待测的时钟信号进行配置后，向调试输出端口发送经过配置的待测的时钟信号。

优选的，所述时钟信号传输路径上的单元或电路对毛刺敏感，所述切频单元采用无冲突复用器。

优选的，复位模块包括异步复位同步释放单元、全局复位控制单元和复位信号输出单元，其中，

异步复位同步释放单元，包括多个逻辑门组成的逻辑电路，该单元接受多个IP核单元的异步复位信号及mask异步复位信号，并通过多个逻辑门处理产生同步释放信号；

全局复位控制单元，获取异步复位同步释放单元输出的同步释放信号和外部输入的全局复位配置信号，通过逻辑门处理产生全局复位信号；

复位信号输出单元，获取全局复位信号和从主功能子模块的时钟输出端口输出的时钟信号，通过触发器处理产生时钟同步的复位信号，并输出复位信号。

优选的，复位模块还包括计数器，所述计数器获取全局复位信号和时钟输出端口输出的时钟信号，通过计数器计数产生延迟的全局复位信号；

所述复位信号输出单元，获取延迟的全局复位信号和时钟信号，通过触发器处理产生时钟同步的复位信号，并输出复位信号。

本发明的另一目的在于提供一种芯片，其特点是在动态调频调压等多时钟域场景中采用了结构简单、动态灵活的低功耗时钟复位方案。

为达到上述目的，本发明采用的技术方案是：一种芯片，包括顶层模块和多个功能模块，在所述顶层模块和各功能模块中分别内置有上述的多时钟域时钟复位系统。

本发明的有益效果在于:本发明提供的一种低功耗的多时钟域时钟复位系统，通过将主功能子模块中的第一分频单元、切频单元和片上控制单元以及复位模块设置为硬件块，从而实现了结构简单、功能可靠的时钟树，避免了现有时钟复位方案中存在的时钟树优化困难。且能够为多时钟域场景下，SOC上的IP核提供多频点的时钟信号，满足多时钟域场景下的时钟复位需求，并且帮助节省SOC芯片的翻转功耗。

附图说明

图1为实施例1的多时钟域时钟复位系统的结构图；

图2为实施例1的具有多个分频单元的多时钟域时钟复位系统的结构图；

图3为实施例1的设置反压逻辑电路的系统结构图；

图4为实施例1提供的一反压逻辑电路的结构图；

图5为实施例1提供的另一反压逻辑电路的结构图；

图6为实施例1提供的又一反压逻辑电路的结构图；

图7为实施例1的一用于体现反压逻辑电路工作方式的电路结构图；

图8为实施例1的具有调试输出子模块的系统结构图；

图9为实施例1的调试输出子模块的结构图；

图10为实施例1的复位模块的结构图。

实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

实施例1：一种低功耗的多时钟域时钟复位系统，应用于DVFS（动态调频调压）等多时钟域场景，为SOC（System on Chip）芯片中顶层模块和各功能模块的IP核提供结构简单、动态灵活时钟复位方案，避免现有时钟复位方案中存在的时钟树优化困难，不能满足多时钟域复杂时钟复位需求的问题。

如图1所示，该多时钟域时钟复位系统包括时钟模块、复位模块；其中，

时钟模块包括配置子模块和主功能子模块，其中，

配置子模块，包括寄存器，所述寄存器接收并存储外部输入的主功能单元配置信息；所述主功能单元配置信息至少包括切频单元控制信息。

主功能子模块，设置为硬件块，所述主功能子模块包括多个按序级联的单元，所述多个级联的单元按序至少包括：按序级联的第一分频单元、切频单元和片上控制单元；其中，

所述主功能子模块至少连接有两个提供不同频率的时钟信号的时钟源单元。

在一个具体的实施例中，例如一个SOC系统中，至少包括两个时钟源单元，分别为TOP PLL和SYS PLL，其中，TOP PLL提供中频时钟信号，以提供顶层模块（TOP）所需频点的时钟信号，同时也为功能模块（SYS）提供所需频点的时钟信号。SYS PLL提供高频时钟信号，只提供给功能模块所需频点。在一个具体的实施例中，TOP PLL提供的频点为50MHZ，SYS PLL提供的频点为100MHZ。

每个时钟源单元分别与第一分频单元连接，并向第一分频单元提供不同频点的时钟信号。

第一分频单元，包括多个并行的具有不同分频因子的第一分频电路；所述第一分频电路从时钟源单元获取时钟信号，根据分频因子将时钟信号分频后形成不同频点的时钟信号。

切频单元，从各所述第一分频电路获取不同频点的时钟信号，并根据从配置子模块获得的切频单元控制信息在所述不同频点的时钟信号中确定所需频点的时钟信号。

具体而言，切频单元包括多个输入端口，所述多个输入端口分别与多个所述第一分频电路对应连接并接收各所述第一分频电路输出的不同频点的时钟信号；所述切频单元还包括控制端和至少一个输出端口，所述控制端与配置子模块连接并接收来自配置子模块的切频单元控制信息，所述输出端口与片上控制单元连接，所述切频单元根据所述切频单元控制信息确定所需频点的时钟信号并将所需频点的分频时钟信号发送至片上控制单元。

可选地，当切频单元所在的时钟信号传输路径上的单元或电路对毛刺不敏感时，切频单元采用普通复用器（mux）。当切频单元所在的时钟信号传输路径上的单元或电路对毛刺敏感时，切频单元采用无冲突复用器（glitch free mux）。

片上控制单元，从切频单元获取所需频点的时钟信号并进行时钟配置，输出配置后的时钟信号。

还包括时钟输出端口（未图示），至少与IP核单元及复位模块连接；所述时钟输出端口从片上控制单元获取配置后的时钟信号，并向IP核及复位模块输出所获取的时钟信号。

复位模块，设置为硬件块，所述复位模块包括至少与时钟模块的时钟输出端口连接的复位源，所述复位源向IP核单元输出复位信号。

上述时钟复位系统方案，为多时钟域场景提供了结构简单、动态灵活的低功耗时钟复位方案。具体而言，该方案中，通过将主功能子模块中的第一分频单元、切频单元和片上控制单元以及复位模块设置为硬件块，从而实现了结构简单、功能可靠的时钟树，避免了现有时钟复位方案中存在的时钟树优化困难。且能够为多时钟域场景下，SOC上的IP核提供多频点的时钟信号，满足多时钟域场景下的时钟复位需求。

同时本方案的主功能子模块所提供的结构清晰的时钟树能够从以下方面帮助节省SOC芯片的翻转功耗：

1.减少时钟偏斜（Clock Skew）：清晰的时钟树结构可以减少时钟信号在不同部分的到达时间差，从而减少时钟偏斜。时钟偏斜可能会导致更多的翻转，从而增加功耗。

2.减少时钟门数量：清晰的时钟树结构可以减少不必要的时钟门，从而减少功耗。每个时钟门都会消耗一定的功耗。

3.优化时钟频率和占空比：清晰的时钟树结构可以更好地控制时钟频率和占空比，从而减少不必要的翻转，降低功耗。

4.提高时钟信号质量：清晰的时钟树结构可以提高时钟信号的质量，减少时钟抖动和噪声，从而减少不必要的翻转，降低功耗。

在一个具体的实施例中，如图2所示，主功能子模块还包括第二分频单元，所述第二分频单元包括多个并行的第二分频电路，所述第二分频电路从所述切频单元获取所需频点的时钟信号，并根据分频因子将所需频点的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至不同的片上控制单元；

片上控制单元，从第二分频单元获取分频后的所需频点的时钟信号并进行时钟配置，输出配置后的时钟信号。

在一个具体的实施例中，如图2所示，主功能子模块还包括第三分频单元，所述第三分频单元包括多个并行的第三分频电路，所述第三分频电路从所述片上控制单元获取配置后的时钟信号，并根据分频因子将配置后的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至时钟输出端口；

时钟输出端口，从第三分频单元获取分频后的配置后的时钟信号，并向IP核及复位模块输出所获取的时钟信号。

上述第一分频电路、第二分频电路、第三分频电路均为如下结构：包括一时钟信号通路，当上述时钟信号通路中不包含分频器时，分频电路的分频因子为1；当上述时钟信号通路中包含分频器时，分频电路的分频因子为分频器的分频因子。

分频器是一种数字电路，它接收一个输入时钟信号，并生成一个输出时钟信号，其频率是输入时钟信号频率的一部分。在一个具体的实施例中，上述输入时钟信号的频率与输出时钟信号的频率之间的倍率为分频器的分频因子。例如，如果分频器的分频因子是2，那么输出时钟信号的频率将是输入时钟信号频率的一半。如果分频因子是10，那么输出时钟信号的频率将是输入时钟信号频率的十分之一。

需要说明的是，上述第二分频单元和第三分频单元可以择一地设置于主功能子模块中；也可以同时设置于主功能子模块中，为IP核单元提供更多不同频点的时钟信号。

进一步地，所述主功能子模块的每个单元或电路均设置有时钟门。即时钟源单元、第一分频电路、切频单元、第二分频电路、第三分频电路、片上控制单元均设置有时钟门。所述时钟门接收来自配置子模块的时钟门控配置信息，并根据时钟门控配置信息控制时钟门所在单元或电路输出或关断时钟信号。所述主功能单元配置信息还包括时钟门控配置信息，所述时钟门从所述配置子模块获取所述时钟门控配置信息。

具体而言，时钟门控配置信息用于控制时钟门的开关，以实现时钟的动态关断。在一个具体的实施例中，时钟门控配置信息可以是一个二进制数，其中的每一位对应于一个时钟门，当某一位为1时，表示对应的时钟门打开，当某一位为0时，表示对应的时钟门关闭。例如，如果时钟门控配置信息是四位的二进制数“1010”，那么该时钟门控配置信息可以控制4个时钟门，且对应的时钟门将被配置为“开-关-开-关”。

进一步地，在所述主功能子模块及其所连接的时钟源单元、IP核单元所构成的每个时钟信号传输路径上，在时钟信号传输方向上的相邻的前一级单元或电路与后一级单元或电路之间均设置有反压逻辑电路，所述后一级单元或电路在其时钟信号关断时向反压逻辑电路发送控制信号，反压逻辑电路根据控制信号配置所述前一级单元或电路的时钟门关断时钟信号，以实现时钟逐级关断；

一个单元或电路连接有多个后一级单元或电路，则与该单元或电路连接的反压逻辑电路中设置有逻辑或门，以实现当且仅当该单元或电路所连接的多个后一级单元或电路均关断时钟信号时，反压逻辑电路配置该单元或电路的时钟门关断时钟信号。

具体而言，主功能子模块中的第一分频电路、切频单元、第二分频电路、片上控制单元、第三分频电路均设置有时钟门，如图3所示，相邻的前一级单元或电路与后一级单元或电路之间均设置有反压逻辑电路。例如，时钟源单元与第一分频电路之间设置有反压逻辑电路，第一分频电路与切频单元之间设置有反压逻辑电路，切频单元与第二分频电路之间或切频单元与片上控制单元之间设置有反压逻辑电路，第二分频电路与片上控制单元，片上控制单元与第三分频电路之间或片上控制单元与IP核单元设置有反压逻辑电路，第三分频电路与IP核单元之间设置有反压逻辑电路。上述控制信号包括IP核单元向其与所其连接的前一级单元或电路（即片上控制单元或第三分频电路）之间的反压逻辑电路发送的active信号（即通过协议自定义的有效的控制信号）、第三分频电路向其与所其连接的前一级单元或电路（即片上控制单元）之间的反压逻辑电路发送的active信号、片上控制单元向其与所其连接的前一级单元或电路（即第二分频电路或切频单元）之间的反压逻辑电路发送的active信号、第二分频电路向其与所其连接的前一级单元或电路（即切频单元）之间的反压逻辑电路发送的active信号、切频单元向其与所其连接的前一级单元或电路（即第一分频电路）之间的反压逻辑电路发送的active信号、第一分频电路向其与所其连接的前一级单元或电路（即时钟源单元）之间的反压逻辑电路发送的active信号。

在一个具体的实施例中，某一单元或电路仅连接有一个后一级单元或电路，此时所述反压逻辑电路可以仅包括一条从上述的后一级单元或电路向该单元或电路的时钟门传输控制信号的信号通路。例如，如图4所示，设置于片上控制单元与IP核单元之间的反压逻辑电路，包括从IP核单元向片上控制单元的时钟门传输控制信号的信号通路。此时协议自定义的控制信号与上述的该单元或电路的时钟门关闭所对应的时钟门控配置信息相同。当该单元或电路的时钟门关闭所对应的时钟门控配置信息为“0”，则当控制信号为“1”时，该单元或电路的时钟门打开，当控制信号为“0”时，该单元或电路的时钟门关闭。当上述的后一级单元或电路的关断时钟信号时，通过该信号通路向该单元或电路发送active信号，即有效的控制信号“0”，使该单元或电路的时钟门关闭，从而实现时钟逐级关断。

在一个具体的实施例中，某一单元或电路仅连接有一个后一级单元或电路，此时所述反压逻辑电路可以包括一条从后一级单元或电路向该单元或电路的时钟门传输控制信号的信号通路，以及设置于上述信号通路中的逻辑门。例如，如图5所示，设置于第二分频电路与片上控制单元之间的反压逻辑电路，包括从片上控制单元向第二分频电路的时钟门传输控制信号的信号通路，以及设置于该信号通路中的逻辑非门。此时，协议自定义的控制信号与上述的该单元或电路的时钟门关闭所对应的时钟门控配置信息相反。当上述的该单元或电路的时钟门关闭所对应的时钟门控配置信息为“0”时，逻辑非门将控制信号取反，即当控制信号为1时，逻辑非门将控制信号取反为0，此时该单元或电路的时钟门关闭；当控制信号为0时，逻辑非门将控制信号取反为1，此时该单元或电路的时钟门打开。当上述的后一级单元或电路的关断时钟信号时，通过该信号通路向该单元或电路发送active信号，即有效的控制信号“1”，使该单元或电路的时钟门关闭，从而实现时钟逐级关断。

在一个具体的实施例中，某一单元或电路仅连接有多个后一级单元或电路，如图6所示，此时所述反压逻辑电路至少包括多条从上述的多个后一级单元或电路向该单元或电路的时钟门传输控制信号的信号传输路径，上述信号传输路径经过逻辑或门后连接至该单元或电路。例如，设置于切频单元与多个片上控制单元之间的反压逻辑电路，包括从多条从片上控制单元向切频单元的时钟门传输控制信号的信号传输路径，上述信号传输路径经过逻辑或门后连接至切频单元。控制信号与上述的该单元或电路的时钟门关闭所对应的时钟门控配置信息相同。当上述的该单元或电路的时钟门关闭所对应的时钟门控配置信息为“0”时，逻辑或门将多个控制信号进行或运算，即当多个控制信号均为0时，逻辑或门将多个控制信号进行或运算后的结果输出至时钟门，此时该单元或电路的时钟门关闭；当多个控制信号中至少有一个为1时，逻辑或门将多个控制信号进行或运算后的结果输出至时钟门，此时该单元或电路的时钟门依然开启。因此，当且仅当上述所有的后一级单元或电路均关断时钟信号时，通过该反压逻辑电路向该单元或电路发送active信号，即有效的控制信号“0”，使该单元或电路的时钟门关闭，从而实现时钟逐级关断，避免某个后一级单元或电路的时钟信号关断后，影响其他的同级单元或电路正常工作。本领域技术人员可以理解的是，当控制信号与上述的该单元或电路的时钟门所对应的时钟门控配置信息相反时，使反压逻辑电路中的信号传输路径经过逻辑或非门，同样可以实现上述功能。

作为一个具体的实施例，图7所示的主功能子模块及其所连接的时钟源单元、IP核单元所构成的每个时钟信号传输路径，包括一个时钟源单元pll、与时钟源单元pll连接的第一分频单元、切频单元、与切频单元连接的第二分频单元、与第二分频单元中的各第二分频电路对应连接的多个片上控制单元OCC、与每个片上控制单元OCC对应连接的第三分频电路、四个IP核单元IP0、IP1、IP2、IP3。其中，第一分频单元包括三条第一分频电路，第二分频单元包括三条第二分频电路，第三分频电路共有5条，分别为仅设有时钟门ICG并与第一个片上控制单元OCC连接的第三分频电路L1、仅设有时钟门ICG并与第二个片上控制单元OCC连接的第三分频电路L2、设有时钟门ICG和一分频器DIV2的第三分频电路L3、设有时钟门ICG和另一分频器DIV4的第三分频电路L4、仅设有时钟门ICG并与第三个片上控制单元OCC连接的第三分频电路L5。IP核单元IP0与第三分频电路L2连接，接收来自仅第三分频电路L2的时钟信号。IP核单元IP2与第三分频电路L1连接，接收来自仅第三分频电路L1的时钟信号。IP核单元IP3与第三分频电路L5连接，接收来自仅第三分频电路L5的时钟信号。IP核单元IP1分别与设有时钟门ICG和一分频器DIV2的第三分频电路L3、设有时钟门ICG和另一分频器DIV4的第三分频电路L4连接，接收来自上述两条第三分频电路的时钟信号。上述相邻的前一级单元或电路与后一级单元或电路之间均设置有反压逻辑电路，反压逻辑电路的传输路径如图中虚线部分所示。该实施例中，技术人员通过协议自定义的控制信号与上述各单元或电路的时钟门ICG关闭所对应的时钟门ICG控配置信息相同。IP0与第三分频电路L2的时钟门ICG之间、IP2与第三分频电路L1的时钟门ICG之间、IP3与第三分频电路L5的时钟门ICG之间设置的反压逻辑电路均分别包括一条传输控制信号的信号通路。IP1与第三分频电路L3的时钟门ICG之间设置的反压逻辑电路包括一条传输控制信号的信号通路。IP1与第三分频电路L4的时钟门ICG之间设置的反压逻辑电路包括一条传输控制信号的信号通路。第三分频电路L1、L5与各自所连接的片上控制单元OCC的时钟门之间的反压逻辑电路、各片上控制单元OCC与所连接的第二分频电路的时钟门ICG之间的反压逻辑电路同样包括一条传输控制信号的信号通路。第三分频电路L2、L3、L4与第二个片上控制单元OCC的时钟门之间的反压逻辑电路包括三条传输控制信号的信号通路，上述三条传输控制信号的信号通路经过逻辑或门后连接至片上控制单元OCC的时钟门。各第二分频电路与切频单元的时钟门之间的反压逻辑电路包括三条传输控制信号的信号通路，上述三条传输控制信号的信号通路经过逻辑或门后连接至切频单元的时钟门。切频单元与各第一分频电路的时钟门ICG之间的反压逻辑电路分别包括一条传输控制信号的信号通路。各第一分频电路与时钟源单元pll的时钟门ICG之间的反压逻辑电路包括三条传输控制信号的信号通路，上述三条传输控制信号的信号通路经过逻辑或门后连接至切频单元的时钟门。

图7所示系统的时钟逐级关断的具体工作方式包括以下情况：

1.当检测到IP2不使用来自第三分频电路L1的时钟信号，而IP0、IP1、IP3均正常获取时钟信号时，IP2通过反压逻辑电路发送active信号，即有效的控制信号至第三分频电路L1的时钟门ICG使该时钟门ICG关断时钟信号，第三分频电路L1通过反压逻辑电路发送active信号至所连接的片上控制单元OCC的时钟门使该时钟门ICG关断时钟信号。上述片上控制单元OCC通过反压逻辑电路发送active信号至所连接的第二分频电路的时钟门ICG使该时钟门ICG关断时钟信号。上述第二分频电路通过反压逻辑电路发送active信号，但由于同级的其他第二分频电路未关断时钟信号，因此切频单元以及图示其他单元或单路均正常工作。同理可得，当检测到IP3不使用来自第三分频电路L5的时钟信号，而IP0、IP1、IP2均正常获取时钟信号时的工作方式。

2.当检测到IP0不使用来自第三分频电路L2的时钟信号，而IP1、IP2、IP3正常获取时钟信号时，IP0通过反压逻辑电路发送active信号至对应的第三分频电路L2的时钟门ICG使该时钟门ICG关断时钟信号，第三分频电路L2通过反压逻辑电路向所连接的片上控制单元OCC的时钟门发送active信号，但由于存在同级的IP1未关断时钟信号，该片上控制单元OCC以及图示其他单元或单路均正常工作。

3.当检测到IP1不使用来自第三分频电路L2和/或第三分频电路L3的时钟信号，而IP0、IP2、IP3正常获取时钟信号时，IP1通过反压逻辑电路发送active信号至对应的第三分频电路L2和/或L3的时钟门ICG使该时钟门ICG关断时钟信号，第三分频电路L2和/或L3通过反压逻辑电路向所连接的片上控制单元OCC的时钟门发送active信号，但由于存在同级的IP0未关断时钟信号，该片上控制单元OCC以及图示其他单元或单路均正常工作。

4.当检测到IP1不使用来自第三分频电路L2和第三分频电路L3的时钟信号、IP0不使用来自第三分频电路L2的时钟信号，而IP2、IP3正常获取时钟信号时，IP0、IP1通过反压逻辑电路发送active信号至对应的第三分频电路L2、L3、L4的时钟门ICG使该时钟门ICG关断时钟信号，第三分频电路L2、L3、L4分别通过反压逻辑电路发送active信号至所连接的片上控制单元OCC的时钟门使该时钟门ICG关断时钟信号。上述片上控制单元OCC通过反压逻辑电路发送active信号至所连接的第二分频电路的时钟门ICG使该时钟门ICG关断时钟信号。上述第二分频电路通过反压逻辑电路发送active信号，但由于存在同级的其他第二分频电路未关断时钟信号，因此切频单元以及图示其他单元或单路均正常工作。

5.当检测到IP0、IP1、IP2、IP3均不使用来自第三分频电路L1、L2、L3、L4、L5的时钟信号时，IP2通过反压逻辑电路发送active信号至第三分频电路L1的时钟门ICG使该时钟门ICG关断时钟信号，IP0、IP1通过反压逻辑电路发送active信号至对应的第三分频电路L2、L3、L4的时钟门ICG使该时钟门ICG关断时钟信号，IP3通过反压逻辑电路发送active信号至第三分频电路L5的时钟门ICG使该时钟门ICG关断时钟信号。第三分频电路L1、L2、L3、L4、L5分别通过反压逻辑电路发送控制active信号至所连接的片上控制单元OCC的时钟门使该时钟门ICG关断时钟信号，致使所有片上控制单元OCC均关断时钟信号。上述片上控制单元OCC通过反压逻辑电路发送active信号至所连接的第二分频电路的时钟门ICG使该时钟门ICG关断时钟信号，致使所有第二分频电路均关断时钟信号。上述第二分频电路通过反压逻辑电路发送active信号，此时所有同级的第二分频电路均关断时钟信号，因此active信号通过反压逻辑电路发送至切频单元的时钟门，使切频单元关断时钟信号。切频单元通过反压逻辑电路发送active信号至各第一分频电路的时钟门ICG，使所有第一分频电路均关断时钟信号。所有第一分频电路均发送active信号，此时所有同级的第一分频电路均关断时钟信号，active信号通过反压逻辑电路发送至时钟源单元pll的时钟门ICG，使时钟源单元pll关断时钟信号。

上述时钟逐级关断的实现方式，使用组合逻辑实现，结构简单，易于实现，能减少时钟TOGGLE时间，且能进一步有效降低翻转功耗。

进一步地，如图8、9所示，时钟模块还包括调试输出子模块，所述调试输出子模块包括调试输出端口和调试输出控制单元，所述调试输出端口与调试输出控制单元连接，所述调试输出控制单元接收来自配置子模块的调试输出控制信息以及来自时钟源单元、主功能子模块、IP核单元、复位模块的一个或多个时钟信号，根据调试输出控制信息选择待测的时钟信号，并对待测的时钟信号进行配置后，向调试输出端口发送经过配置的待测的时钟信号。

具体而言，调试输出控制单元主要包括与时钟源单元、主功能子模块、IP核单元、复位模块连接的多级mux和内置分频电路，通过配置子模块的调试输出控制信息配置其中的mux选择待测的时钟信号，并通过内置第一分频电路对调试输出控制单元所选出的信号进行分频并输出到调试输出端口方便调试观测。调试输出端口通常为SOC芯片的pad口。

具体地，如图10所示，复位模块包括异步复位同步释放单元、全局复位控制单元和复位信号输出单元，其中，

异步复位同步释放单元，包括多个逻辑门组成的逻辑电路，该单元接受多个IP核单元的异步复位信号及mask异步复位信号，并通过多个逻辑门处理产生同步释放信号；

全局复位控制单元，获取异步复位同步释放单元输出的同步释放信号和外部输入的全局复位配置信号，通过逻辑门处理产生全局复位信号；

复位信号输出单元，获取全局复位信号和从主功能子模块的时钟输出端口输出的时钟信号，通过触发器处理产生时钟同步的复位信号，并输出复位信号。

进一步地，复位模块还包括计数器，所述计数器获取全局复位信号和时钟输出端口输出的时钟信号，通过计数器计数产生延迟的全局复位信号；

所述复位信号输出单元，获取延迟的全局复位信号和时钟信号，通过触发器处理产生时钟同步的复位信号，并输出复位信号。

作为一个具体的实施例，如图10所示，复位模块的异步复位同步释放单元包括多个并行设置的逻辑或门，每个逻辑或门接收一个对应的IP核单元的mask异步复位信号（包括图示的mask0_rst、mask1_rst、mask2_rst）和异步复位信号（包括图示的soc异步复位信号soc0_rst、soc1_rst、soc2_rst）作为输入信号。因此，只有在所有IP核单元均输入有效的mask异步复位信号或soc异步复位信号时，该异步复位同步释放单元才会释放同样有效的同步释放信号。因此该异步复位同步释放单元可以实现接收到异步复位信号后，产生并输出同步释放信号。

全局复位控制单元为一逻辑与门，其一个输入为异步复位同步释放单元的输出信号，另一个输入为全局复位信号（图示的sw_rst），只有当异步复位同步释放单元的输出信号为有效的同步释放信号，且全局复位信号同为有效信号时，全局复位控制单元才会产生有效的全局复位信号。

计数器，其输入为全局复位信号和来自时钟输出端口输出的时钟信号(图示的clk)，当全局复位信号为有效信号时，计数器开始计数，当计数器计数到一定值时，输出全局复位信号。由于计数器的计数时间与时钟信号的频率有关，因此可以通过调整计数器的计数值来调整全局复位信号的输出延迟时间。针对有复位顺序要求的场景，通过计数器来延迟复位信号的释放。

复位信号输出单元为触发器，触发器的三路输入分别为：数据输入、时钟输入、复位输入。其复位输入为固定的高电平(图示的1‘b1)，时钟输入接收来自时钟输出端口输出的时钟信号(图示的clk)，数据输入为全局复位信号。当时钟信号为有效信号时，触发器将数据输入的值输出至复位信号输出单元的输出端口，即将即全局复位信号作为复位信号输出，从而实现输出时钟同步的复位信号（图示的sync_rst）。

实施例2：一种芯片，包括顶层模块和多个功能模块，在所述顶层模块和各功能模块中分别内置有如实施例1所述的多时钟域时钟复位系统。

本领域技术人员可以理解的是，可以设置芯片中每个功能模块及顶层模块中的调试模块所选出的信号串联输出至到芯片上设置的总调试模块，并进行最后一轮选择输出。上述总调试模块可以设置为，与各功能模块、顶层模块中的调试模块同构。

通过在顶层模块、各个功能模块内部都分别实现一个时钟域时钟复位系统，将时钟复位系统中的模块作为硬模块，简化了后端实现难度，同时各功能模块、顶层模块的时钟复位方案相互独立，便于明确各个模块之间的时钟复位关系。在动态调频调压等多时钟域场景中采用了结构简单、动态灵活的低功耗时钟复位方案。

需要说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的范围，其均应涵盖在本发明的权利要求范围中。

Claims (10)

1.一种低功耗的多时钟域时钟复位系统，其特征在于，包括时钟模块、复位模块；其中，

时钟模块包括配置子模块和主功能子模块，其中，

配置子模块，包括寄存器，所述寄存器接收并存储外部输入的主功能单元配置信息；所述主功能单元配置信息至少包括切频单元控制信息；

主功能子模块，设置为硬件块，所述主功能子模块包括多个按序级联的单元，所述多个级联的单元至少包括：按序级联的第一分频单元、切频单元和片上控制单元；其中，

所述主功能子模块至少连接有两个提供不同频率的时钟信号的时钟源单元；

第一分频单元，包括多个并行的具有不同分频因子的第一分频电路；所述第一分频电路从时钟源单元获取时钟信号，根据分频因子将时钟信号分频后形成不同频点的时钟信号；

切频单元，从各所述第一分频电路获取不同频点的时钟信号，并根据从配置子模块获得的切频单元控制信息在所述不同频点的时钟信号中确定所需频点的时钟信号；

片上控制单元，从切频单元获取所需频点的时钟信号并进行时钟配置，输出配置后的时钟信号；

还包括时钟输出端口，至少与IP核单元及复位模块连接；所述时钟输出端口从片上控制单元获取配置后的时钟信号，并向IP核及复位模块输出所获取的时钟信号；

复位模块，设置为硬件块，所述复位模块包括至少与时钟模块的时钟输出端口连接的复位源，所述复位源向IP核单元输出复位信号。

2.根据权利要求1所述的系统，其特征在于：所述主功能子模块还包括第二分频单元，所述第二分频单元包括多个并行的第二分频电路，所述第二分频电路从所述切频单元获取所需频点的时钟信号，并根据分频因子将所需频点的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至不同的片上控制单元；

片上控制单元，从第二分频单元获取分频后的所需频点的时钟信号并进行时钟配置，输出配置后的时钟信号。

3.根据权利要求1所述的系统，其特征在于：主功能子模块还包括第三分频单元，所述第三分频单元包括多个并行的第三分频电路，所述第三分频电路从所述片上控制单元获取配置后的时钟信号，并根据分频因子将配置后的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至时钟输出端口；

时钟输出端口，从第三分频单元获取分频后的配置后的时钟信号，并向IP核及复位模块输出所获取的时钟信号。

4.根据权利要求1-3中任一项所述的系统，其特征在于：所述主功能子模块的每个单元或电路均设置有时钟门，所述时钟门接收来自配置子模块的时钟门控配置信息，并根据时钟门控配置信息控制时钟门所在单元或电路输出或关断时钟信号；

所述主功能单元配置信息还包括时钟门控配置信息,所述时钟门从所述配置子模块获取所述时钟门控配置信息。

5.根据权利要求4所述的系统，其特征在于：在所述主功能子模块及其所连接的时钟源单元、IP核单元所构成的每个时钟信号传输路径上，在时钟信号传输方向上的相邻的前一级单元或电路与后一级单元或电路之间均设置有反压逻辑电路，所述后一级单元或电路在其时钟信号关断时向反压逻辑电路发送控制信号，反压逻辑电路根据控制信号配置所述前一级单元或电路的时钟门关断时钟信号，以实现时钟逐级关断；

一个单元或电路连接有多个后一级单元或电路，则与该单元或电路连接的反压逻辑电路中设置有逻辑或门，以实现当且仅当该单元或电路所连接的多个后一级单元或电路均关断时钟信号时，反压逻辑电路配置该单元或电路的时钟门关断时钟信号。

6.根据权利要求1所述的系统，其特征在于：时钟模块还包括调试输出子模块，所述调试输出子模块包括调试输出端口和调试输出控制单元，所述调试输出端口与调试输出控制单元连接，所述调试输出控制单元接收来自配置子模块的调试输出控制信息以及来自时钟源单元、主功能子模块、IP核单元、复位模块的一个或多个时钟信号，根据调试输出控制信息选择待测的时钟信号，并对待测的时钟信号进行配置后，向调试输出端口发送经过配置的待测的时钟信号。

7.根据权利要求1所述的系统，其特征在于：所述时钟信号传输路径上的单元或电路对毛刺敏感，所述切频单元采用无冲突复用器。

8.根据权利要求1所述的系统，其特征在于：复位模块包括异步复位同步释放单元、全局复位控制单元和复位信号输出单元，其中，

异步复位同步释放单元，包括多个逻辑门组成的逻辑电路，该单元接受多个IP核单元的异步复位信号及mask异步复位信号，并通过多个逻辑门处理产生同步释放信号；

全局复位控制单元，获取异步复位同步释放单元输出的同步释放信号和外部输入的全局复位配置信号，通过逻辑门处理产生全局复位信号；

复位信号输出单元，获取全局复位信号和从主功能子模块的时钟输出端口输出的时钟信号，通过触发器处理产生时钟同步的复位信号，并输出复位信号。

9.根据权利要求8所述的系统，其特征在于：复位模块还包括计数器，所述计数器获取全局复位信号和时钟输出端口输出的时钟信号，通过计数器计数产生延迟的全局复位信号；

所述复位信号输出单元，获取延迟的全局复位信号和时钟信号，通过触发器处理产生时钟同步的复位信号，并输出复位信号。

10.一种芯片，其特征在于：包括顶层模块和多个功能模块，在所述顶层模块和各功能模块中分别内置有如权利要求1-9中任一项所述的多时钟域时钟复位系统。