JP3148445B2 - マルチプレクサ回路 - Google Patents
マルチプレクサ回路Info
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- JP3148445B2 JP3148445B2 JP2835593A JP2835593A JP3148445B2 JP 3148445 B2 JP3148445 B2 JP 3148445B2 JP 2835593 A JP2835593 A JP 2835593A JP 2835593 A JP2835593 A JP 2835593A JP 3148445 B2 JP3148445 B2 JP 3148445B2
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- Japan
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- circuit
- input
- signal
- phase
- timing signal
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、各種ディジタル回路に
おいてよく用いられる機能ブロック回路の一つであるマ
ルチプレクサ回路に関し、詳しくは入力データ信号を任
意の位相で入力できる同期機能付きのマルチプレクサ回
路に関するものである。
おいてよく用いられる機能ブロック回路の一つであるマ
ルチプレクサ回路に関し、詳しくは入力データ信号を任
意の位相で入力できる同期機能付きのマルチプレクサ回
路に関するものである。
【０００２】
【従来の技術】従来の同期機能付きマルチプレクサ回路
を図５のブロック図に示す。図において、１は入力取り
込み用の内部動作用タイミング信号によりＮ本の入力端
子からの低速なディジタルの入力データ信号を多重化し
てＮ倍の伝送速度を有する１本の出力端子に高速ディジ
タル信号を出力するマルチプレクサ本体部、５は電源投
入の信号に従い入力タイミングに合ったＮ分周回路のリ
セット信号を生じる回路、６は上記入力取り込み用の内
部動作用タイミング信号を発生するためのリセット付き
Ｎ分周回路である。このように、従来は低速な入力デー
タ信号の取り込みのためのタイミング信号を発生するＮ
分周回路６を、リセット入力付きとし、電源投入等の起
動時に上記の回路５からリセット信号を与えて、低速な
入力データ信号にその動作位相を合わせる構成とするの
が一般的であった。
を図５のブロック図に示す。図において、１は入力取り
込み用の内部動作用タイミング信号によりＮ本の入力端
子からの低速なディジタルの入力データ信号を多重化し
てＮ倍の伝送速度を有する１本の出力端子に高速ディジ
タル信号を出力するマルチプレクサ本体部、５は電源投
入の信号に従い入力タイミングに合ったＮ分周回路のリ
セット信号を生じる回路、６は上記入力取り込み用の内
部動作用タイミング信号を発生するためのリセット付き
Ｎ分周回路である。このように、従来は低速な入力デー
タ信号の取り込みのためのタイミング信号を発生するＮ
分周回路６を、リセット入力付きとし、電源投入等の起
動時に上記の回路５からリセット信号を与えて、低速な
入力データ信号にその動作位相を合わせる構成とするの
が一般的であった。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の構成では、温度変動などに起因する位相の
変動が起こる場合には、動作中にＮ分周回路６の動作位
相を合わせ直す必要のある状態、いわゆる同期外れとな
ったとき、この状態を検出して再度リセット信号を発生
させる再起動手段を別途設ける必要があり、一般にその
ような機能を実現する制御回路は複雑で、しかもリセッ
ト信号を与えるタイミングは、出力端子側の高速側クロ
ックの１ビットより十分小さい位相誤差とする必要があ
るため、高速動作が必要な回路となる。このため、該制
御回路の性能によってマルチプレクサの最高動作速度が
制限されていた。
ような従来の構成では、温度変動などに起因する位相の
変動が起こる場合には、動作中にＮ分周回路６の動作位
相を合わせ直す必要のある状態、いわゆる同期外れとな
ったとき、この状態を検出して再度リセット信号を発生
させる再起動手段を別途設ける必要があり、一般にその
ような機能を実現する制御回路は複雑で、しかもリセッ
ト信号を与えるタイミングは、出力端子側の高速側クロ
ックの１ビットより十分小さい位相誤差とする必要があ
るため、高速動作が必要な回路となる。このため、該制
御回路の性能によってマルチプレクサの最高動作速度が
制限されていた。
【０００４】本発明の目的は、従来の同期機能付きマル
チプレクサにおけるＮ分周回路のリセット信号発生のた
めの制御回路が複雑かつ高速動作が必要な回路であると
いう問題点を解決し、より高い最高動作速度を有し、比
較的簡単な構造の同期機能付きのマルチプレクサ回路を
提供することにある。
チプレクサにおけるＮ分周回路のリセット信号発生のた
めの制御回路が複雑かつ高速動作が必要な回路であると
いう問題点を解決し、より高い最高動作速度を有し、比
較的簡単な構造の同期機能付きのマルチプレクサ回路を
提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、Ｎ本の入力端子より入力する低速ディ
ジタル信号を多重化しＮ倍の伝送速度を有する１本の出
力端子に高速ディジタル信号を出力するいわゆるマルチ
プレクサ回路において、入力端子側の内部回路が入力信
号を取り込むためのタイミング信号を出力端子側の内部
回路の基本動作用のタイミング信号より発生するＮ分周
回路と、該Ｎ分周回路の発生するタイミング信号と外部
より与えられる前記低速ディジタル信号の位相を示すタ
イミング信号の位相不一致を検出する位相比較回路と、
該位相比較回路が位相不一致を検出する毎に前記Ｎ分周
回路の動作を一時停止させる制御回路と、を具備する構
成としている。
め、本発明では、Ｎ本の入力端子より入力する低速ディ
ジタル信号を多重化しＮ倍の伝送速度を有する１本の出
力端子に高速ディジタル信号を出力するいわゆるマルチ
プレクサ回路において、入力端子側の内部回路が入力信
号を取り込むためのタイミング信号を出力端子側の内部
回路の基本動作用のタイミング信号より発生するＮ分周
回路と、該Ｎ分周回路の発生するタイミング信号と外部
より与えられる前記低速ディジタル信号の位相を示すタ
イミング信号の位相不一致を検出する位相比較回路と、
該位相比較回路が位相不一致を検出する毎に前記Ｎ分周
回路の動作を一時停止させる制御回路と、を具備する構
成としている。
【０００６】
【作用】本発明のマルチプレクサ回路では、位相比較回
路が、Ｎ分周回路の発生する低速ディジタル信号を取り
込むためのタイミング信号とその低速ディジタル信号の
位相を示すタイミング信号との位相不一致を検出する毎
に、Ｎ分周回路の一時停止を繰り返すという、高速動作
の必要のない比較的簡単な回路構成で、Ｎ分周回路の動
作位相を自動的に調整し、Ｎ分周回路が発生するタイミ
ング信号を前記低速ディジタル信号の取り込みに最適な
位相に調整することを可能にする。
路が、Ｎ分周回路の発生する低速ディジタル信号を取り
込むためのタイミング信号とその低速ディジタル信号の
位相を示すタイミング信号との位相不一致を検出する毎
に、Ｎ分周回路の一時停止を繰り返すという、高速動作
の必要のない比較的簡単な回路構成で、Ｎ分周回路の動
作位相を自動的に調整し、Ｎ分周回路が発生するタイミ
ング信号を前記低速ディジタル信号の取り込みに最適な
位相に調整することを可能にする。
【０００７】
【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。
細に説明する。
【０００８】図１は本発明の一実施例の基本構成を示す
ブロック図である。本実施例の基本構成は、タイミング
発生機能を除くマルチプレクサ本体回路１、位相比較回
路２、制御回路３、一時停止機能付きＮ分周回路４をも
って構成される。マルチプレクサ本体回路１には、Ｎ本
の入力端子からの低速なディジタルの入力データ信号が
入力される。また、この入力データ信号の位相を示す入
力タイミング信号が位相比較回路２に入力されている。
位相比較回路２は、Ｎ分周回路４の発生する内部回路動
作用タイミング信号と外部より与えられた上記入力タイ
ミング信号の位相不一致を検出し、位相ずれ検出信号を
制御回路３へ出力する。制御回路３はその位相ずれ検出
信号にしたがってＮ分周回路４へ停止制御信号を出力す
る。Ｎ分周回路４は、内部回路動作用タイミング信号を
含む、入力端子側の内部回路が入力信号を取り込むため
のタイミング信号を、出力端子側の基本動作用のタイミ
ング信号（高速側クロック）より発生するとともに、上
記停止制御信号によりその動作を一時停止する。マルチ
プレクサ本体回路１は、上記入力取込用のタイミング信
号によりＮ本の入力端子より入力された低速ディジタル
信号を多重化し、Ｎ倍の伝送速度を有する１本の出力端
子に高速ディジタル信号を出力する。
ブロック図である。本実施例の基本構成は、タイミング
発生機能を除くマルチプレクサ本体回路１、位相比較回
路２、制御回路３、一時停止機能付きＮ分周回路４をも
って構成される。マルチプレクサ本体回路１には、Ｎ本
の入力端子からの低速なディジタルの入力データ信号が
入力される。また、この入力データ信号の位相を示す入
力タイミング信号が位相比較回路２に入力されている。
位相比較回路２は、Ｎ分周回路４の発生する内部回路動
作用タイミング信号と外部より与えられた上記入力タイ
ミング信号の位相不一致を検出し、位相ずれ検出信号を
制御回路３へ出力する。制御回路３はその位相ずれ検出
信号にしたがってＮ分周回路４へ停止制御信号を出力す
る。Ｎ分周回路４は、内部回路動作用タイミング信号を
含む、入力端子側の内部回路が入力信号を取り込むため
のタイミング信号を、出力端子側の基本動作用のタイミ
ング信号（高速側クロック）より発生するとともに、上
記停止制御信号によりその動作を一時停止する。マルチ
プレクサ本体回路１は、上記入力取込用のタイミング信
号によりＮ本の入力端子より入力された低速ディジタル
信号を多重化し、Ｎ倍の伝送速度を有する１本の出力端
子に高速ディジタル信号を出力する。
【０００９】以上のように構成した実施例の動作および
作用を述べる。
作用を述べる。
【００１０】図２は本実施例の動作を示す同期外れ時の
タイムチャートで、時間軸は左から右へ進む。入力デー
タは前記説明中では変化点のみに意味があるのでＮ本の
入力をまとめて一般化した表現になっている。本実施例
の同期機能付きマルチプレクサ回路は、電源投入直後あ
るいは入力データ信号の乱れによる同期はずれ状態の時
には入力データ信号の取り込みに適さない位相でタイミ
ング信号の発生が行われており、そのために位相比較回
路２が位相ずれを検出する毎に制御回路３より停止制御
信号が発生し、Ｎ分周回路４の動作位相が高速側クロッ
クにおける１クロック分ずつ遅らされて、自動的にその
動作位相が入力データ信号の取り込みに最適な位相に調
整される。なお、図２では位相比較回路出力として位相
比較出力を示し、このうち所定のタイミングにかかる幅
以上の位相比較出力のみが位相ずれ検出信号として制御
回路３に入力される。また、位相ずれ検出が連続する場
合には、制御回路３等が最初の位相ずれ検出信号で動作
している間に検出された位相ずれは最初の信号と一体の
ものとして扱われることがある。
タイムチャートで、時間軸は左から右へ進む。入力デー
タは前記説明中では変化点のみに意味があるのでＮ本の
入力をまとめて一般化した表現になっている。本実施例
の同期機能付きマルチプレクサ回路は、電源投入直後あ
るいは入力データ信号の乱れによる同期はずれ状態の時
には入力データ信号の取り込みに適さない位相でタイミ
ング信号の発生が行われており、そのために位相比較回
路２が位相ずれを検出する毎に制御回路３より停止制御
信号が発生し、Ｎ分周回路４の動作位相が高速側クロッ
クにおける１クロック分ずつ遅らされて、自動的にその
動作位相が入力データ信号の取り込みに最適な位相に調
整される。なお、図２では位相比較回路出力として位相
比較出力を示し、このうち所定のタイミングにかかる幅
以上の位相比較出力のみが位相ずれ検出信号として制御
回路３に入力される。また、位相ずれ検出が連続する場
合には、制御回路３等が最初の位相ずれ検出信号で動作
している間に検出された位相ずれは最初の信号と一体の
ものとして扱われることがある。
【００１１】図３は本実施例における同期確立時のタイ
ムチャートで、表現方法は図２と同じである。同期確立
時には、Ｎ分周回路４において入力データ信号の取り込
みに適する位相でタイミング信号の発生が行われ、位相
比較回路２と制御回路３は作用せず、Ｎ分周回路４は一
定の位相で動作を続ける。
ムチャートで、表現方法は図２と同じである。同期確立
時には、Ｎ分周回路４において入力データ信号の取り込
みに適する位相でタイミング信号の発生が行われ、位相
比較回路２と制御回路３は作用せず、Ｎ分周回路４は一
定の位相で動作を続ける。
【００１２】図４に、上記実施例におけるＮが４である
場合の、より具体的な回路構成例を示す。
場合の、より具体的な回路構成例を示す。
【００１３】本構成例において、図１のマルチプレクサ
本体回路１は、各入力データ信号にＤ（データ）端子を
接続した入力波形整形用Ｄフリップフロップ１１，１
２，１３，１４、各Ｄフリップフロップの出力を２つの
グループに分けて入力に接続した二入力セレクタ１５，
１６、各二入力セレクタ１５，１６の出力を入力に接続
した二入力セレクタ１７で構成されている。Ｄフリップ
フロップ１１，１２，１３，１４のクロック入力及び二
入力セレクタ１５，１６の切り替え入力は、４分周回路
を構成する２ビットカウンタ４１からの４分周タイミン
グ信号で、二入力セレクタ１７の切り替えは同じくカウ
ンタ４１の２分周タイミング信号で駆動される。
本体回路１は、各入力データ信号にＤ（データ）端子を
接続した入力波形整形用Ｄフリップフロップ１１，１
２，１３，１４、各Ｄフリップフロップの出力を２つの
グループに分けて入力に接続した二入力セレクタ１５，
１６、各二入力セレクタ１５，１６の出力を入力に接続
した二入力セレクタ１７で構成されている。Ｄフリップ
フロップ１１，１２，１３，１４のクロック入力及び二
入力セレクタ１５，１６の切り替え入力は、４分周回路
を構成する２ビットカウンタ４１からの４分周タイミン
グ信号で、二入力セレクタ１７の切り替えは同じくカウ
ンタ４１の２分周タイミング信号で駆動される。
【００１４】また、図１の位相比較回路２は、エクスク
ルーシブＯＲゲート２１，Ｄフリップフロップ２２で構
成されている。エクスクルーシブＯＲゲート２１の入力
の一方には、外部からの入力タイミング信号が接続さ
れ、その他方には、内部動作用タイミング信号である４
分周回路からの４分周信号が接続されている。エクスク
ルーシブＯＲゲート２１の出力は、Ｄフリップフロップ
２２のＤ端子に接続され、Ｄフリップフロップ２２のク
ロック入力は高速側クロックで駆動されている。ここ
で、４分周信号の位相が入力タイミング信号に対し１／
４周期以上ずれていると、エクスクルーシブＯＲゲート
２１の出力がハイレベルとなる期間が高速側クロックに
おける１クロック以上となり、Ｄフリップフロップ２２
の出力にパルスが現れる。このパルスが位相ずれ検出信
号である。
ルーシブＯＲゲート２１，Ｄフリップフロップ２２で構
成されている。エクスクルーシブＯＲゲート２１の入力
の一方には、外部からの入力タイミング信号が接続さ
れ、その他方には、内部動作用タイミング信号である４
分周回路からの４分周信号が接続されている。エクスク
ルーシブＯＲゲート２１の出力は、Ｄフリップフロップ
２２のＤ端子に接続され、Ｄフリップフロップ２２のク
ロック入力は高速側クロックで駆動されている。ここ
で、４分周信号の位相が入力タイミング信号に対し１／
４周期以上ずれていると、エクスクルーシブＯＲゲート
２１の出力がハイレベルとなる期間が高速側クロックに
おける１クロック以上となり、Ｄフリップフロップ２２
の出力にパルスが現れる。このパルスが位相ずれ検出信
号である。
【００１５】また、図１の制御回路３は、ＳＲフリップ
フロップ３１とＤフリップフロップ３２，３３とＡＮＤ
ゲート３４で構成される。位相比較回路からの検出パス
ルはＳＲフリップフロップ３１に入力され、その出力は
２段シフト構成のＤフリップフロップ３２，３３に入力
されている。各Ｄフリップフロップ３２，３３のクロッ
ク入力は高速側クロックで駆動される。ＡＮＤゲート３
４の各入力には、Ｄフリップフロップ３２の正論理側出
力とＤフリップフロップ３３の反転側出力が接続されて
いて、変化検出を行う回路となっている。ＡＮＤゲート
３４の出力（制御パルス）は、ＳＲフリップフロップ３
１のリセット入力に接続されるとともに、停止制御信号
として４分周回路に接続される。このような構成によ
り、位相比較回路からの検出パルスは、ＳＲフリップフ
ロップ３１で停止制御信号発生終了まで保持され、この
間にＤフリップフロップ３２，３３とＡＮＤゲート３４
によって高速側クロックにおける１クロック周期分の制
御パルスが停止制御信号として発生される。この制御パ
ルスは長さが１クロック周期でよく、１クロックの数分
の１の長さを必要とした従来の同期機能付きマルチプレ
クサ回路のリセット信号に比べて発生が容易である。
フロップ３１とＤフリップフロップ３２，３３とＡＮＤ
ゲート３４で構成される。位相比較回路からの検出パス
ルはＳＲフリップフロップ３１に入力され、その出力は
２段シフト構成のＤフリップフロップ３２，３３に入力
されている。各Ｄフリップフロップ３２，３３のクロッ
ク入力は高速側クロックで駆動される。ＡＮＤゲート３
４の各入力には、Ｄフリップフロップ３２の正論理側出
力とＤフリップフロップ３３の反転側出力が接続されて
いて、変化検出を行う回路となっている。ＡＮＤゲート
３４の出力（制御パルス）は、ＳＲフリップフロップ３
１のリセット入力に接続されるとともに、停止制御信号
として４分周回路に接続される。このような構成によ
り、位相比較回路からの検出パルスは、ＳＲフリップフ
ロップ３１で停止制御信号発生終了まで保持され、この
間にＤフリップフロップ３２，３３とＡＮＤゲート３４
によって高速側クロックにおける１クロック周期分の制
御パルスが停止制御信号として発生される。この制御パ
ルスは長さが１クロック周期でよく、１クロックの数分
の１の長さを必要とした従来の同期機能付きマルチプレ
クサ回路のリセット信号に比べて発生が容易である。
【００１６】さらに、図１のＮ分周回路（ここでは４分
周回路）４は、２ビットカウンタ４１とインバータ４２
とＡＮＤゲート４３で構成されている。制御回路からの
制御パルスはインバータ４２を介して反転されてＡＮＤ
ゲート４３の一方の入力に接続され、ＡＮＤゲート４３
の他方の入力には高速側クロックが接続される。２ビッ
トカウンタ４１は、このＡＮＤゲート４３の出力で駆動
される。従って、制御パルス（停止制御信号）がハイレ
ベルの間、２ビットカウンタ４１のクロック入力が停止
して、２ビットカウンタ４１のカウント動作が停止す
る。
周回路）４は、２ビットカウンタ４１とインバータ４２
とＡＮＤゲート４３で構成されている。制御回路からの
制御パルスはインバータ４２を介して反転されてＡＮＤ
ゲート４３の一方の入力に接続され、ＡＮＤゲート４３
の他方の入力には高速側クロックが接続される。２ビッ
トカウンタ４１は、このＡＮＤゲート４３の出力で駆動
される。従って、制御パルス（停止制御信号）がハイレ
ベルの間、２ビットカウンタ４１のクロック入力が停止
して、２ビットカウンタ４１のカウント動作が停止す
る。
【００１７】なお、上記実施例は本発明の一実施例を示
したものにすぎず、本発明はその主旨に沿って種々に応
用され、種々の実施態様を取り得るものである。
したものにすぎず、本発明はその主旨に沿って種々に応
用され、種々の実施態様を取り得るものである。
【００１８】
【発明の効果】以上の説明で明らかなように、本発明の
マルチプレクサ回路は、フレーム同期機能付きマルチプ
レクサの構造を簡単にし、かつ高速動作を可能にする効
果があり、ひいては通信システム等のコストパフォーマ
ンスを向上させることができる。
マルチプレクサ回路は、フレーム同期機能付きマルチプ
レクサの構造を簡単にし、かつ高速動作を可能にする効
果があり、ひいては通信システム等のコストパフォーマ
ンスを向上させることができる。
【図１】本発明の一実施例の基本構成を示すブロック図
【図２】上記実施例における同期外れ時のタイムチャー
ト
ト
【図３】上記実施例における同期確立時のタイムチャー
ト
ト
【図４】上記実施例の具体的な回路構成例を示す図
【図５】従来例を示す同期機能付マルチプレクサ回路の
ブロック図
ブロック図
１…マルチプレクサ本体部 ２…位相比較回路 ３…制御回路 ４…一時停止機能付きＮ分周回路 １１，１２，１３，１４，２２，３２，３３…Ｄフリッ
プフロップ １５，１６，１７…２入力セレクタ ２１…エクスクルーシブＯＲゲート ３１…ＳＲフリップフロップ ３４，４３…ＡＮＤゲート ４１…２ビットカウンタ ４２…インバータ
プフロップ １５，１６，１７…２入力セレクタ ２１…エクスクルーシブＯＲゲート ３１…ＳＲフリップフロップ ３４，４３…ＡＮＤゲート ４１…２ビットカウンタ ４２…インバータ
Claims (1)
- 【請求項１】 Ｎ本の入力端子より入力する低速ディジ
タル信号を多重化しＮ倍の伝送速度を有する１本の出力
端子に高速ディジタル信号を出力するいわゆるマルチプ
レクサ回路において、 入力端子側の内部回路が入力信号を取り込むためのタイ
ミング信号を出力端子側の内部回路の基本動作用のタイ
ミング信号より発生するＮ分周回路と、該Ｎ分周回路の
発生するタイミング信号と外部より与えられる前記低速
ディジタル信号の位相を示すタイミング信号の位相不一
致を検出する位相比較回路と、該位相比較回路が位相不
一致を検出する毎に前記Ｎ分周回路の動作を一時停止さ
せる制御回路と、を具備することを特徴とするマルチプ
レクサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2835593A JP3148445B2 (ja) | 1993-02-18 | 1993-02-18 | マルチプレクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2835593A JP3148445B2 (ja) | 1993-02-18 | 1993-02-18 | マルチプレクサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244739A JPH06244739A (ja) | 1994-09-02 |
| JP3148445B2 true JP3148445B2 (ja) | 2001-03-19 |
Family
ID=12246307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2835593A Expired - Lifetime JP3148445B2 (ja) | 1993-02-18 | 1993-02-18 | マルチプレクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148445B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3501732B2 (ja) * | 2000-06-23 | 2004-03-02 | 日本電気通信システム株式会社 | パラレルシリアル変換回路 |
| JP2002152053A (ja) | 2000-11-08 | 2002-05-24 | Nec Microsystems Ltd | パラレル−シリアル変換回路 |
| JP4992947B2 (ja) * | 2009-09-18 | 2012-08-08 | 富士通株式会社 | パラレル−シリアル変換器及びパラレルデータ出力器 |
| JP5471509B2 (ja) * | 2010-01-26 | 2014-04-16 | 富士通株式会社 | パラレル−シリアル変換器 |
| JP6687392B2 (ja) * | 2016-01-08 | 2020-04-22 | ザインエレクトロニクス株式会社 | シリアライザ装置 |
| JP7193110B2 (ja) | 2018-07-27 | 2022-12-20 | ザインエレクトロニクス株式会社 | 複数レーン・シリアライザ装置 |
-
1993
- 1993-02-18 JP JP2835593A patent/JP3148445B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06244739A (ja) | 1994-09-02 |
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