CN101183995A - 一种使主备时钟倒换时相位对齐的方法和主备时钟系统 - Google Patents

Abstract

本发明公开了一种使主备时钟倒换时相位对齐的方法和主备时钟系统；方法包括：A.主、备时钟板的锁相环均以主时钟板时钟源输出的时钟信号为参考，分别输出锁定后的主时钟信号；所述主时钟板时钟源到主、备时钟板锁相环的走线长度相同；B.主、备时钟板分别以本板上锁相环输出的主时钟信号为基准产生若干个关联时钟信号；C.备时钟板接收主时钟板的关联时钟信号作为基准，使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。本发明能使主备时钟板倒换时相位和频率保持一致，不会出现突跳，相位对齐精度高，可以达到1ns。可以滤除毛刺、降低误码率，保证了倒换成功。使时钟系统更加稳定，可靠性提高，系统通信质量提高。

Description

一种使主备时钟倒换时相位对齐的方法和主备时钟系统

技术领域

本发明涉及网络通讯领域，尤其涉及一种使主备时钟倒换时相位对齐的方法和主备时钟系统。

背景技术

随着通信行业的迅猛发展，对通讯设备，不仅要求功能不断完善，更要求性能稳定可靠。对于任何通信设备，都需要时钟为其提供工作频率，所以时钟性能是影响设备性能的一个重要方面，时钟常被称为设备的心脏。因此，对设备制造商和网络运营商来说，一套准确、稳定、可靠的时钟，对一套通信设备是至关重要的。时钟性能指标主要由2个方面决定：频率和相位，主要通过频率准确度、频率稳定度、保持性能和相位连续性等来衡量。

为了使时钟系统更加稳定可靠，通常采用主备机制，即设置主、备两套时钟。这样，主备倒换时频率和相位的连续性是必须要解决的问题。如果主备倒换时主备时钟系统的频率不一致或是相位不连续，就会出现误码、或者导致后一级用户板报错，造成通信质量下降。通常通信设备中，往往不只使用一个单一的时钟频点，而是同时使用一组时钟。这组时钟由一个主时钟和主时钟衍生出来的几个有关联的时钟组成，这些关联性包括频率的倍分关系和相位关系。主备时钟之间的相位对齐应包括所有这些相关联的时钟之间的相位对齐。这样，就会比单一时钟的主备倒换相位对齐处理起来要麻烦。因为不仅要处理主时钟的相位对齐，同时还要处理关联时钟的相位对齐，并且还要保证主时钟和衍生时钟之间的相位关系。

用一组关联时钟为例说明现有技术的缺陷，假设该组关联时钟为CLK1和CLK2，CLK2由CLK1计数分频产生，且CLK2与CLK1有严格的相位关系，在现有的技术中，主备时钟相位对齐是通过图1所示的电路来实现的。虚线框所示的为一块独立的单板101，板内设置了一个锁相环104，该锁相环104的输入时钟参考和输出时钟为同一频率。假设A、B板中，A板为主时钟板，则选择电路102输出时钟为CLK1A，选择电路103输出时钟为CLK2A时钟。锁相环104的参考来自选择电路102输出的CLK1A时钟，锁相环104输出时钟CLK1通过再生电路107计数产生一个新的CLK2，作为本板对外输出的CLK2时钟，并输入失步检测电路，CLK1跟CLK1A频率相同。选择电路102输出的时钟CLK1A和选择电路103中输出的时钟CLK2A，都输入扩展电路105；扩展电路105以CLK1A为基准，对CLK2A进行展宽，将展宽后的CLK2A跟锁相环104输出的时钟CLK1都输入同步电路106，以CLK1为基准进行同步后，输入失步检测电路用来检测CLK2时钟的相位。

这种方法的缺点是：时钟板A、B输出的CLK2时钟没有引入互锁机制，当主备发生倒换时，主备之间CLK1的相位变化可以通过锁相环104来平滑掉，但是CLK2会出错，因为主备之间的CLK2是相互独立的，没有引入互锁机制，只是在同一块单板中，CLK2与CLK1有严格相位关系，但是主、备时钟板之间的CLK1相差可能很大，这样CLK1衍生出来的CLK2相差也可能很大。即图1中的扩展电路105在倒换时会有较大的相位跳跃，导致下一级用户板复位。

发明内容

本发明要解决的技术问题是提供一种使主备时钟倒换时相位对齐的方法和主备时钟系统，能够提高相位对齐精度以克服现有技术中存在的主备倒换时可能出现的相位差大、断链、误码率高、导致下一级用户板报错、复位等问题和缺陷。

为了解决上述问题，本发明提供了一种使主备时钟倒换时相位对齐的方法，包括：

A、主、备时钟板的锁相环均以主时钟板时钟源输出的时钟信号为参考，分别输出锁定后的主时钟信号；所述主时钟板时钟源到主、备时钟板锁相环均走线长度相同；

B、主、备时钟板分别以本板上锁相环输出的主时钟信号为基准产生若干个关联时钟信号；

C、备时钟板接收主时钟板的关联时钟信号作为基准，使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

进一步的，步骤A具体包括：

A1、主、备时钟板的时钟源输出的时钟信号分别输入本板和对板的参考选择电路；所述主、备时钟板时钟源到本板和对板参考选择电路的走线长度相同；

A2、主、备时钟板的参考选择电路分别选择主时钟板时钟源输出的时钟信号输出给本板上的锁相环；所述主、备时钟板上参考选择电路到本板锁相环的走线长度相同；

A3、主、备时钟板的锁相环分别以本板参考选择电路的输出时钟信号为参考，输出锁定后的主时钟信号。

进一步的，所述步骤A1具体包括：

主、备时钟板的时钟源输出的时钟信号各经过时钟驱动器之后分成两路参考时钟信号，其中一路传输至本板的参考选择电路；另一路经过背板送到对板的参考选择电路；所述主、备时钟板时钟源到本板时钟驱动器的走线长度相同；

所述主时钟板时钟驱动器到达本板参考选择电路、和到达备时钟板参考选择电路的走线长度相同；所述备时钟板时钟驱动器到达本板参考选择电路、和到达主时钟板参考选择电路的走线长度相同。

进一步的，所述步骤B具体包括：

主、备时钟板分别以本板上的锁相环输出的主时钟信号为基准，利用主时钟信号计数器计数来进行分频或倍频处理，产生若干个关联时钟信号。

进一步的，步骤C具体包括：

备时钟板接收主时钟板传过来的各关联时钟信号，并分别再生出相应的关联时钟信号，所再生的各关联时钟信号同步于主时钟板输出的相应的关联时钟信号；将所述再生的关联时钟信号作为本板主时钟信号计数器的基准，调整所述计数器使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

本发明还提供一种主备时钟系统，包括：主时钟板、备时钟板；

所述主、备时钟板各包括一锁相环和一衍生电路；

所述主、备时钟板的锁相环均用于以主时钟板时钟源输出的时钟信号为参考，分别输出锁定后的主时钟信号给本板上的衍生电路；所述主时钟板时钟源到主、备时钟板锁相环的走线长度相同；

所述主、备时钟板的衍生电路均用于以所述主时钟信号为基准产生若干个关联时钟信号；

所述备时钟板还包括一控制电路，用于以主时钟板的关联时钟信号为基准，使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

进一步的，所述主、备时钟板系统还包括背板；主、备时钟板通过背板相连；

所述主、备时钟板还各包括一参考选择电路、一时钟驱动器和一收发器；

所述主、备时钟板的时钟驱动器均用于将本板时钟源输出的时钟信号分成两路参考时钟信号，其中一路传输至本板的参考选择电路；另一路经过背板送到对板的参考选择电路；

所述主、备时钟板时钟源到本板时钟驱动器的走线长度相同；

所述主时钟板时钟驱动器到达本板参考选择电路、和到达备时钟板参考选择电路的走线长度相同；所述备时钟板时钟驱动器到达本板参考选择电路、和到达主时钟板参考选择电路的走线长度相同；

所述主、备时钟板上的参考选择电路均用于对两路输入的时钟信号进行选择，各选择主时钟板时钟源输出的时钟信号输出给本板上的锁相环；所述主、备时钟板上参考选择电路到本板锁相环的走线长度相等；

所述主、备时钟板的衍生电路还用于将产生的关联时钟信号发送给收发器；

所述主时钟板的收发器用于输出本板衍生电路产生的关联时钟信号；所述备时钟板上的收发器用于通过背板接收主时钟板输出的关联时钟信号并发送给本板的控制电路。

进一步的，所述主时钟板还包括一控制电路；

所述主、备时钟板的收发器均包括输入端、输出端和使能端；所述使能端均用于对本收发器的输出进行使能控制；所述输入端均用于接收本板衍生电路产生的关联控制信号；

所述控制电路还用于当判断本板为主时钟板时，打开所述收发器的使能；当判断本板为备时钟板时，关闭所述收发器的使能。

进一步的，所述衍生电路以所述主时钟信号为基准产生若干个关联时钟信号是指：

所述衍生电路以所述主时钟信号为基准，利用主时钟信号计数器计数来进行分频或倍频处理，产生若干个关联时钟信号。

进一步的，所述控制电路将接收的主时钟板的关联时钟信号作为基准用是指：

控制电路根据主时钟板传过来的各关联时钟信号，分别再生出相应的关联时钟信号，所再生的各关联时钟信号同步于主时钟板输出的相应的关联时钟信号；将所述再生的关联时钟信号作为本板主时钟信号计数器的基准，调整所述计数器使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

采用本发明所述方法和装置，与现有技术相比，主备时钟单板倒换时相位和频率保持一致，不会出现突跳，相位对齐精度高，可以达到1ns。可以滤除毛刺、降低误码率，保证了倒换成功。使时钟系统更加稳定，可靠性提高，系统通信质量提高。

附图说明

图1是现有技术中主备时钟相位对齐电路的示意图；

图2是本发明的主备时钟系统具体实施示意图；

图3是本发明应用实例中所述主备时钟板示意图；

图4是本发明应用实例中所述主、备时钟板中关联时钟信号互锁示意图；

图5是本发明应用实例中所述备时钟板与主时钟板关联时钟对齐处理时序图。

具体实施方式

下面将结合附图及实施例对本发明的技术方案进行更详细的说明。

本发明提供了一种使主备时钟倒换时相位对齐的方法，包括以下步骤：

第一步，主、备时钟板的时钟源输出的时钟信号各经过第一级时钟驱动器之后分成两路参考时钟信号，其中一路在本板内传输至本板的参考选择电路输入端；另一路经过背板送到对板的参考选择电路输入端。

所述本板即本时钟板，所述对板为通过背板相连的另一时钟板；对于主时钟板而言，本板即主时钟板本身，对板为备时钟板；对于备时钟板而言，本板即备时钟板本身，对板为主时钟板。

所述主时钟板时钟驱动器到达本板参考选择电路、和到达备时钟板参考选择电路的走线长度相同；所述备时钟板时钟驱动器到达本板参考选择电路、和到达主时钟板参考选择电路的走线长度相同。

第二步，主、备时钟板的参考选择电路各自对两路输入的时钟信号进行选择，分别选择主时钟板时钟源输出的时钟信号输出给本板上的锁相环。

所述两路输入的时钟信号中，一路是本板第一级时钟驱动器输出的参考时钟信号，另一路是经过背板传来的、对板第一级时钟驱动器输出的参考时钟信号。

第三步，主、备时钟板的锁相环各以参考选择电路输出的时钟信号为参考，分别输出锁定后的主时钟信号CLK，并将CLK送往本板的输出端。

所述主、备时钟板实际上是一模一样的两块电路板，只不过在实际应用时一个作为主板，一个作为备板，因此各板上时钟源到第一级时钟驱动器的走线长度是相同的，各板上参考选择电路到锁相环的走线长度也是相同的，即主时钟板上时钟源到主、备时钟板上锁相环的走线长度是相同的；因此两板上的主时钟信号CLK的相位是基本对齐的。

所述锁相环参考的时钟信号频率和输出的主时钟信号CLK频率相同。

此锁相环是专门用于主备时钟平滑切换用的，当主、备时钟板倒换时，参考时钟发生切换，即使两路输入参考时钟信号之间有一定的相位差，锁相环的输出时钟是连续的，又会跟踪新的参考时钟信号。锁相环的具体工作原理、技术与现有技术中一致，这里不再赘述。

所述主、备时钟板的输出端加使能控制，对主时钟板的输出端打开使能，而对备时钟板的输出端关闭使能；这样一来，只有主时钟板输出时钟，备时钟板不输出时钟，从而达到由主时钟板对外输出主时钟CLK的目的；而当发生主、备时钟板倒换时，原备时钟板改作为主时钟板，将由其对外输出主时钟信号CLK，该主时钟信号CLK是由其板上的锁相环输出的。

第四步，主、备时钟板分别以本板上的锁相环输出的主时钟信号CLK为基准，经过分频或倍频处理后产生若干个关联时钟信号，并送往本板的输出端；主时钟板上产生的关联时钟信号同时通过背板传至备时钟板。

具体产生一个或多个关联时钟信号及各关联时钟信号的频率根据实际需要而定，与现有技术中一致，这里不再赘述。

由于仅有主时钟板的输出端是使能的，因此只有主时钟板输出关联时钟信号，备时钟板不输出关联时钟信号；当发生主、备时钟板倒换时，原备时钟板改作为主时钟板，将由其对外输出关联时钟信号，该关联时钟信号是以其板上的主时钟信号为基准分频或倍频处理后产生的，该主时钟信号是由其板上的锁相环输出的。

产生关联时钟信号的技术也与现有技术一致，可以利用主时钟信号CLK计数器计数来进行分频或倍频处理，以产生关联时钟信号。

虽然两时钟板的走线、元件是完全一致的，但用于产生关联信号的计数器开始计数的时间是无法完全一致的，这就导致了两时钟板上的关联信号相位无法自己对齐，因此要进行下一步骤来对齐。

第五步，备时钟板接收主时钟板的关联时钟信号作为基准进行相位调整，使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

调整信号相位可以采用现有技术中的方法，比如对于每一组要产生的关联时钟信号，设置两个计数器，第一个计数器用于计数产生关联时钟，而第二个计数器用于控制何时启动第一个计数器，通过对计数器的调整，可以调整备用板上关联时钟信号的相位，使备时钟板上CLK衍生出来的关联时钟信号同步于主时钟板的关联时钟信号，这样一来两时钟板上用于产生关联时钟信号的计数器开始计数的时间将一致。在倒换时，由于锁相环的作用主时钟信号相位将与倒换前一致，而用于产生关联时钟信号的计数器的开始时间也和倒换前一致，因此所产生的关联时钟信号相位与倒换前是对齐的，这样就不会导致关联时钟信号出错。

本步骤具体是指：备时钟板接收主时钟板传过来的各关联时钟信号，并分别再生出相应的关联时钟信号，所再生的各关联时钟信号同步于主时钟板输出的相应的关联时钟信号；将所述再生的关联时钟信号作为本板主时钟信号CLK计数器的基准，调整所述计数器使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

备时钟板接收到的关联时钟信号由于传输要占用时间等原因会跟主时钟板输出的关联时钟信号是有一定相位偏差，因此需要用主时钟信号进行采样，再生出的关联时钟信号与主时钟板输出的关联时钟信号相位将一致；再生的方法同现有技术。

本步骤中，主时钟板还可以接收本板馈回的关联时钟信号，并检测是否有馈回的关联时钟信号及其频率。此处的检测是为了判断关联时钟信号是否正常输出，便于故障诊断和维护，因此对频率的检测精度可以不用很高，视具体情况而定。比如标称时钟频率是22MHz，当实际馈回的时钟频率在20MHz和25MHz之间时都判断为合格，这个检测精度跟设置的采样时钟和计数器都有关系。

本发明还提供了一种主备时钟系统，如图2所示，包括：主时钟板201、备时钟板202和背板；主、备时钟板通过背板相连。

所述主时钟板上包括一时钟源13、一参考选择电路、一锁相环12、一收发器、一控制电路、一衍生电路、一再生电路、第一级时钟驱动器11和第二级时钟驱动器14。

备时钟板上包括一时钟源23、一参考选择电路、一锁相环22、一收发器、一控制电路、一衍生电路、一再生电路、第一级时钟驱动器21和第二级时钟驱动器24。

所述时钟源13、时钟源23用于产生并输出时钟信号，可以是晶体振荡器，也可以是晶体振荡器经过一定处理之后的输出，还可以由其它方法产生。

主、备时钟板上的第一级时钟驱动器11、第一级时钟驱动器21用于将本板时钟源输出的时钟信号分成两路参考时钟信号，其中一路在板内传输至本板的参考选择电路输入端；另一路经过背板送到对板的参考选择电路输入端。

所述主、备时钟板的第一级时钟驱动器分成的两路时钟信号PCB(印刷电路板)走线长度彼此相等，即同一个第一级驱动器分成的两路时钟信号中，一路时钟在板内的PCB走线长度，等于所述另一路时钟的PCB走线长度；所述的另一路时钟的PCB走线包括三部分，即本板内的走线、背板上的走线和对板内的走线。

主、备时钟板上的参考选择电路分别用于对两路输入参考时钟信号进行选择，选择主时钟板时钟源输出的参考时钟信号作为输出。

所述两路输入参考时钟信号中，一路是本板第一级时钟驱动器输出的参考时钟信号，另一路是对板第一级时钟驱动器输出的参考时钟信号。

所述锁相环12和锁相环22分别用于以本板参考选择电路的输出时钟信号为参考，输出锁定后的主时钟信号CLK送往本板的第二级时钟驱动器。

所述锁相环参考的时钟信号频率和输出的主时钟信号CLK频率相同。

所述第二级时钟驱动器14、第二级时钟驱动器24分别用于增强本板上锁相环输出的主时钟信号后转发到本板上的收发器及衍生电路。

主、备时钟板上的衍生电路分别用于以本板上的锁相环输出的主时钟信号CLK为基准，经过分频或倍频处理后产生若干个关联时钟信号，并送往本板的收发器。

所述收发器包括输入端、输出端和使能端；所述使能端用于对收发器的输出进行使能控制。所述收发器可以但不限于为一差分信号收发器芯片。

所述控制电路用于判断本时钟板为主时钟板还是备时钟板，如果为主时钟板时则打开所述收发器的使能，为备时钟板时则关闭所述收发器的使能。

因此，主时钟板的收发器用于输出本板产生的主时钟信号、关联时钟信号，还用于接收本板输出的关联时钟信号；而备时钟板上的收发器则用于接收从背板传来的主时钟板输出的关联时钟信号；两板上的收发器不直接相连，但可以通过背板传递信号；备时钟板上产生的主时钟信号和关联时钟信号不输出，但当发生主备倒换时，原备时钟板成为主时钟板，其产生的主时钟信号和关联时钟信号会输出给外部。

所述控制电路还用于当本板为备时钟板时，将接收的主时钟板的关联时钟信号作为基准用，具体是指：所述控制电路还包括用于产生关联时钟信号的主时钟信号计数器；所述控制电路根据主时钟板传过来的各关联时钟信号，分别再生出相应的关联时钟信号，所再生的各关联时钟信号同步于主时钟板输出的相应的关联时钟信号；将所述再生的关联时钟信号作为本板主时钟信号CLK计数器的基准，调整所述计数器使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

所述控制电路还可以用于当本板为主时钟板时，检测是否存在馈回的关联时钟信号及其频率；检测方法同前文所述。

下面用本发明的一个应用实例进一步加以说明。

本发明实施例为这种主备时钟倒换时相位对齐方法的具体应用。在如图3所示的主、备时钟板上，先由主时钟2MHz时钟信号计数分频出一个8KHz时钟信号。同时，2MHz同8KHz要求保持严格的相位关系，即8KHz的下降沿和2MHz的下降沿对齐，8KHz的低电平脉宽为一个2MHz时钟周期。本发明所实施的主备相位对齐方法包含两个部分：第一部分是主时钟2MHz的主备对齐，第二部分是8KHz的主备对齐。为叙述方便，假设图3中，时钟板201为主时钟板，时钟板202为备时钟板。

本发明所述技术第一部分如图3所示，这部分功能实现主要通过一个专用的锁相环，即图3中的锁相环12和锁相环22。锁相环12和锁相环22的输入参考频率和输出频率都是2MHz。

时钟源13出来的时钟经过驱动器11之后分为Aa和Ab两路，分别传送到本板和对板的参考选择电路输入端；时钟源23出来的时钟经过第一级驱动器21之后分为Ba和Bb两路，也分别传送到本板和对板的参考选择电路输入端。

参考选择电路选择时钟板201的时钟源13产生的的时钟信号作为输出，即时钟板201中参考选择电路输出的时钟为Aa，时钟板202中参考选择电路输出的时钟为Ab。

本发明实施例所述技术第一部分中，还包括图3中驱动器11和驱动器21输出的两路时钟PCB走线等长。即图3中的Aa、Ab走线等长，Ba、Bb走线等长。这样，如果忽略芯片内部不同路数之间的差异，时钟驱动器11和时钟驱动器21输出的到达本板和对板参考选择电路输入端的两路时钟所经过的时延相等，等效于主、备时钟板锁相环12和锁相环22使用同一个输入参考时钟。这样主、备时钟板锁相环12和锁相环22的输出时钟2MHz就能保持相位对齐，主备倒换时，相位一致。

本发明实施例所述技术第一部分中，进一步包括，图3中，Ab、Ba的走线由三部分组成，如图3中的Ab由I、II、III三段组成。I表示Ab在本板内的PCB走线，II表示Ab在背板上的走线，III表示Ab在对板上的走线。

本发明实施例所述技术第一部分中，还包括，锁相环12和锁相环22锁定之后，时钟Aa和Ba、时钟Bb和Ab之间是可能有相位差的。这样，主备倒换时，锁相环12和锁相环22的参考时钟切换时相位会有微小变化，但是锁相环12和锁相环22会起一个缓冲作用，会逐步将输出时钟的相位进行调整到与输入对齐。

本发明实施例所述第二部分如图4和图5所示。图4描述的是主、备时钟板8KHz的互传，图5描述的是备时钟板上8KHz同步处理。

本发明实施例所述技术第二部分中，图4描述的是主备8KHz时钟信号的相位对齐，主时钟板会输出一个8KHz关联时钟信号到备时钟板，备时钟板根据接收到的8KHz信号再生一个8KHz信号，作为本板2MHz计数器基准。图4中，8KHzA是由板201中的2MHz计数产生，8KHzB是由板202中2MHz计数产生，8KHzB为备时钟板时钟，输出使能无效，不对外输出。8KHzA经过输出端输出之后分两路，一路被本板接收回来，另一路通过背板传给备时钟板。

本发明实施例所述技术第二部分中，图4描述的是备时钟板上的8KHz相位处理过程时序图，也即描述的是备时钟板如何利用主时钟板的8KHz时钟信号来同步本板的8KHz时钟信号的。

图5中，时钟信号401为图3中锁相环22输出的2MHz时钟，并作为8KHz相位调整的采样时钟，时钟信号402为以2MHz时钟信号401计数产生的8KHzB信号，其下降沿与2MHz时钟信号401的上升沿对齐，脉宽为2MHz时钟信号401的一个周期。图5中所示的时钟信号402是进行过关联信号相位对齐的，其同步于主时钟板201所产生的关联时钟信号。

时钟信号403是同步于2MHz时钟信号401下降沿之后的8KHzB时钟。图5中所示的时钟信号403也是进行过关联信号相位对齐的；正常的主时钟板对外输出的2MHz和8KHz的相位关系也正如图5中2MHz时钟信号401和时钟信号403所表征的相位关系。

备时钟板接收主时钟板的关联时钟信号，再生出一个关联时钟信号并以其为基准调整计数器的过程如下：

图5中，备时钟板上用2MHz时钟信号401上升沿去采样主时钟板传过来的8KHzA信号，即得到8KHz信号404，8KHz信号404的下降沿与时钟信号401的上升沿是对齐的；

图5中，8KHz信号405为备时钟板以8KHz信号404为基准再生出来的8KHz信号，相位上刚好是比8KHz信号404提前了两个2MHz周期，这个可以通过另外设计一个2MHz计数器来计数得以保证。

图5中，时钟信号406为备时钟板上用2MHz上升沿采样时钟信号405中8KHz后所得结果。在2MHz时钟信号401的上升沿。

采样到了时钟信号405的低电平时就将2MHz计数器清零，重新计数。这样计出来的8KHz相位就刚好如时钟信号406所示，其相位上应该是与主时钟板上产生的关联时钟信号对齐的；以时钟信号406为基准来调整用于产生时钟信号402的主时钟信号计数器，使时钟信号402的相位与406对齐，也就是使主备时钟板的关联时钟信号的相位对齐了。

当发生主备倒换时，板201和板202上的参考选择电路分别都改选择板202的时钟源23产生的时钟信号输出给锁相环，即时钟板201中参考选择电路输出的时钟为Ba，时钟板202中参考选择电路输出的时钟为Bb；对于锁相环而言，虽然输入其的时钟信号与倒换前可能有偏差，但其输出的主时钟信号的相位与倒换前是对齐的；板202上用于产生关联时钟信号的主时钟信号计数器在倒换发生时仍继续工作，因此所产生的关联时钟信号与倒换前关联时钟信号的相位也是对齐的。

经过本发明所述方法处理之后，主、备时钟板的2MHz之间以及主、备时钟板的8KHz之间相位都是对齐的，相位对齐精度可以达到1ns。同时，主、备时钟板的2MHz和8KHz的相位关系也是确定的。主备倒换时，不会出现相位差过大而导致倒换失败，大大提高了系统的可靠性。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种使主备时钟倒换时相位对齐的方法，其特征在于，包括：

A、主、备时钟板的锁相环均以主时钟板时钟源输出的时钟信号为参考，分别输出锁定后的主时钟信号；所述主时钟板时钟源到主、备时钟板锁相环的走线长度相同；

B、主、备时钟板分别以本板上锁相环输出的主时钟信号为基准产生若干个关联时钟信号；

C、备时钟板接收主时钟板的关联时钟信号作为基准，使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

2.如权利要求1所述的方法，其特征在于，步骤A具体包括：

A1、主、备时钟板的时钟源输出的时钟信号分别输入本板和对板的参考选择电路；所述主、备时钟板时钟源到本板和对板参考选择电路的走线长度相同；

A2、主、备时钟板的参考选择电路分别选择主时钟板时钟源输出的时钟信号输出给本板上的锁相环；所述主、备时钟板上参考选择电路到本板锁相环的走线长度相同；

A3、主、备时钟板的锁相环分别以本板参考选择电路的输出时钟信号为参考，输出锁定后的主时钟信号。

3.如权利要求2所述的方法，其特征在于，所述步骤A1具体包括：

主、备时钟板的时钟源输出的时钟信号各经过时钟驱动器之后分成两路参考时钟信号，其中一路传输至本板的参考选择电路；另一路经过背板送到对板的参考选择电路；所述主、备时钟板时钟源到本板时钟驱动器的走线长度相同；

所述主时钟板时钟驱动器到达本板参考选择电路、和到达备时钟板参考选择电路的走线长度相同；所述备时钟板时钟驱动器到达本板参考选择电路、和到达主时钟板参考选择电路的走线长度相同。

4.如权利要求1所述的方法，其特征在于，所述步骤B具体包括：

主、备时钟板分别以本板上的锁相环输出的主时钟信号为基准，利用主时钟信号计数器计数来进行分频或倍频处理，产生若干个关联时钟信号。

5.如权利要求1所述的方法，其特征在于，步骤C具体包括：

备时钟板接收主时钟板传过来的各关联时钟信号，并分别再生出相应的关联时钟信号，所再生的各关联时钟信号同步于主时钟板输出的相应的关联时钟信号；将所述再生的关联时钟信号作为本板主时钟信号计数器的基准，调整所述计数器使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

6.一种主备时钟系统，包括：主时钟板、备时钟板；其特征在于：

所述主、备时钟板各包括一锁相环和一衍生电路；

所述主、备时钟板的锁相环均用于以主时钟板时钟源输出的时钟信号为参考，分别输出锁定后的主时钟信号给本板上的衍生电路；所述主时钟板时钟源到主、备时钟板锁相环的走线长度相同；

所述主、备时钟板的衍生电路均用于以所述主时钟信号为基准产生若干个关联时钟信号；

所述备时钟板还包括一控制电路，用于以主时钟板的关联时钟信号为基准，使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

7.如权利要求6所述的主备时钟系统，其特征在于：

所述主、备时钟板系统还包括背板；主、备时钟板通过背板相连；

所述主、备时钟板还各包括一参考选择电路、一时钟驱动器和一收发器；

所述主、备时钟板的时钟驱动器均用于将本板时钟源输出的时钟信号分成两路参考时钟信号，其中一路传输至本板的参考选择电路；另一路经过背板送到对板的参考选择电路；

所述主、备时钟板时钟源到本板时钟驱动器的走线长度相同；

所述主时钟板时钟驱动器到达本板参考选择电路、和到达备时钟板参考选择电路的走线长度相同；所述备时钟板时钟驱动器到达本板参考选择电路、和到达主时钟板参考选择电路的走线长度相同；

所述主、备时钟板上的参考选择电路均用于对两路输入的时钟信号进行选择，各选择主时钟板时钟源输出的时钟信号输出给本板上的锁相环；所述主、备时钟板上参考选择电路到本板锁相环的走线长度相等；

所述主、备时钟板的衍生电路还用于将产生的关联时钟信号发送给收发器；

所述主时钟板的收发器用于输出本板衍生电路产生的关联时钟信号；所述备时钟板上的收发器用于通过背板接收主时钟板输出的关联时钟信号并发送给本板的控制电路。

8.如权利要求7所述的主备时钟系统，其特征在于：

所述主时钟板还包括一控制电路；

所述主、备时钟板的收发器均包括输入端、输出端和使能端；所述使能端均用于对本收发器的输出进行使能控制；所述输入端均用于接收本板衍生电路产生的关联控制信号；

所述控制电路还用于当判断本板为主时钟板时，打开所述收发器的使能；当判断本板为备时钟板时，关闭所述收发器的使能。

9.如权利要求6所述的主备时钟系统，其特征在于，所述衍生电路以所述主时钟信号为基准产生若干个关联时钟信号是指：

所述衍生电路以所述主时钟信号为基准，利用主时钟信号计数器计数来进行分频或倍频处理，产生若干个关联时钟信号。

10.如权利要求6所述的主备时钟系统，其特征在于，所述控制电路将接收的主时钟板的关联时钟信号作为基准用是指：

控制电路根据主时钟板传过来的各关联时钟信号，分别再生出相应的关联时钟信号，所再生的各关联时钟信号同步于主时钟板输出的相应的关联时钟信号；将所述再生的关联时钟信号作为本板主时钟信号计数器的基准，调整所述计数器使本板关联时钟信号和主时钟板关联时钟信号的相位对齐。

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