CN112584402A - 一种网元主备倒换时钟对齐方法、主板、备板及网元设备 - Google Patents

Abstract

本发明实施例提供一种网元主备倒换时钟对齐方法、主板、备板及网元设备，主板包括第一SETS芯片、分别与第一SETS芯片连接的第一PLL、第四PLL；备板包括第二SETS芯片、分别与第二SETS芯片连接的第二PLL、第三PLL；主板的第一PLL下发调制后的基于第一SETS芯片产生的主板时钟信号，经背板发送至备板，备板的第二PLL解调出主板时钟信号给第二SETS芯片，通过第三PLL将调制后的备板时钟信号回送给主板第四PLL，进而主板第一PLL对主板时钟信号和第四PLL解调的备板时钟信号进行鉴相，最后在备板上相位补偿；通过调制环回测量实现路径延时实时高精度测量，保证主备在任何场景下的时钟时间高精度。

Description

一种网元主备倒换时钟对齐方法、主板、备板及网元设备

技术领域

本发明实施例涉及但不限于通信技术领域，具体而言，涉及但不限于一种网元主备板倒换时钟对齐方法、主板、备板及网元设备。

背景技术

互联网、移动互联网应用的飞速发展，当前全球多个国家已竞相展开5G网络技术开发，中国和欧盟都为此投入了大量资金和研发力量。预期2020年启动5G商用服务。根据工信部等部门提出的5G推进工作部署以及三大运营商的5G商用计划，我国将于2018年进行大规模试验组网，并在此基础上于2019年启动5G网络建设，最快2020年正式推出商用服务。

在5G承载的使用场景上，对于数据传输延时和抖动有了更高的要求；通过提高打戳时钟频率能够提高精度，这是一个方向。通信设备一般采用对主要单板进行备份提高设备的可靠性，时钟对于通信设备是一个非常重要的组成部分，因此在通信设备时钟的设计中采用了备份工作方式，一旦主时钟发生故障，备时钟立即替代主时钟为通信设备提供定时信号。主、备时钟的切换要尽量保证对业务不产生影响(例如倒换时产生业务瞬断、误码等)，因此在任何情况下，必须保证在主备时钟切换时，主备时钟的相位是对齐的，否则设备将会产生误码甚至业务中断。

在主备系统中，如何保证主备倒换场景下时钟时间的高精度，这个往往考虑较少，无法满足未来5G系统中对于承载网业务更高的要求。例如目前OTN系统中的主备倒换，防止热插拔驱动器件、逻辑不能做到精确延时控制等原因，只能通过手动测量各槽位业务板上主备1PPS(同步秒脉冲)的差值，在备主控上补偿，精度最多做到+/-1个计数周期，并且不能实时动态测量，导致倒换时业务不能无损。

发明内容

本发明实施例提供的一种网元主备倒换时钟对齐方法、主板、备板及网元设备，主要解决的技术问题是相关技术中的主备倒换时时钟时间精度不准确，导致倒换是业务受损的问题。

为解决上述技术问题，本发明实施例提供一种网元主备倒换时钟对齐方法，包括：

主板包括第一同步设备时钟源SETS芯片、与所述第一SETS芯片连接的第一PLL、与所述第一SETS芯片连接的第四PLL；

所述第一PLL下发调制后的基于所述第一SETS芯片产生的主板时钟信号至备板；

所述第四PLL接收所述备板调制发送的备板时钟信号；

所述第一PLL对所述主板时钟信号和所述第四PLL解调发送的所述备板时钟信号进行鉴相，将鉴相值发送给所述备板进行相位补偿。

本发明实施例还提供一种网元主备倒换时钟对齐方法，包括：

备板包括第二SETS芯片，与所述第二SETS芯片连接的第二PLL、与所述第二SETS芯片连接的第三PLL；

所述第二PLL通过背板接收主板的第一PLL下发的主板时钟信号，解调所述主板时钟信号后发送给所述第二SETS芯片；

所述第三PLL下发调制后的基于所述第二SETS芯片产生的备板时钟信号；

所述第二SETS芯片接收鉴相值进行相位补偿。

本发明实施例还提供一种主板，包括第一SETS芯片、分别与所述第一SETS芯片连接的第一PLL、第四PLL；用于实现上述的网元主备倒换时钟对齐方法的步骤。

本发明实施例还提供一种备板，包括第二SETS芯片，分别与所述第二SETS芯片连接的第二PLL、第三PLL；用于实现上述的网元主备倒换时钟对齐方法的步骤。

本发明实施例还提供一种网元设备，包括上述主板、备板。

本发明的有益效果是：

根据本发明实施例提供的一种网元主板倒换时钟对齐方法、主板、备板及网元设备，主板包括第一同步设备时钟源SETS芯片、与所述第一SETS芯片连接的第一PLL、与所述第一SETS芯片连接的第四PLL，第一PLL下发调制后的基于所述第一SETS芯片产生的主板时钟信号至备板；所述第四PLL接收所述备板调制发送的备板时钟信号；所述第一PLL对所述主板时钟信号和所述第四PLL解调发送的所述备板时钟信号进行鉴相，将鉴相值发送给所述备板进行相位补偿；备板包括第二SETS芯片，与所述第二SETS芯片连接的第二PLL、与所述第二SETS芯片连接的第三PLL；所述第二PLL通过背板接收主板的第一PLL下发的主板时钟信号，解调所述主板时钟信号后发送给所述第二SETS芯片；所述第三PLL下发调制后的基于所述第二SETS芯片产生的备板时钟信号；所述第二SETS芯片接收鉴相值进行相位补偿。

根据本发明实施例提供的网元主板倒换时钟对齐方法，在电路中通过主板第一PLL下发调制主板时钟，进而备板解调给本板同步，同时回送时钟给主板，在主板第一PLL计算主板时钟和备板时钟的相位差，进而在备板进行相位补偿，通过调制环回测量实现路径延时实时高精度测量，保证主备在任何场景下的时钟时间高精度。

本发明其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本发明说明书中的记载变的显而易见。

附图说明

图1为相关技术中主备倒换时钟时间普通精度的原理图；

图2为本发明实施例一的主备倒换时钟时间高精度的原理图；

图3为本发明实施例一的主板时钟处理的流程示意图；

图4为本发明实施例一的备板时钟处理的流程示意图；

图5为本发明实施例二的主备倒换时钟时间高精度的原理图；

图6为本发明实施例二的网元主备倒换时钟对齐方法的流程示意图；

图7为本发明实施例三的主板的结构示意图；

图8为本发明实施例三的备板的结构图；

图9为本发明实施例三的网元设备的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

实施例一：

在相关技术中，如图1所示，图1为相关技术中主备倒换时钟时间普通精度的原理图，在电路中，使用2路上下行回路实现时钟时间精度补偿，主板通过FPGA逻辑下发主板时钟，通过手动测量主备板1PPS的差值，在备板上补偿，补偿精度最多做到+/-1个计数周期，驱动器延时不固定，并且不能实时动态测量，导致倒换时业务不能无损。

如图2所示，图2为本发明实施例提供的主备倒换时钟时间高精度的原理图，主板20包括第一同步设备时钟源SETS芯片201、与第一SETS芯片201连接的第一PLL202、与第一SETS芯片201连接的第四PLL203；备板30包括第二SETS芯片301，与第二SETS芯片301连接的第二PLL302、与第二SETS芯片301连接的第三PLL303；其中，主板20还包括与第一SETS芯片201连接的第一FPGA204，备板30还包括与第二SETS芯片301连接的第二FPGA304。主板20与备板30通过背板40连接。

需要说明的是，主板、备板上的各PLL(锁相环)均具有PWM调制(脉冲宽度调制)解调功能、零延时功能，且各PLL还可以实现鉴相功能，鉴相用的是单独环，如图2所示，为了进一步提高精度，在一些实施例中可以通过一路输出走线反馈回输入，配置为外环零延时模式，为了图示简单明了，图2没有示出；主板的第一SETS201配置为无损切换模式，备板的第二SETS301配置为零延时模式；在一些实施例中，第一SETS201、第二SETS301自带的PWM调制，也具有PWM调制解调功能。

在本发明实施例中，主板20的第一SETS芯片201到所述第一PLL202的走线长度为第一长度L1，第一PLL202到所述背板40的走线长度为第二长度L2，背板40到所述第四PLL203走线长度为第二长度L2，第四PLL203到所述第一SETS芯片201走线长度为第三长度L3，所述第四PLL203到所述第一PLL202长度为第一长度与第三长度之和L1+L3。

主板20与备板30具有对称性，背板40到备板30的第二PLL302走线长度为第二长度L2，第二PLL302到所述第二SETS芯片301走线长度为第三长度L3，所述第二SETS芯片301到所述第三PLL303的走线长度为第一长度L1，第三PLL303到所述背板40走线长度为第二长度L2，第二PLL302到所述第三PLL303的走线长度为第一长度与第三长度之和L1+L3。其中背板40走线长度为第四长度L4，第一SETS芯片201到第一FPGA204的走线长度也为第一长度L1；第二SETS芯片301到第二FPGA304的走线长度也为第一长度L1。

基于图2所示的主备倒换时钟时间高精度的原理图，本发明实施例提供一种网元主备倒换时钟对齐方法，如图3所示，该网元主备倒换时钟对齐方法包括：

S301、第一PLL下发调制后的基于第一SETS芯片产生的主板时钟信号至备板。

在本发明实施例中，主板下发的是经过PWM调制后的主板时钟信号至备板，其中可以是基于第一SETS芯片产生的主板时钟信号，具有PWM调制解调功能的第一PLL调制后下发；具体的，第一SETS芯片产生所述主板的系统时钟，第一PLL接收该主板的系统时钟，第一PLL根据主板的系统时钟及逻辑给的时间TOD调制得到所述主板时钟信号，进而第一PLL零延时下发该主板时钟信号；其中逻辑给的时间TOD是图2中的第一FPGA通过SPI或I2C接口给的TOD，为了让图示例更清晰，图2没有示出。

在一些实施例中，还可以是第一SETS芯片调制，此时第一PLL只需要零延时功能；具体的，第一SETS芯片产生并调制得到所述主板时钟信号；该第一PLL零延时下发所述主板时钟信号。例如，第一FPGA将TOD发送给第一SETS芯片，第一SETS芯片产生所述主板的系统时钟，并将该系统时钟与TOD调制得到主板时钟信号。

S302、第四PLL接收所述备板调制发送的备板时钟信号。

在本发明实施例中，备板将经PWM调制后的备板时钟信号发送给主板，主板的第四PLL通过背板接收该备板时钟信号，对备板时钟信号解调得到备板的系统时钟，并零延时下发给第一PLL。

S303、第一PLL对所述主板时钟信号和所述第四PLL解调发送的所述备板时钟信号进行鉴相，将鉴相值发送给所述备板进行相位补偿。

第一PLL计算备板的系统时钟与主板的系统时钟的相位差，主板通过TOD将相位差发送给备板进行相位补偿，即由主板的第一PLL进行鉴相，主备倒换时路径延时为(L1+2L2+L3+L4)，在备板的第二SETS芯片进行相位补偿，完成主板、备板的时钟时间对齐。

基于图2所示的主备倒换时钟时间高精度的原理图，本发明实施例提供一种网元主备倒换时钟对齐方法，如图4所示，该网元主备倒换时钟对齐方法包括：

S401、第二PLL通过背板接收主板的第一PLL下发的主板时钟信号，解调所述主板时钟信号后发送给所述第二SETS芯片。

在本发明实施例中，由于第二PLL具有PWM解调功能，第二PLL对调制后的主板时钟信号进行解调后发给第二SETS芯片，具体的，第二PLL调制出主板的系统时钟，零延时发送给第二SETS芯片，同时零延时发送给所述第三PLL，其中因为当备板变成主板，为了主备板的对称性，将主板的系统时钟发送第三PLL。第二PLL解调出来的TOD通过SPI/I2C发给本板的第二FPGA，第二FPGA用于计算本板时间。

第二SETS芯片根据所述主板的系统时钟产生所述备板的系统时钟，发送给所述第三PLL，备板还将第二SETS芯片产生的系统时钟与8K对齐，将系统时钟与8K同时发送给第三PLL。

S402、第三PLL下发调制后的基于所述第二SETS芯片产生的备板时钟信号。

在本发明实施例中，可以是第三PLL调制得到备板的备板时钟信号，具体的，第三PLL根据所述备板的系统时钟及逻辑给的时间TOD调制得到所述备板时钟信号，并通过背板发送所述备板时钟信号至主板；其中逻辑给的时间TOD是图2中的第二FPGA通过SPI或I2C接口给的TOD，为了让图示例更清晰，图2没有示出。

在一些实施例中，还可以是第二SETS芯片调制得到备板的备板时钟信号，此时第三PLL只需要零延时功能；具体的，第二SETS芯片根据所述主板的系统时钟产生并调制得到所述备板的系统时钟，发送给所述第三PLL，例如第二FPGA将TOD发送给第二SETS芯片，第二SETS芯片将主板的系统时钟作为时钟源，产生所述备板的系统时钟，并将该系统时钟与TOD调制得到备板时钟信号；进而主板接收该备板时钟信号，并基于该备板时钟信号鉴相。

S403、第二SETS芯片接收鉴相值进行相位补偿。

主板的第一PLL进行鉴相得到鉴相值，第二SETS芯片通过TOD接收所述主板发送的鉴相值，根据所述鉴相值进行相位补偿。

本发明实施例提供了一种网元主备倒换时钟对齐方法，在电路中使用具有PWM调制解调功能的PLL，通过主板第一PLL下发(或零延时驱动器下发)，代替现有普通精度的逻辑下发，控制下行与上行路径对称，第一PLL鉴相下发与回送时钟相位差，通过TOD传给备板，在备板上补偿延时；与相关技术相比，本发明实施例能够在上下行回路只有1路的情况下，通过PWM调制，精确控制线路延时，不需要人工干预，实现实时自动时钟时间高精度的主备倒换，实现路径延时实时高精度测量，保证主备在任何场景下的时钟时间高精度，解决现有主备倒换时钟时间普通精度问题。

实施例三：

本发明实施例提供一个较为具体的网元主备倒换时钟对齐方法，对主备板倒换的时钟时间高精度对齐进行说明，如图5所示，图5为本发明实施例提供的主备倒换时钟时间的原理图；如图6所示，网元主备倒换时钟对齐方法包括：

S601、第一SETS芯片产生所述主板的系统时钟。

在本发明实施例中，主板中第一SETS芯片选中第一FPGA逻辑提供的时钟源，第一SETS设置为无损切换模式，产生主板的系统时钟，该主板的系统时钟包括系统钟(sys)和用于同步的8K时钟信号，第一SETS芯片到第一FPGA、第一PLL的走线长度为L1。

S602、第一PLL根据所述主板的系统时钟及逻辑给的时间TOD调制得到所述主板时钟信号。

第一FPGA通过SPI或I2C接口将TOD给第一PLL，第一PLL将sys、8K和TOD进行PWM调制，得到主板时钟信号sys_8k_tod。

S603、第一PLL零延时下发所述主板时钟信号。

第一PLL调制得到主板时钟信号sys_8k_tod，立即下发到背板，该第一PLL支持热插拔，走线长度为L2。

S604、第二PLL通过背板接收主板的第一PLL下发的主板时钟信号。

主板时钟信息sys_8k_tod经过背板到达第二PLL，背板走线长度为L4，经过L2走线到达第二PLL解调。

S605、第二PLL解调出所述主板的系统时钟，零延时发送给所述第二SETS芯片，同时零延时发送给所述第三PLL。

第二PLL解调出8K(rck_8k)，配成零延时分别给第二SETS，走线控制为L3；同时零延时给第三PLL，路径长度为L3+L1。由于主板的第四PLL会将备板的系统时钟发给第一PLL，此时为了保证主板与备板的一致性，备板将主板的系统时钟发给第三PLL；第二PLL解调出来的主板TOD通过SPI/I2C发给本板的第二FPGA。

S606、第二SETS芯片根据所述主板的系统时钟产生所述备板的系统时钟，发送给所述第三PLL。

第二SETS芯片选择rck_8k作为本板的时钟源，配置为零延时模式，产生本板的同步8k及系统钟sys，发送给第三PLL和第二FPGA，第二FPGA根据同步8K及系统钟sys计算备板时间TOD；第二SETS芯片到第二FPGA、第二PLL的走线长度为L1。

S607、第三PLL根据所述备板的系统时钟及逻辑给的时间TOD调制得到所述备板时钟信号，并通过背板发送所述备板时钟信号至主板。

第二FPGA通过SPI或I2C接口将TOD给第三PLL，第三PLL将备板的8K、sys和TOD进行PWM调制，得到备板时钟信号sys_8k_tod，第三PLL到背板的走线长度为L2。

S608、第四PLL通过背板接收所述备板时钟信号，解调得到所述备板的系统时钟，零延时下发给所述第一PLL。

备板时钟信号经过背板走线L4返回主板，经走线长度L2发给第四PLL解调得到备板的8K(rck_8k)，零延时下发经过L3+L1的走线给主板的第一PLL。

S609、第一PLL计算所述备板的系统时钟与所述主板的系统时钟的相位差，通过时间信息TOD将所述相位差发送给所述备板进行相位补偿。

第一PLL完成鉴相，由于路径中没有不可控制的延时，整个路径延时为(L2+L4+L2+L3+L1+L2+L2++L4+L3+L1)，主板、备板倒换的路径延时为整个路径延时的一半，即(L1+2L2+L3+L4)，主备板的FPGA同步8K延时为整个路径延时的一半，即(L1+2L2+L3+L4)，则相位差为(L1+2L2+L3+L4)，通过TOD传给备板，在备板第二SETS芯上完成相位的补偿，完成主备系统钟及8K的对齐，即可以保证主备在倒换过程中的时钟时间高精度。

S610、第二SETS芯片通过TOD接收所述主板发送的鉴相值，根据所述鉴相值进行相位补偿。

在本发明实施例中，由于主备板的对称性，主板变备板，备板变主板时，情形一样，再次不在一一赘述，如图5所示。

在本发明实施例中，是通过PLL直接下背板的，当有多个槽位时，可以通过PLL接零延时驱动器下发多个槽位，然后通过零延时选择器，从多个槽位中选择返回的时钟，测得各槽位的延时，为了让主备倒换实例更清晰，图5没有示出各业务板以及零延时驱动器、零延时选择器的情形。

值得注意的是，由于路径延时可控，为了简化实际操作及应用，忽略PCB走线等延时受环境的影响，可以通过实际测量主板到备板的路径延时，直接补偿到备板第二SETS中，实现高精度测量，即备板可以不使用回送时钟，直接用硬件测量的方法计算出路径延时，在备板上补偿。

本发明实施例提供一种网元主备倒换时钟对齐方法，主备互送的通道上行1路，下行通道有1路，既要传送时钟，也要保证主备之间的时间实时对齐，实现主备倒换时钟时间的高精度；在主板下行的时钟通道上，将第一SETS芯片产生的系统钟与8K对齐，系统钟与时间PWM调制下发，经背板送到备板上，然后在备板上解调出系统钟与TOD信息；在备板上行通道上，第二SETS选中主板送过来的系统钟，将本板产生的系统钟经背板送给对端主板，在第一PLL的输入端鉴相，实时测量路径延时，在上下行链路上要做到路径等长，这样就能实时补偿路径延时。

实施例三：

本发明实施例提供一种主板，如图7所示，包括第一SETS芯片、分别与所述第一SETS芯片连接的第一PLL、第四PLL，主板还包括与第一SETS芯片连接的第一FPGA，用于实现上述各实施例中主板实现的网元主备倒换时钟对齐方法的步骤。

本发明实施例提供一种备板，如图8所示，包括第二SETS芯片，分别与所述第二SETS芯片走线的第二PLL、第三PLL，备板还包括与第二SETS芯片连接的第二FPGA；用于实现各实施例中主板实现的网元主备倒换时钟对齐方法的步骤。

本发明实施例还提供一种网元设备，如图9所示，包括上述主板和备板。

可见，本领域的技术人员应该明白，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件(可以用计算装置可执行的计算机程序代码来实现)、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。

此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、计算机程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。所以，本发明不限制于任何特定的硬件和软件结合。

以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (15)

1.一种网元主备倒换时钟对齐方法，包括：

主板包括第一同步设备时钟源SETS芯片、与所述第一SETS芯片连接的第一PLL、与所述第一SETS芯片连接的第四PLL；

所述第一PLL下发调制后的基于所述第一SETS芯片产生的主板时钟信号至备板；

所述第四PLL接收所述备板调制发送的备板时钟信号；

所述第一PLL对所述主板时钟信号和所述第四PLL解调发送的所述备板时钟信号进行鉴相，将鉴相值发送给所述备板进行相位补偿。

2.如权利要求1所述的网元主备倒换时钟对齐方法，其特征在于，所述根据第一PLL下发调制后的基于所述第一SETS芯片产生的主板时钟信号包括：

所述第一SETS芯片产生所述主板的系统时钟；

所述第一PLL根据所述主板的系统时钟及逻辑给的时间TOD调制得到所述主板时钟信号；

所述第一PLL零延时下发所述主板时钟信号。

3.如权利要求1所述的网元主备倒换时钟对齐方法，其特征在于，所述根据第一PLL下发调制后的基于所述第一SETS芯片产生的主板时钟信号包括：

所述第一SETS芯片产生并调制得到所述主板时钟信号；

所述第一PLL零延时下发所述主板时钟信号。

4.如权利要求1所述的网元主备倒换时钟对齐方法，其特征在于，所述第四PLL接收所述备板调制发送的备板时钟信号包括：

所述第四PLL通过背板接收所述备板时钟信号；

所述第四PLL对所述备板时钟信号解调得到所述备板的系统时钟，零延时下发给所述第一PLL。

5.如权利要求4所述的网元主备倒换时钟对齐方法，其特征在于，所述第一PLL对所述主板时钟信号和所述第四PLL解调发送的所述备板时钟信号进行鉴相，将鉴相值发送给所述备板进行相位补偿，包括：

所述第一PLL计算所述备板的系统时钟与所述主板的系统时钟的相位差；

通过时间信息TOD将所述相位差发送给所述备板进行相位补偿。

6.如权利要求1-5任一项所述的网元主备倒换时钟对齐方法，其特征在于，所述第一SETS芯片到所述第一PLL的走线长度为第一长度，所述第一PLL到所述背板走线长度为第二长度；所述背板到所述第四PLL走线长度为第二长度，所述第四PLL到所述第一SETS芯片走线长度为第三长度，所述第四PLL到所述第一PLL走线长度为第一长度与第三长度之和。

7.一种网元主备倒换时钟对齐方法，包括：

备板包括第二SETS芯片，与所述第二SETS芯片连接的第二PLL、与所述第二SETS芯片连接的第三PLL；

所述第二PLL通过背板接收主板的第一PLL下发的主板时钟信号，解调所述主板时钟信号后发送给所述第二SETS芯片；

所述第三PLL下发调制后的基于所述第二SETS芯片产生的备板时钟信号；

所述第二SETS芯片接收鉴相值进行相位补偿。

8.如权利要求7所述网元主备倒换时钟对齐方法，其特征在于，所述第二PLL解调所述主板时钟信号后发送给所述第二SETS芯片，包括：

所述第二PLL解调出所述主板的系统时钟，零延时发送给所述第二SETS芯片，同时零延时发送给所述第三PLL；

所述第二SETS芯片根据所述主板的系统时钟产生所述备板的系统时钟，发送给所述第三PLL。

9.如权利要求8所述的网元主备倒换时钟对齐方法，其特征在于，所述第三PLL下发调制后的基于所述第二SETS芯片产生的备板时钟信号包括：

所述第三PLL根据所述备板的系统时钟及逻辑给的时间TOD调制得到所述备板时钟信号，并通过背板发送所述备板时钟信号至主板。

10.如权利要求7所述的网元主备倒换时钟对齐方法，其特征在于，所述第三PLL下发调制后的基于所述第二SETS芯片产生的备板时钟信号包括：

所述第二SETS芯片根据所述主板的系统时钟产生并调制得到所述备板的系统时钟，发送给所述第三PLL。

11.如权利要求7所述的网元主备倒换时钟对齐方法，其特征在于，所述第二SETS芯片接收鉴相值进行相位补偿，包括：

所述第二SETS芯片通过TOD接收所述主板发送的鉴相值，根据所述鉴相值进行相位补偿。

12.如权利要求7-11任一项所述网元主备倒换时钟对齐方法，其特征在于，所述背板到所述第二PLL走出长度为第二长度，第二PLL到所述第二SETS芯片长度为第三长度，所述第二SETS芯片到所述第三PLL的走线长度为第一长度；

所述第三PLL到所述背板走线长度为第二长度，第二PLL到所述第三PLL的走线长度为第一长度与第三长度之和。

13.一种主板，其特征在于，主板包括第一SETS芯片、分别与所述第一SETS芯片连接的第一PLL、第四PLL；用于实现上述1-6任一项所述的网元主备倒换时钟对齐方法的步骤。

14.一种备板，其特征在于，包括第二SETS芯片，分别与所述第二SETS芯片连接的第二PLL、第三PLL；用于实现上述7-12任一项所述的网元主备倒换时钟对齐方法的步骤。

15.一种网元设备，其特征在于，包括如权利要求13所述的主板，和如权利要求14所述的备板。

Images