CN102707766A - 信号同步装置 - Google Patents

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Abstract

一种信号同步装置，包含：一触发模块，用以根据一第一时钟信号取样一输入信号以产生一呈脉冲的触发信号，其中该第一时钟信号对应该输入信号；一第一储存单元，用以根据该触发信号将该第一储存单元的一第一输出端拉至一第一逻辑电平，并根据一反馈重设信号将该第一输出端由该第一逻辑电平拉至与该第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及一同步模块，根据该第一脉冲信号来进行同步转换以输出对应于一第二时钟信号的频率的一输出信号，并根据该输出信号产生该反馈重设信号。

Description

信号同步装置
技术领域
本发明涉及一种信号同步装置，尤涉及一种用于单芯片整合系统(System on chip，SOC)的信号同步装置。
背景技术
因为在单芯片整合系统中的多个逻辑电路分别需要操作于至少两种不同时钟信号的频率，因此，在两种不同时钟信号的频率的逻辑电路彼此传送信号时，必须先同步处理后才能传送，否则可能导致逻辑电路发生亚稳态(meta-stability)的问题。
如图1所示，文献“US7134035 B2”提出一种已知信号同步装置，适用于单芯片整合系统中将相关于一第一时钟信号CKA的频率的一输入信号IN转换成同步于一第二时钟信号的频率的一输出信号OUT，且包含：一第一储存单元F1和一双同步器(double synchronizer)1。
第一储存单元F1接收该第一时钟信号CKA和该输入信号IN，并根据该第一时钟信号CKA对该输入信号IN取样，以输出一相位延迟于该输入信号IN的第一脉冲信号。
双同步器1电连接于该第一储存单元F1，且包括一第二储存单元F2和一第三储存单元F3。
该第二储存单元F2接收该第二时钟信号CKB和该第一脉冲信号，并根据该第二时钟信号CKB对该第一脉冲信号取样，以输出一相位延迟于该输入信号IN的第二脉冲信号。
该第三储存单元F3接收该第二时钟信号CKB和该第二脉冲信号，并根据该第二时钟信号CKB对该第二脉冲信号取样，以输出该相位延迟于该第二脉冲信号的输出信号OUT。
如图2所示，为已知信号同步装置的操作时序，其中，该F1O为该第一脉冲信号，该F2O为该第二脉冲信号。
又已知信号同步装置的详细说明可参阅文献“US7134035 B2”，故不累述。
但是，已知信号同步装置的缺陷为：
1.只适用于第一时钟信号CKA的频率慢于第二时钟信号CKB的频率，用途范围小，且因此必须事先知道所应用的单芯片整合系统中，第一、二时钟信号CKA、CKB的频率何者较快，又将造成使用不便。
2.当第一时钟信号CKA的频率快于第二时钟信号CKB的频率，也想应用已知信号同步装置，则必须利用额外电路先将第一时钟信号CKA的频率转换成慢于第二时钟信号CKB的频率，而还必须利用额外电路(如计数器)算出第一、二时钟信号的频率的比例，才能知道要将第一时钟信号CKA的频率变慢多少，导致硬件成本的增加。
发明内容
因此，本发明的目的之一，即在提供一种使用方便、降低硬件成本及用途范围较广的信号同步装置。
根据本发明的一信号同步装置，包含：
一触发模块，用以根据一第一时钟信号取样一输入信号以产生一呈脉冲的触发信号，其中该第一时钟信号对应该输入信号；
一第一储存单元，用以根据该触发信号将该第一储存单元的一第一输出端拉至一第一逻辑电平，并根据一反馈重设信号将该第一输出端由该第一逻辑电平拉至与该第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及
一同步模块，根据该第一脉冲信号来进行同步转换以输出对应于一第二时钟信号的频率的一输出信号，并根据该输出信号产生该反馈重设信号。
本发明的目的之二，即在提供一种信号同步装置。
该信号同步装置，包含：
一触发模块，用以根据一第一时钟信号取样一输入信号以产生一触发信号，其中该第一时钟信号对应该输入信号；
一第一储存单元，用以根据该触发信号将该第一储存单元的一第一输出端拉至一第一逻辑电平，并根据一反馈重设信号将该第一输出端由该第一逻辑电平拉至与该第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及
一同步模块，根据该第一脉冲信号来进行同步转换以输出对应于一第二时钟信号的频率的一输出信号，并根据该输出信号产生该反馈重设信号；
其中该第一时钟信号与该第二时钟信号不同步。
本发明的目的之三，即在提供一种信号同步装置。
该信号同步装置，用以将对应一第一时钟信号的频率的一输入信号转换为对应一第二时钟信号的频率的一输出信号，其包含：
一触发模块，用以根据该第一时钟信号取样该输入信号以产生一触发信号；
一第一储存单元，用以根据该触发信号对一第一逻辑电平进行取样而将该第一储存单元的一第一输出端拉至该第一逻辑电平，并根据一反馈重设信号将该第一输出端由该第一逻辑电平拉至与该第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及
一同步模块，根据该第一脉冲信号来进行同步转换以输出该输出信号，并根据该输出信号产生该反馈重设信号。
附图说明
图1是一种已知信号同步装置的电路图；
图2是一种已知信号同步装置的时序仿真图；
图3是本发明信号同步装置的优选实施例的电路图；
图4是该优选实施例的一触发模块的时序图；
图5是该优选实施例的第一种时序模拟图；及
图6是该优选实施例的第二种时序模拟图。
【主要元件符号说明】
2          触发模块
i1         第一端
i2         第二端
o          输出端
21         锁存器
D          数据端
C          控制端
Q          输出端
22         与逻辑器
F1         第一储存单元
arst       重设端
CK         时钟端
3          同步模块
r          重设端
c          控制端
f          反馈端
F2、F3     第二、三储存单元
31  多路复用器
32  或逻辑器
具体实施方式
有关本发明的前述及其它技术内容、特点与效果，在以下配合参考图式的优选实施例的详细说明中，将可清楚的呈现。
如图3所示，为本发明信号同步装置的优选实施例，其适用于将相关于一第一时钟信号CKA的频率的一输入信号IN转换成同步于一第二时钟信号CKB的频率的一输出信号OUT，其包含：一触发模块2、一第一储存单元F1、一同步模块3。
触发模块2包括一接收该输入信号IN的第一端i1、一接收该第一时钟信号CKA的第二端i2，及一输出端o，该触发模块2根据该第一时钟信号CKA对输入信号IN进行取样以产生一呈脉冲的触发信号，且从该输出端o送出该触发信号，其中，该触发信号相关于该第一时钟信号CKA的正半周。
第一储存单元F1包括一接收一第一逻辑电平1’b1的数据端D、一电连接于该触发模块2的输出端o以接收该触发信号的时钟端CK、一接收一反馈重设信号的重设端arst及一输出端Q，该第一储存单元F1根据该触发信号对该逻辑高电平1’b1进行取样而将该第一储存单元F1的输出端Q拉至高电平，进而根据该反馈重设信号再将该第一储存单元F1的输出端Q由该第一逻辑电平拉至与该第一逻辑电平相反的一第二逻辑电平而形成一第一脉冲信号s1，在本实施例中，该第一及第二逻辑电平分别是高电平、低电平，但不限于此作法。
同步模块3包括一电连接于该第一储存单元F1的输出端Q以接收该第一脉冲信号s1的第一端i1、一接收该第二时钟信号CKB的第二端i2、一接收一外部重设信号的重设端r、一接收一控制信号的控制端c、一输出端o，及一电连接于该第一储存单元F1的重设端arst的反馈端f，该同步模块3对该第一脉冲信号s1进行同步转换，以从该同步模块3的输出端o输出对应于该第二时钟信号的频率的一输出信号OUT，进一步而言，该输出信号OUT是相关于该第一脉冲信号s1且对应于该第二时钟信号CKB的频率的输出信号OUT，但不限于此作法，另外，该同步模块3的控制端c受该控制信号控制而使该同步模块3于一第一模式和一第二模式之间切换，其中，第一模式是异步模式，是指第一、二时钟信号CKA、CKB的频率不同，也就是说该第一时钟信号CKA与该第二时钟信号CKB不同步，而第二模式是同步模式，是指第一、二时钟信号CKA、CKB的频率实质上相同且相位实质上相同。
当该同步模块3操作于第一模式时，该同步模块3根据该第二时钟信号CKB对该第一脉冲信号s1进行取样处理，以输出该相位延迟于该第一脉冲信号s1的输出信号OUT，进而根据该输出信号OUT产生该相关于该输出信号OUT的反馈重设信号，并由该同步模块3的反馈端f送出该反馈重设信号，其中，在本实施例中，当外部重设信号为低电平时，该反馈重设信号的高、低电平是追随于该输出信号OUT。
当该同步模块3操作于第二模式时与第一模式的差异为，该同步模块3则以该第一脉冲信号s1作为该输出信号OUT。
又，触发模块2与同步模块3的详细电路将于下文中说明。
<触发模块>
该触发模块2包括一锁存器(latch)21和一与逻辑(AND)器22。
锁存器21具有一电连接于该触发模块2的第一端i1以接收该输入信号IN的数据端D、一电连接于该触发模块2的第二端i2以接收该第一时钟信号CKA的控制端C及一输出端Q，该锁存器21于该第一时钟信号CKA处于高、低电平其中之一时(本实施例是以该第一时钟信号CKA处于低电平)被使能，而使锁存器21的输出端Q提供一追随该输入信号IN的逻辑电平的锁存信号。
与逻辑器22具有一电连接于该锁存器21的输出端Q以接收该锁存信号的第一端、一接收该第一时钟信号CKA的第二端和一输出端，与逻辑器22将该锁存信号与该第一时钟信号CKA进行与逻辑(AND)运算而从该与逻辑器22的输出端提供该触发信号。
如图4所示，是触发模块2根据该输入信号IN与第一时钟信号CKA操作的时序图，于时间点t1时，处于低电平的第一时钟信号CKA使该锁存器21取样该处于高电平的输入信号IN，而产生高电平的锁存信号，进而于时间点t2时，同时处于高电平的锁存信号与第一时钟信号CKA使该与逻辑器22产生高电平的触发信号，而于时间点t3时，第一时钟信号降至低电平，因此，使该与逻辑器22将触发信号降至低电平。
<同步模块>
如图3所示，同步模块3包括一第二储存单元F2、一第三储存单元F3、一多路复用器31，和一或逻辑(OR)器32。
该第二储存单元F2具有一电连接于该同步模块3的第一端i1以接收该第一脉冲信号s1的数据端D、一电连接于该同步模块3的第二端i2以接收该第二时钟信号CKB的时钟端CK、一电连接于该同步模块3的重设端r以接收该外部重设信号的重设端arst和一输出端Q，该第二储存单元F2根据该第二时钟信号CKB对该第一脉冲信号s1取样，以从该第二储存单元F2的输出端Q输出一相位延迟于该输入信号IN的第二脉冲信号s2，且该第二储存单元F2受该外部重设信号控制以决定是否将该第二脉冲信号s2设为一重设电平，而在本实施例中的说明中将该外部重设信号设为低电平，但不限于此。
该第三储存单元F3具有一电连接于该第二储存单元F2的输出端Q以接收该第二脉冲信号s2的数据端D、一电连接于该同步模块3的第二端i2以接收该第二时钟信号CKB的时钟端CK、一电连接于该同步模块3的重设端r以接收该外部重设信号的重设端arst和一输出端Q，该第三储存单元F3根据该第二时钟信号CKB对该第二脉冲信号s2取样，以从该第三储存单元F3的输出端Q输出一相位延迟于该第二脉冲信号s2的第三脉冲信号s3，且该第三储存单元F3受该外部重设信号控制以决定是否将该第三脉冲信号s3设为一重设电平。
多路复用器31具有一电连接于该同步模块3的第一端i1以接收该第一脉冲信号s1的第一端、一电连接于该第三储存单元F3的输出端Q以接收该第三脉冲信号s3的第二端、一电连接于该同步模块3的控制端c以接收该控制信号的控制端和一电连接于该同步模块3的输出端o的输出端，该多路复用器31的控制端受该控制信号控制而使该多路复用器31选择该第一脉冲信号s1及该第三脉冲信号s3其中之一，以从该多路复用器31的输出端输出作为该输出信号OUT。其中，当该第一时钟信号CKA与该第二时钟信号CKB不同步，该多路复用器31选择该第三脉冲信号s3作为该输出信号OUT。当本发明的信号同步装置若用于异步模式而不需切换于同步模式与异步模式之间时，其可不需多路复用器31，而直接将第三脉冲信号s3作为输出信号。
或逻辑器32具有一电连接于该同步模块3的输出端o以接收该输出信号OUT的第一端、一电连接于该同步模块3的重设端r以接收该外部重设信号的第二端和一电连接于该同步模块3的反馈端f的输出端，该或逻辑器32将该输出信号OUT与该外部重设信号进行或逻辑运算以得到该反馈重设信号，并将该反馈重设信号由该或逻辑器32的输出端送出。
又于本实施例中，该第一～第三储存单元F1～F3优选为D型触发器(D-Flip Flop)。
<时序模拟图>
如图5所示，为第一时钟信号CKA的频率快于第二时钟信号CKB的频率的情况，于时间点t1时，触发模块2根据该第一时钟信号CKA与输入信号IN将该触发信号拉升至高电平，进而该触发信号的上升沿触发第一储存单元F1以对其数据端D的逻辑高电平进行取样，进而将第一脉冲信号s1拉升至高电平，而于时间点t2时，第二时钟信号CKB的上升沿触发第二储存单元F2以对该第一脉冲信号s1进行取样，进而将该第二脉冲信号s2拉升至高电平，而于时间点t3时，第二时钟信号CKB的上升沿触发第三储存单元F3以对该第二脉冲信号s2进行取样，进而将该第三脉冲信号s3拉升至高电平，进而该第三脉冲信号s3经由该多路复用器31输出作为输出信号OUT，该输出信号OUT再经由该或逻辑器32将该反馈重设信号拉升至高电平而重设第一储存单元F1，以将该第一脉冲信号s1拉下至低电平。其中，输入信号IN对应第一时钟信号CKA的频率，输出信号OUT或第三脉冲信号s3对应第二时钟信号CKB的频率；或说，第二时钟信号CKB与第一时钟信号CKA的频率关系对应输出信号OUT或第三脉冲信号s3与输入信号IN的频率关系；也即，本发明的信号同步装置可以将对应第一时钟信号CKA的频率的数据(输入信号IN)转换为对应第二时钟信号CKB的频率的数据(输出信号OUT或第三脉冲信号s3)。
如图6所示，为第一时钟信号CKA的频率慢于第二时钟信号CKB的频率的情况，因时序操作类似于第一时钟信号CKA的频率快于第二时钟信号CKB的频率的情况，故不再重述。
综上所述，上述实施例相较于现有技术具有以下优点：
1.利用触发模块2产生触发信号来触发该第一储存单元F1，再通过相关于输出信号OUT的反馈重设信号来重设该第一储存单元F1，可操作于第一时钟信号CKA的频率快于、或慢于第二时钟信号CKB的频率的二种情况，因此，不需预先知道第一、二时钟信号CKA、CKB何者频率较快，使用较方便。
2.也不需利用额外计数器算出第一、二时钟信号CKA、CKB的比例，可节省硬件成本。
3.可于第一、二模式之间切换且无论第一、二时钟信号CKA、CKB频率快慢皆可使用，具有较广的用途。
然而以上所述者，仅为本发明的优选实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明权利要求书及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。

Claims (11)

1.一种信号同步装置，包含：
一触发模块，用以根据一第一时钟信号取样一输入信号以产生一呈脉冲的触发信号，其中所述第一时钟信号对应所述输入信号；
一第一储存单元，用以根据所述触发信号将所述第一储存单元的一第一输出端拉至一第一逻辑电平，并根据一反馈重设信号将所述第一输出端由所述第一逻辑电平拉至与所述第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及
一同步模块，根据所述第一脉冲信号来进行同步转换以输出对应于一第二时钟信号的频率的一输出信号，并根据所述输出信号产生所述反馈重设信号。
2.根据权利要求1所述的信号同步装置，其中，所述触发模块包括：
一锁存器，用以于所述第一时钟信号处于高、低电平其中之一时被使能，以提供一追随所述输入信号的逻辑电平的锁存信号；及
一与逻辑器，用以将所述锁存信号与所述第一时钟信号进行与逻辑运算而产生所述触发信号。
3.根据权利要求1所述的信号同步装置，其中，所述同步模块包括：
一第二储存单元，用以根据所述第二时钟信号对所述第一脉冲信号取样，以产生一相位延迟于所述输入信号的第二脉冲信号；及
一第三储存单元，用以根据所述第二时钟信号对所述第二脉冲信号取样，以产生一相位延迟于所述第二脉冲信号的第三脉冲信号；
其中，所述同步模块根据所述第一脉冲信号或所述第三脉冲信号来产生所述输出信号。
4.根据权利要求3所述的信号同步装置，其中，所述同步模块还包括：
一多路复用器，用以接收所述第一脉冲信号、所述第三脉冲信号以及一控制信号，所述多路复用器根据所述控制信号来选择所述第一脉冲信号及所述第三脉冲信号的其中之一作为所述输出信号；
其中，当所述第一时钟信号与所述第二时钟信号不同步时，所述多路复用器选择所述第三脉冲信号作为所述输出信号。
5.根据权利要求3所述的信号同步装置，其中，所述第二、第三储存单元还分别受一外部重设信号控制以决定是否将所述第二、第三脉冲信号设为一重设电平。
6.根据权利要求3所述的信号同步装置，其中，所述第一、第二、第三储存单元分别是一D型触发器。
7.根据权利要求1所述的信号同步装置，其中，所述同步模块包括：
一或逻辑器，用以对所述输出信号与一外部重设信号进行或逻辑运算以产生所述反馈重设信号。
8.一种信号同步装置，包含：
一触发模块，用以根据一第一时钟信号取样一输入信号以产生一触发信号，其中所述第一时钟信号对应所述输入信号；
一第一储存单元，用以根据所述触发信号将所述第一储存单元的一第一输出端拉至一第一逻辑电平，并根据一反馈重设信号将所述第一输出端由所述第一逻辑电平拉至与所述第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及
一同步模块，根据所述第一脉冲信号来进行同步转换以输出对应于一第二时钟信号的频率的一输出信号，并根据所述输出信号产生所述反馈重设信号；
其中所述第一时钟信号与所述第二时钟信号不同步。
9.根据权利要求8所述的信号同步装置，其中，所述触发模块包括：
一锁存器，用以于所述第一时钟信号处于一使能电平时被使能，以提供一追随所述输入信号的逻辑电平的锁存信号；及
一与逻辑器，用以将所述锁存信号与所述第一时钟信号进行与逻辑运算而产生所述触发信号。
10.根据权利要求8所述的信号同步装置，其中，所述同步模块包括：
一第二储存单元，用以根据所述第二时钟信号对所述第一脉冲信号取样，以产生一相位延迟于所述输入信号的第二脉冲信号；及
一第三储存单元，用以根据所述第二时钟信号对所述第二脉冲信号取样，以产生一相位延迟于所述第二脉冲信号的第三脉冲信号；
其中，所述同步模块根据所述第三脉冲信号来产生所述输出信号。
11.一种信号同步装置，用以将对应一第一时钟信号的频率的一输入信号转换为对应一第二时钟信号的频率的一输出信号，其包含：
一触发模块，用以根据所述第一时钟信号取样所述输入信号以产生一触发信号；
一第一储存单元，用以根据所述触发信号对一第一逻辑电平进行取样而将所述第一储存单元的一第一输出端拉至所述第一逻辑电平，并根据一反馈重设信号将所述第一输出端由所述第一逻辑电平拉至与所述第一逻辑电平相反的一第二逻辑电平以形成一第一脉冲信号；及
一同步模块，根据所述第一脉冲信号来进行同步转换以输出所述输出信号，并根据所述输出信号产生所述反馈重设信号。
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