TWI453569B - 信號同步裝置 - Google Patents

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Description

信號同步裝置
本發明關於一種信號同步裝置，尤有關於一種用於單晶片整合系統(System on chip,SOC)之信號同步裝置。
因為在單晶片整合系統中的多個邏輯電路分別需要操作於至少二種不同時鐘信號之頻域，因此，在二種不同時鐘信號之頻域的邏輯電路彼此傳送信號時，必須先同步處理後才能傳送，否則可能導致邏輯電路發生亞穩態(meta-stability)的問題。
如圖1所示，於文獻「US7134035 B2」提出一種習知信號同步裝置，適用於單晶片整合系統中將相關於一第一時鐘信號CKA之頻域的一輸入信號IN轉換成同步於一第二時鐘信號之頻域的一輸出信號OUT，且包含：一第一儲存單元F1和一雙同步器(double synchronizer)1。
第一儲存單元F1接收該第一時鐘信號CKA和該輸入信號IN，並根據該第一時鐘信號CKA對該輸入信號IN取樣，以輸出一相位延遲於該輸入信號IN的第一脈波信號。
雙同步器1電連接於該第一儲存單元F1，且包括一第二儲存單元F2和一第三儲存單元F3。
該第二儲存單元F2接收該第二時鐘信號CKB和該第一脈波信號，並根據該第二時鐘信號CKB對該第一脈波信號取樣，以輸出一相位延遲於該輸入信號IN的第二脈波信號。
該第三儲存單元F3接收該第二時鐘信號CKB和該第二脈波信號，並根據該第二時鐘信號CKB對該第二脈波信號取樣，以輸出該相位延遲於該第二脈波信號的輸出信號OUT。
如圖2所示，為習知信號同步裝置的操作時序，其中，該F1O為該第一脈波信號，該F2O為該第二脈波信號。
又習知信號同步裝置的詳細說明可參閱文獻「US7134035 B2」，故不纍述。
但是，習知信號同步裝置的缺點為：
1.只適用於第一時鐘信號CKA之頻率慢於第二時鐘信號CKB之頻率，用途範圍小，且因此必須事先知道所應用的單晶片整合系統中，第一、二時鐘信號CKA、CKB之頻率何者較快，又將造成使用不便。
2.當第一時鐘信號CKA之頻率快於第二時鐘信號CKB之頻率，也想應用習知信號同步裝置，則必須利用額外電路先將第一時鐘信號CKA之頻率轉換成慢於第二時鐘信號CKB之頻率，而更必須利用額外電路(如計數器)算出第一、二時鐘信號之頻率的比例，才能知道要將第一時鐘信號CKA之頻率變慢多少，導致硬體成本的增加。
因此，本發明之目的之一，即在提供一種使用方便、降低硬體成本及用途範圍較廣的信號同步裝置。
根據本發明之一信號同步裝置，包含：一觸發模組，用以根據一第一時鐘信號擷取一輸入信號以產生一呈脈波的觸發信號，其中該第一時鐘信號對應該輸入信號；一第一儲存單元，用以根據該觸發信號將該第一儲存單元之一第一輸出端拉至一第一邏輯準位，並根據一回授重設信號將該第一輸出端由該第一邏輯準位拉至與該第一邏輯準位相反之一第二邏輯準位以形成一第一脈波信號；及一同步模組，根據該第一脈波信號來進行同步轉換以輸出對應於一第二時鐘信號之頻率之一輸出信號，並根據該輸出信號產生該回授重設信號。
本發明之目的之二，即在提供一種信號同步裝置。
該信號同步裝置，包含：一觸發模組，用以根據一第一時鐘信號擷取一輸入信號以產生一觸發信號，其中該第一時鐘信號對應該輸入信號；一第一儲存單元，用以根據該觸發信號將該第一儲存單元之一第一輸出端拉至一第一邏輯準位，並根據一回授重設信號將該第一輸出端由該第一邏輯準位拉至與該第一邏輯準位相反之一第二邏輯準位以形成一第一脈波信號；及一同步模組，根據該第一脈波信號來進行同步轉換以輸出對應於一第二時鐘信號之頻率之一輸出信號，並根據該輸出信號產生該回授重設信號；其中該第一時鐘信號與該第二時鐘信號不同步。
本發明之目的之三，即在提供一種信號同步裝置。
該信號同步裝置，用以將對應一第一時鐘信號之頻率的一輸入信號轉換為對應一第二時鐘信號之頻率的一輸出信號，其包含：一觸發模組，用以根據該第一時鐘信號擷取該輸入信號以產生一觸發信號；一第一儲存單元，用以根據該觸發信號對一第一邏輯準位進行取樣而將該第一儲存單元之一第一輸出端拉至該第一邏輯準位，並根據一回授重設信號將該第一輸出端由該第一邏輯準位拉至與該第一邏輯準位相反之一第二邏輯準位以形成一第一脈波信號；及一同步模組，根據該第一脈波信號來進行同步轉換以輸出該輸出信號，並根據該輸出信號產生該回授重設信號。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。
如圖3所示，為本發明信號同步裝置之較佳實施例，其適用於將相關於一第一時鐘信號CKA之頻域的一輸入信號IN轉換成同步於一第二時鐘信號CKB之頻域的一輸出信號OUT，其包含：一觸發模組2、一第一儲存單元F1、一同步模組3。
觸發模組2包括一接收該輸入信號IN的第一端i1、一接收該第一時鐘信號CKA的第二端i2，及一輸出端o，該觸發模組2根據該第一時鐘信號CKA對輸入信號IN進行擷取以產生一呈脈波的觸發信號，且從該輸出端o送出該觸發信號，其中，該觸發信號相關於該第一時鐘信號CKA之正半週。
第一儲存單元F1包括一接收一第一邏輯準位1’b1的資料端D、一電連接於該觸發模組2之輸出端o以接收該觸發信號的時鐘端CK、一接收一回授重設信號的重設端arst，及一輸出端Q，該第一儲存單元F1根據該觸發信號對該邏輯高準位1’b1進行取樣而將該第一儲存單元F1之輸出端Q拉至高準位，進而根據該回授重設信號再將該第一儲存單元F1之輸出端Q由該第一邏輯準位拉至與該第一邏輯準位相反之一第二邏輯準位而形成一第一脈波信號s1，在本實施例中，該第一及第二邏輯準位分別是高準位、低準位，但不限於此作法。
同步模組3包括一電連接於該第一儲存單元F1之輸出端Q以接收該第一脈波信號s1的第一端i1、一接收該第二時鐘信號CKB的第二端i2、一接收一外部重設信號的重設端r、一接收一控制信號的控制端c、一輸出端o，及一電連接於該第一儲存單元F1之重設端arst的回授端f，該同步模組3對該第一脈波信號s1進行同步轉換，以從該同步模組3之輸出端o輸出對應於該第二時鐘信號之頻率之一輸出信號OUT，進一步而言，該輸出信號OUT是相關於該第一脈波信號s1且對應於該第二時鐘信號CKB之頻域的輸出信號OUT，但不限於此作法，又該同步模組3之控制端c受該控制信號控制而使該同步模組3於一第一模式和一第二模式之間切換，其中，第一模式是非同步模式，係指第一、二時鐘信號CKA、CKB之頻率不同，也就是說該第一時鐘信號CKA與該第二時鐘信號CKB不同步，而第二模式是同步模式，係指第一、二時鐘信號CKA、CKB之頻率實質上相同且相位實質上相同。
當該同步模組3操作於第一模式時，該同步模組3根據該第二時鐘信號CKB對該第一脈波信號s1進行取樣處理，以輸出該相位延遲於該第一脈波信號s1的輸出信號OUT，進而根據該輸出信號OUT產生該相關於該輸出信號OUT的回授重設信號，並由該同步模組3之回授端f送出該回授重設信號，其中，在本實施例中，當外部重設信號為低準位時，該回授重設信號的高、底準位是追隨於該輸出信號OUT。
當該同步模組3操作於第二模式時與第一模式的差異為，該同步模組3則以該第一脈波信號s1作為該輸出信號OUT。
又，觸發模組2與同步模組3的詳細電路將於下文中說明。
<觸發模組>
該觸發模組2包括一栓鎖器(latch)21和一及邏輯(AND)器22。
栓鎖器21具有一電連接於該觸發模組2之第一端i1以接收該輸入信號IN的資料端D、一電連接於該觸發模組2之第二端i2以接收該第一時鐘信號CKA的控制端C，及一輸出端Q，該栓鎖器21於該第一時鐘信號CKA處於高、低準位其中之一時(本實施例是以該第一時鐘信號CKA處於低準位)遭致能，而使栓鎖器21之輸出端Q提供一追隨該輸入信號IN之邏輯準位的栓鎖信號。
及邏輯器22具有一電連接於該栓鎖器21之輸出端Q以接收該栓鎖信號的第一端、一接收該第一時鐘信號CKA的第二端，和一輸出端，及邏輯器22將該栓鎖信號與該第一時鐘信號CKA進行及邏輯(AND)運算而從該及邏輯器22之輸出端提供該觸發信號。
如圖4所示，為觸發模組2根據該輸入信號IN與第一時鐘信號CKA操作的時序圖，於時間點t1時，處於低準位的第一時鐘信號CKA使該栓鎖器21擷取該處於高準位的輸入信號IN，而產生高準位的栓鎖信號，進而於時間點t2時，同時處於高準位的栓鎖信號與第一時鐘信號CKA使該及邏輯器22產生高準位的觸發信號，而於時間點t3時，第一時鐘信號降至低準位，因此，使該及邏輯器22將觸發信號降至低準位。
<同步模組>
如圖3所示，同步模組3包括一第二儲存單元F2、一第三儲存單元F3、一多工器31，和一或邏輯(OR)器32。
該第二儲存單元F2具有一電連接於該同步模組3之第一端i1以接收該第一脈波信號s1的資料端D、一電連接於該同步模組3之第二端i2以接收該第二時鐘信號CKB的時鐘端CK、一電連接於該同步模組3之重設端r以接收該外部重設信號的重設端arst，和一輸出端Q，該第二儲存單元F2根據該第二時鐘信號CKB對該第一脈波信號s1取樣，以從該第二儲存單元F2之輸出端Q輸出一相位延遲於該輸入信號IN的第二脈波信號s2，且該第二儲存單元F2受該外部重設信號控制以決定是否將該第二脈波信號s2設為一重設準位，而在本實施例中之說明中將該外部重設信號設為低準位，但不限於此。
該第三儲存單元F3具有一電連接於該第二儲存單元F2之輸出端Q以接收該第二脈波信號s2的資料端D、一電連接於該同步模組3之第二端i2以接收該第二時鐘信號CKB的時鐘端CK、一電連接於該同步模組3之重設端r以接收該外部重設信號的重設端arst，和一輸出端Q，該第三儲存單元F3根據該第二時鐘信號CKB對該第二脈波信號s2取樣，以從該第三儲存單元F3之輸出端Q輸出一相位延遲於該第二脈波信號s2的第三脈波信號s3，且該第三儲存單元F3受該外部重設信號控制以決定是否將該第三脈波信號s3設為一重設準位。
多工器31具有一電連接於該同步模組3之第一端i1以接收該第一脈波信號s1的第一端、一電連接於該第三儲存單元F3之輸出端Q以接收該第三脈波信號s3的第二端、一電連接於該同步模組3之控制端c以接收該控制信號的控制端，和一電連接於該同步模組3之輸出端o的輸出端，該多工器31之控制端受該控制信號控制而使該多工器31選擇該第一脈波信號s1及該第三脈波信號s3其中之一，以從該多工器31之輸出端輸出作為該輸出信號OUT。其中，當該第一時鐘信號CKA與該第二時鐘信號CKB不同步，該多工器31選擇該第三脈波信號s3作為該輸出信號OUT。當本發明之信號同步裝置若用於非同步模式而不需切換於同步模式與非同步模式之間時，其可不需多工器31，而直接將第三脈波信號s3作為輸出信號。
或邏輯器32具有一電連接於該同步模組3之輸出端o以接收該輸出信號OUT的第一端、一電連接於該同步模組3之重設端r以接收該外部重設信號的第二端，和一電連接於該同步模組3之回授端f的輸出端，該或邏輯器32將該輸出信號OUT與該外部重設信號進行或邏輯運算以得到該回授重設信號，並將該回授重設信號由該或邏輯器32之輸出端送出。
又於本實施例中，該第一~第三儲存單元F1~F3較佳為D型正反器(D-Flip Flop)。
<時序模擬圖>
如圖5所示，為第一時鐘信號CKA之頻率快於第二時鐘信號CKB之頻率的情況，於時間點t1時，觸發模組2根據該第一時鐘信號CKA與輸入信號IN將該觸發信號拉升至高準位，進而該觸發信號的上升緣觸發第一儲存單元F1以對其資料端D的邏輯高準位進行取樣，進而將第一脈波信號s1拉升至高準位，而於時間點t2時，第二時鐘信號CKB的上升緣觸發第二儲存單元F2以對該第一脈波信號s1進行取樣，進而將該第二脈波信號s2拉升至高準位，而於時間點t3時，第二時鐘信號CKB的上升緣觸發第三儲存單元F3以對該第二脈波信號s2進行取樣，進而將該第三脈波信號s3拉升至高準位，進而該第三脈波信號s3經由該多工器31輸出作為輸出信號OUT，該輸出信號OUT再經由該或邏輯器32將該回授重設信號拉升至高準位而重設第一儲存單元F1，以將該第一脈波信號s1拉下至低準位。其中，輸入信號IN對應第一時鐘信號CKA之頻率，輸出信號OUT或第三脈波信號s3對應第二時鐘信號CKB之頻率；或說，第二時鐘信號CKB與第一時鐘信號CKA之頻率關係對應輸出信號OUT或第三脈波信號s3與輸入信號IN之頻率關係；亦即，本發明之信號同步裝置可以將對應第一時鐘信號CKA之頻率的資料(輸入信號IN)轉換為對應第二時鐘信號CKB之頻率的資料(輸出信號OUT或第三脈波信號s3)。
如圖6所示，為第一時鐘信號CKA之頻率慢於第二時鐘信號CKB之頻率的情況，因時序操作類似於第一時鐘信號CKA之頻率快於第二時鐘信號CKB之頻率的情況，故不再重述。
綜上所述，上述實施例相較於先前技術具有以下優點：
1.利用觸發模組2產生觸發信號來觸發該第一儲存單元F1，再藉由相關於輸出信號OUT之回授重設信號來重設該第一儲存單元F1，可操作於第一時鐘信號CKA之頻率快於、或慢於第二時鐘信號CKB之頻率的二種情況，因此，不需預先知道第一、二時鐘信號CKA、CKB何者頻率較快，使用較方便。
2.也不需利用額外計數器算出第一、二時鐘信號CKA、CKB的比例，可節省硬體成本。
3.可於第一、二模式之間切換且無論第一、二時鐘信號CKA、CKB頻率快慢皆可使用，具有較廣的用途。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
2‧‧‧觸發模組
i1‧‧‧第一端
i2‧‧‧第二端
o‧‧‧輸出端
21‧‧‧栓鎖器
D‧‧‧資料端
C‧‧‧控制端
Q‧‧‧輸出端
22‧‧‧及邏輯器
F1‧‧‧第一儲存單元
arst‧‧‧重設端
CK‧‧‧時鐘端
CKA‧‧‧第一時鐘信號
CKB‧‧‧第二時鐘信號
3‧‧‧同步模組
r‧‧‧重設端
c‧‧‧控制端
f‧‧‧回授端
F2、F3‧‧‧第二、三儲存單元
31‧‧‧多工器
32‧‧‧或邏輯器
圖1是一種習知信號同步裝置的電路圖；
圖2是一種習知信號同步裝置的時序模擬圖；
圖3是本發明信號同步裝置之較佳實施例的電路圖；
圖4是該較佳實施例的一觸發模組的時序圖；
圖5是該較佳實施例的第一種時序模擬圖；及
圖6是該較佳實施例的第二種時序模擬圖。
2‧‧‧觸發模組
i1‧‧‧第一端
i2‧‧‧第二端
o‧‧‧輸出端
21‧‧‧栓鎖器
D‧‧‧資料端
C‧‧‧控制端
Q‧‧‧輸出端
22‧‧‧及邏輯器
F1‧‧‧第一儲存單元
arst‧‧‧重設端
CK‧‧‧時鐘端
CKA‧‧‧第一時鐘信號
CKB‧‧‧第二時鐘信號
3‧‧‧同步模組
r‧‧‧重設端
c‧‧‧控制端
f‧‧‧回授端
F2、F3‧‧‧第二、三儲存單元
31‧‧‧多工器
32‧‧‧或邏輯器

Claims (11)

  1. 一種信號同步裝置，包含：一觸發模組，用以根據一第一時鐘信號擷取一輸入信號以產生一呈脈波的觸發信號，其中該第一時鐘信號對應該輸入信號；一第一儲存單元，用以根據該觸發信號將該第一儲存單元之一第一輸出端的邏輯準位拉至一第一邏輯準位，並根據一回授重設信號將該第一輸出端由該第一邏輯準位拉至與該第一邏輯準位相反之一第二邏輯準位以形成一第一脈波信號；及一同步模組，根據該第一脈波信號來進行同步轉換以輸出對應於一第二時鐘信號之頻率之一輸出信號，並根據該輸出信號產生該回授重設信號。
  2. 依據申請專利範圍第1項所述之信號同步裝置，其中，該觸發模組包括：一栓鎖器，用以於該第一時鐘信號處於高、低準位其中之一時遭致能，以提供一追隨該輸入信號之邏輯準位的栓鎖信號；及一及邏輯器，用以將該栓鎖信號與該第一時鐘信號進行及邏輯運算而產生該觸發信號。
  3. 依據申請專利範圍第1項所述之信號同步裝置，其中，該同步模組包括：一第二儲存單元，用以根據該第二時鐘信號對該第一脈波信號取樣，以產生一相位延遲於該輸入信號的第 二脈波信號；及一第三儲存單元，用以根據該第二時鐘信號對該第二脈波信號取樣，以產生一相位延遲於該第二脈波信號的第三脈波信號；其中，該同步模組根據該第一脈波信號或該第三脈波信號來產生該輸出信號。
  4. 依據申請專利範圍第3項所述之信號同步裝置，其中，該同步模組更包括：一多工器，用以接收該第一脈波信號、該第三脈波信號以及一控制信號，該多工器根據該控制信號來選擇該第一脈波信號及該第三脈波信號其中之一作為該輸出信號；其中，當該第一時鐘信號與該第二時鐘信號不同步，該多工器選擇該第三脈波信號作為該輸出信號。
  5. 依據申請專利範圍第3項所述之信號同步裝置，其中，該第二、第三儲存單元更分別受一外部重設信號控制以決定是否將該第二、第三脈波信號設為一重設準位。
  6. 依據申請專利範圍第3項所述之信號同步裝置，其中，該第一、第二、第三儲存單元分別是一D型正反器。
  7. 依據申請專利範圍第1項所述之信號同步裝置，其中，該同步模組包括：一或邏輯器，用以對該輸出信號與一外部重設信號進行或邏輯運算以產生該回授重設信號。
  8. 一種信號同步裝置，包含： 一觸發模組，用以根據一第一時鐘信號擷取一輸入信號以產生一觸發信號，其中該第一時鐘信號對應該輸入信號；一第一儲存單元，用以根據該觸發信號將該第一儲存單元之一第一輸出端的邏輯準位拉至一第一邏輯準位，並根據一回授重設信號將該第一輸出端由該第一邏輯準位拉至與該第一邏輯準位相反之一第二邏輯準位以形成一第一脈波信號；及一同步模組，根據該第一脈波信號來進行同步轉換以輸出對應於一第二時鐘信號之頻率之一輸出信號，並根據該輸出信號產生該回授重設信號；其中該第一時鐘信號與該第二時鐘信號不同步。
  9. 依據申請專利範圍第8項所述之信號同步裝置，其中，該觸發模組包括：一栓鎖器，用以於該第一時鐘信號處於一致能準位時遭致能，以提供一追隨該輸入信號之邏輯準位的栓鎖信號；及一及邏輯器，用以將該栓鎖信號與該第一時鐘信號進行及邏輯運算而產生該觸發信號。
  10. 依據申請專利範圍第8項所述之信號同步裝置，其中，該同步模組包括：一第二儲存單元，用以根據該第二時鐘信號對該第一脈波信號取樣，以產生一相位延遲於該輸入信號的第二脈波信號；及 一第三儲存單元，用以根據該第二時鐘信號對該第二脈波信號取樣，以產生一相位延遲於該第二脈波信號的第三脈波信號；其中，該同步模組根據該第三脈波信號來產生該輸出信號。
  11. 一種信號同步裝置，用以將對應一第一時鐘信號之頻率的一輸入信號轉換為對應一第二時鐘信號之頻率的一輸出信號，其包含：一觸發模組，用以根據該第一時鐘信號擷取該輸入信號以產生一觸發信號；一第一儲存單元，用以根據該觸發信號對一第一邏輯準位進行取樣而將該第一儲存單元之一第一輸出端拉至該第一邏輯準位，並根據一回授重設信號將該第一輸出端由該第一邏輯準位拉至與該第一邏輯準位相反之一第二邏輯準位以形成一第一脈波信號；及一同步模組，根據該第一脈波信號來進行同步轉換以輸出該輸出信號，並根據該輸出信號產生該回授重設信號。
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