JP6215505B2 - クロック同期 - Google Patents

クロック同期 Download PDF

Info

Publication number
JP6215505B2
JP6215505B2 JP2017502649A JP2017502649A JP6215505B2 JP 6215505 B2 JP6215505 B2 JP 6215505B2 JP 2017502649 A JP2017502649 A JP 2017502649A JP 2017502649 A JP2017502649 A JP 2017502649A JP 6215505 B2 JP6215505 B2 JP 6215505B2
Authority
JP
Japan
Prior art keywords
clock
delayed
phase
delay
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2017502649A
Other languages
English (en)
Other versions
JP2017527175A (ja
Inventor
ファン、シュハオ
ツェン、イー−フン
クロビス、フィリップ・マイケル
チルクリ、サシュマ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2017527175A publication Critical patent/JP2017527175A/ja
Application granted granted Critical
Publication of JP6215505B2 publication Critical patent/JP6215505B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

関連出願
[0001] 本出願は、２０１４年７月１８日に出願された、米国特許出願第１４／３３５、１８５号の利益を主張し、それは、参照により、その全体が本明細書に組み込まれている。
[0002] 本出願は、クロック信号の、別のクロック信号に関する同期に関連する。
[0003] システムオンチップ（ＳＯＣ）のような現代のＡＳＩＣは、多くの機能を単一のチップに統合する。現代の設計における増大した複雑性に対処する（address）ため、システムクロックは、しばしば、いくつかの（several）ローカルクロックドメインに、分割される（split into）。システムクロックをこのやり方で分割することによって、グローバルクロックへの負荷は低減され、それは、今度は、挿入遅延およびクロックジッタを低減する。ローカルクロックを受信するローカル回路はよって、低減されたジッタに起因する低減された不確実性から恩恵を受け、過程および温度の変動（temperature variation）に対して、よりロバストである。
[0004] シングルグローバルクロックを用いることと比較すると、マルチプルクロックドメインは、このように魅力的な代替案であるが、ローカルクロックは、依然として、グローバルクロックと位相整列（phase aligned）されなければならない。位相整列（phase alignment）にマルチプルクロックを保つための従来技術は、位相ロックループ（ＰＬＬ：phase-locked loops）の使用を伴う（involve）。しかし、ＰＬＬからの同期は、それらの低い帯域に起因して典型的には遅い。たとえば、１つのクロックを別のクロックと整列させる（align）ための従来のＰＬＬのためのロックタイムは、約何十または何百マイクロ秒に及ぶ。加えて、各追加のクロックドメインは、Ｎ個のクロックドメインが、（Ｎ−１）個のＰＬＬを要するように、別のＰＬＬを要する。クロックドメインの数Ｎが増加されるときのそのような多数のＰＬＬの使用は、過度のダイ面積を要し、高い電力消費につながる。
[0005] それゆえに、当該技術において、改良されたクロック同期技術および回路への必要性がある。
[0006] マルチフェーズクロックを発生させるためのマルチフェーズ発生器を含む同期回路が、提供される。マルチフェーズクロックは、ソースクロックの一連の遅延されたバージョンを備える。同期回路は、クロックパスにドライブされた（driven into）ローカルクロックを形成するために位相誤差に従って遅延されたバージョンから選択するセレクタ回路をさらに含む。セレクタ回路は、ローカルクロックを、クロックパスを通したそれの伝播の後に、受信されたローカルクロックとして、受信し、また基準クロックを受信する。セレクタ回路は、位相誤差を発生させるために、受信されたローカルクロックを、基準クロックと比較する。
[0007] これらの有利な特徴は、以下の詳細な説明を参照して、よりよく理解され得る。
[0008] 図１は、クロック同期システム例のブロック図である。 [0009] 図２は、図１のマルチフェーズクロック発生器およびセレクタ回路の実施形態に関する概略図である。 [0010] 図３は、位相整列の前および後の図２の様々なクロック信号に関するタイミング図である。 [0011] 図４は、複数のローカルクロックを同期するための同期回路例のブロック図である。 [0012] 図５は、クロック同期システムに関する動作の方法例のフローチャートである。
[0013] 開示されたクロック同期システムの実施形態およびそれらの利点は、以下の詳細な説明を参照することによって、最もよく理解される。同じ参照数字は、複数の図のうちの１つまたは複数において例示された同様の要素を識別するために使用されることが理解されるべきである。
詳細な説明
[0014] 改良されたクロック同期回路および技法の当該技術におけるこの必要性を満たすために、複数の遅延されたクロックを発生させるためのマルチフェーズクロック発生器を含み、そして、ローカルクロックを形成するために複数の遅延されたクロックから選択するためのセレクタ回路をさらに含む、クロック同期回路が提供される。セレクタ回路は、基準クロックおよび受信されたバージョンのローカルクロック間の位相誤差に応答する選択を行う。このやり方で、選択された遅延されたクロックは、受信されたローカルクロックが基準クロックと位相整列されるように、位相誤差に対処する。
[0015] 図１には、例示的なクロック同期回路１００が示される。位相ロックループ（ＰＬＬ）のようなクロックソース１０５は、ソースクロック１１０を生じさせる。マルチフェーズクロック発生器１１５は、ソースクロック１１０に基づいてマルチフェーズクロック１２０を発生させる。特に、マルチフェーズクロック１２０は、ソースクロック１１０に関して位相シフトφだけ位相シフトされた第１の遅延されたクロックφ１から、ソースクロック１１０に関してｍφだけ位相シフトされた最後のｍ番目の遅延されたクロックφｍまで、連続的に配置された複数のｍ個の遅延されたクロックを備え、ここで、ｍは、１よりも大きい整数である。各連続する遅延されたクロックは、先行する遅延されたクロックに関して、φだけ位相シフトされる。たとえば、第２の遅延されたクロックφ２は、第１の遅延されたクロックφ１に関して、φだけ位相シフトされる。同様に、第３の遅延されたクロックφ３（図示せず）は、第２の遅延されたクロックφ２に関して、φだけ位相シフトされる。ｍ番目の遅延されたクロックφｍは、このように、（ｍ−１）番目の遅延されたクロックφｍ−１（図示せず）に関して、φだけ位相シフトされる。
[0016] 位相シフトφは、遅延されたクロックの数ｍおよびソースクロック１１０に関するクロック周期期間Ｔに依存する遅延Δと同等である。特に、遅延Δは、Ｔ／ｍに等しい。同等の位相シフトφは、２π／ｍに等しい。セレクタ回路１２５は、選択された遅延されたクロックφｉを出力するためにマルチフェーズクロック１２０から選択し、ここで、ｉは、選択された遅延されたクロックを表す整数である。たとえば、セレクタ回路１２５が、第１の遅延されたクロックφ１を選択する場合は、ｉは、１に等しい。反対に、セレクタ回路１２５が第２の遅延されたクロックφ２を選択する場合は、ｉは２に等しく、そして、セレクタ回路１２５がｍ番目の遅延されたクロックφｍを選択する場合は、ｉはｍに等しいように他も同様である（and so on）。セレクタ回路１２５は、バッファ１３０によって表されたローカルクロックパス上で搬送されるローカルクロックとして、選択された遅延されたクロックφｉをドライブアウトする（drives out）。ローカルクロックパスを通って伝播し後、ローカルクロックは、受信されたローカルクロック１３５としてセレクタ回路１２５によって再度受信される。
[0017] セレクタ回路１２５は、基準クロック１４０と受信されたローカルクロック１３５との間の位相誤差を決定するように構成されている。１つの実施形態において、基準クロック１４０は、バッファされたまたは遅延されたバージョンのソースクロック１１０を備え得る。しかしながら、基準クロック１４０は、それが同じ周波数を有する限り、ソースクロック１１０から導出される必要はない。位相誤差に基づいて、セレクタ回路１２５は、位相誤差が最小化されるように、選択された遅延されたクロックφｉに関して選択する。言い換えれば、セレクタ回路１２５は、受信されたローカルクロック１３５が、基準クロック１４０と、エッジ整列される（または、同等に、同相である（in phase with））ように、それの選択を行う。
[0018] マルチフェーズクロック発生器１１５およびセレクタ回路１２５に関する実施形態例は、図２に示される。１つの実施形態では、マルチフェーズクロック発生器１１５は、マルチフェーズクロック１２０を形成する複数のｍ個の遅延クロックと一致する（match）複数のｍ個の遅延要素を有する遅延線を含む遅延ロックループ（ＤＬＬ）１１５を備える。本明細書においてさらに説明されるように、整数ｍが２の累乗であることは都合がよい。１つの実施形態において、よってｍは、ＤＬＬ１１５における遅延要素がゼロ番目の遅延要素（遅延０）２０５から１５番目の遅延要素（遅延１５）２１０まで及ぶように、２４＝１６に等しい可能性がある。バッファリング遅延要素２００は、ソースクロック１１０を受信し、およびソースクロックを、ゼロ番目の遅延要素２０５を駆動（drives）するバッファされたクロックｄｉｎｐへと遅延させる。シングルエンドバージョンもまた使用されることができるであろうが、図２に示されるように、ソースクロック１１０は、差動クロックを備え得る。
[0019] 各遅延要素は、対応する遅延されたクロックを、マルチフェーズクロック１２０の一部として、生じさせ、それは、ｄ＜０：１５＞で表される。たとえば、ゼロ番目の遅延要素２０５は、遅延されたクロックｄ＜０＞を生じさせる一方で、１５番目の遅延要素２１０は、遅延されたクロックｄ＜１５＞を生じさせる。同様に、ｉ番目の遅延要素（図示せず）は、ｉ番目の遅延されたクロックｄ＜ｉ＞を生じさせる。ＤＬＬ１１５は、制御電圧（ｖｃｎｔｒｌ）２２０を生じさせる位相検出器およびフィードバック制御ユニット２１５を含む。各遅延ユニットは、それが、制御電圧２２０に応答してそれの遅延されたクロックに適用する遅延量を調整するように構成される。位相検出器およびフィードバック制御ユニット２１５は、制御電圧２２０を制御して、遅延されたクロックｄ＜１５＞をバッファされた入力クロックｄｉｎｐと位相整列されているように保つフィードバックループ２３５をインプリメントする。このやり方で、遅延されたクロックｄ＜１：１５＞は、受信されたローカルクロック（ｃｌｋ＿ｏｕｔ）の位相補正の前の検出フェーズにおいて、および補正フェーズの間のそれの位相補正の後に、図３に示されるように、ソースクロック１１０への位相関係を有する。ソースクロック１１０の周期Ｔは、ｉ番目の遅延されたクロックｄ＜ｉ＞が、バッファされた入力クロックｄｉｎｐの立ち上がりエッジに関して、（（ｉ）＊（Ｔ／１６））＋（Ｔ／１６）において、立ち上がりエッジを有するように１６個の平等に供給されたポイントでサンプルされる。たとえば、ｄ＜０＞の立ち上がりエッジは、バッファされた入力クロックｄｉｎｐの立ち上がりエッジに関して、Ｔ／１６だけ遅延される。同様に、ｄ＜１＞の立ち上がりエッジは、バッファされた入力クロックｄｉｎｐの立ち上がりエッジに関して、２Ｔ／１６だけ遅延される。
[0020] 再度図２を参照すると、セレクタ回路１２５は、受信されたローカルクロック（ｃｌｋ＿ｏｕｔ）１３５を基準クロック１４０と比較して、デジタル位相誤差２４５を発生させるマルチフェーズ検出器（ＰＤ）２４０を含む。位相誤差２４５は、マルチプレクサ２５０において、遅延されたクロックｄ＜０：１５＞のうちの選択された１つに関して選択するデジタルコードである。マルチプレクサ２５０は、バッファ１３０によって表されるローカルクロックドメインを通って伝播するローカルクロックとして、受信されたローカルクロック１３５としてマルチフェーズ検出器２４０に戻る前に、選択された遅延されたクロック（ｄ＜ｉ＞によって表される）を立ち上げる（launches）。ローカルクロックドメインは、論理ゲートおよびルート／ルーティングの任意の適切な収集を備え得ることが理解されよう。ソースクロック１１０に関して検討されるように、マルチフェーズクロック１２０、受信されたローカルクロック１３５、および基準クロック１４０は、全て差動またはシングルエンドクロック信号であり得る。マルチプレクサ２５０に類似して、これらの遅延されたクロックが基準クロック１４０に関する位相を決定し、および受信されたローカルクロック１３５に関する位相を決定するために使用され得るように、マルチフェーズ検出器２４０はまた、遅延されたクロックｄ＜０：１５＞を受信する。たとえば、マルチフェーズ検出器２４０は、各遅延されたクロックに関してフリップフロップ（図示せず）を含み得る。１６個の遅延されたクロックｄ＜０：１５＞を有する一実施形態において、マルチフェーズ検出器２４０は、このように、受信されたローカルクロック１３５および基準クロック１４０に関する位相を決定するための一連の方法で使用され得る１６個のフリップフロップを含み得る。
[0021] 代案としては、マルチフェーズ検出器２４０は、３２個のフリップフロップ（基準クロック１４０を分析するための１６個のフリップフロップの１つのセットおよび受信されたローカルクロック１３５を分析するための１６個のフリップフロップの別のセット）を含み得る。一連の実施形態を再度参照すると、各フリップフロップは、分析される対応するクロック信号において、クロックエッジ（たとえば、立ち上がりクロックエッジ）によって、トリガされ得る。たとえば、基準クロック１４０は、図３に示されるように、着信フェーズ（an incoming phase）を有し、１６個の遅延されたクロックｄ＜０：１５＞に対応する１６個のフリップフロップをトリガするために使用されると仮定する。ゼロ番目のフリップフロップは、ｄ＜０＞を登録し、第１のフリップフロップは、ｄ＜１＞を登録し、そして、１６番目のフリップフロップがｄ＜１５＞を登録するように他も同様である。
[0022] 図３に示されるような基準クロック１４０のフェージング（phasing）を考慮すると、ｄ＜０＞に対応するフリップフロップは、論理高値を登録するであろう一方で、ｄ＜１＞からｄ＜８＞に対応するフリップフロップは、論理低値を登録するであろう。同様に、ｄ＜９＞からｄ＜１５＞に対応するフリップフロップは、論理高値を登録するだろう。フリップフロップにおける登録された値は、このように、マルチフェーズ検出器２４０によって、基準クロック１４０の位相を表すデジタル語として使用され得る。フリップフロップはすると、フリップフロップが次いで、受信されたローカルクロック１３５において対応するクロックエッジによってトリガされるように、受信されたローカルクロック１３５の位相が、類似して決定されることができるように、（一連の実施形態において）リセットされ得る。結果として、マルチフェーズ検出器２４０は、デジタル位相誤差２４５を決定するために、２つの結果として生じるデジタル語（１つは受信されたローカルクロック１３５の位相を表し、もう１つは、基準クロック１４０の位相を表す）を比較することができる。たとえば、マルチフェーズ検出器２４０は、そのデジタル位相誤差２４５を決定するために、２つデジタル語を減算する（subtract）ことができるだろう。
[0023] その位相計算の前に、マルチプレクサ２５０は、ローカルクロックを立ち上げていなければいけない（must have launched）こと、さもなければ、測定するべき受信されたローカルクロック１３５は何もないことに留意されたい。位相測定の前に、位相誤差２４５は、このように、ｄ＜０＞のようなデフォルトの遅延されたクロックに関して選択するための全てのバイナリゼロ（binary zeroes）のようなデフォルト値を有するだろう。マルチプレクサ２５０からローカルクロックとして動作の検出フェーズの間に立ち上げられたデフォルトの遅延されたクロックを用いて、マルチフェーズ検出器２４０は、このように、位相測定が開始することができるように、受信されたローカルクロック１３５を、受信する。
[0024] １つの実施形態において、マルチプレクサ２５０は、選択された遅延されたクロックを形成するために、位相誤差に応答する複数の遅延されたクロックから選択するための、および、その選択された遅延されたクロックをクロックパスの第１のエンドにドライブするための手段を備えるとみなされ得る。同様に、マルチフェーズ検出器２４０は、位相誤差を決定するためにクロックパスの第２のエンドから受信されたクロックを基準クロックと比較するための手段を備えるとみなされ得る。
[0025] マルチフェーズ検出器２４０によって適用された位相補正は、デフォルトの遅延されたクロックに関連する。たとえば、動作の検出フェーズの間の、基準クロック１４０および受信されたローカルクロック１３５の間の図３に示されるタイミング関係を考える。図３に示されるタイミング関係例において、これらのクロックの立ち上がりエッジの間の位相差（the phase difference）は６＊Ｔ／１６に等しい。言い換えれば、上記で検討された位相測定プロセスにおいて決定されるように、基準クロック１４０の立ち上がりエッジは、遅延されたクロックｄ＜０＞のための立ち上がりエッジに一致するとみなされ得る。同様に、受信されたローカルクロック１３５の立ち上がりエッジは、遅延されたクロックｄ＜６＞の立ち上がりエッジに一致するとみなされ得る。このように、そのような立ち上がりエッジは、ｄ＜０＞からｄ＜１５＞までの一連の配列において、６つのクロックディスプレイスメント（clock displacements）よって分けられることが容易に理解されることができる。各連続する遅延されたクロックは、上記で検討したように、先行する遅延されたクロックに関して、Ｔ／１６だけ遅延される。それゆえに、動作の検出フェーズの間の、図３に示された基準クロック１４０と受信されたローカルクロック１３５の間の遅延またはスキューは、６Ｔ／１６である。
[0026] この位相差が何を意味するか留意されたい：デフォルトの遅延されたクロックは、ローカルクロックドメイン１３０を通って伝搬し、基準クロック１４０に関して６Ｔ／１６だけ遅延されることになる。マルチプレクサ２５０が、デフォルトの遅延されたクロックに関して６Ｔ／１６だけ前進した（advanced by）立ち上がりエッジを有する遅延されたクロックｄ＜ｉ＞をこのように立ち上げることができる場合、受信されたローカルクロック１３５は、次いで、基準ローカルクロック１４０と位相整列されるだろう。この例において、デフォルトローカルクロックは、マルチプレクサ２５０によって選択された遅延されたクロックが、ｄ＜［（０−６）ｍｏｄｕｌｏ１６］＞＝ｄ＜１０＞であるべきであるように、ｄ＜０＞である。ローカルクロックとしてこのやり方で立ち上げられたｄ＜１０＞での補正の後に、図３に示されるように、受信されたローカルクロック１３５は、次に、基準クロック１４０と位相整列される。より一般に、ｍ個のデフォルトの遅延されたクロックを用いる一実施形態において、デフォルトクロックは、ｄ＜ｉ＞であると仮定する。加えて、マルチフェーズ検出器２４０による位相測定は、受信されたローカルクロック１３５が基準ローカルクロック１４０に関して、ｎの遅延増加（n delay increments）だけ遅延されることを示すと仮定する（各遅延増加はＴ／ｍに等しい）。そのような場合の選択された遅延されたクロックは、ｄ＜［（ｉ−ｎ）ｍｏｄｕｌｏｍ］＞であろう。
[0027] そのような位相整列は、位相検出器２４０が、位相測定および調整を行うために、ほんの数クロック周期を要するという点で非常に（quite）有利である。１ＧＨｚのクロックレートにおいて、それは、ほんの数ナノ秒（just a few nanoseconds）である。対照的に、受信されたローカルクロック１３５を基準クロック１４０と合わせるためのＰＬＬの従来の使用は、何十マイクロ秒またはそれより長い時間を要するであろうし、それは、桁違いにより遅い。加えて、以前に検討したフリップフロップのようなマルチフェーズ検出器２４０内のデジタル回路構成は、相対的にコンパクトで、低電力である。同様に、マルチプレクサ２５０もまた、構成するために相対的に少ないトランジスタを要する。対照的に、ＰＬＬは、かなりかさばり（bulkier）、実質的により多くの電力を消費する。
[0028] 図４に示されるように、対応する複数のローカルクロックと同期するために複数のセレクタ回路１２５が使用されるとき、ダイ領域および省電力（power savings）は、さらに強化される。ＰＬＬのようなシングルクロックソース１０５およびＤＬＬのようなマルチフェーズクロック発生器１１５は、様々なセレクタ回路１２５に供給される共通のマルチフェーズクロック１２０（ｄ＜０、ｍ＞）を提供する。整数ｍは、マルチフェーズクロック１２０内の位相の数に関して、ある任意の２の累乗（some arbitrary power of 2）を表す。図２に関して検討したように、１６は、位相の数の例であるが、８または３２のような他の２の累乗もまた使用され得る。確かに、位相の数は、２の累乗のみには制限されないが、そのような形態は、デジタル位相誤差２４５によるマルチプレクサ２５０における効率的な選択という観点から、もちろん便利である。
[0029] 各セレクタ回路１２５は、残りのセレクタ回路１２５によって受信される基準クロックとは無関係であり得る（be independent of）基準クロックを受信する。各セレクタ回路１２５におけるマルチフェーズ検出器２４０は、図２に関して検討されるように、それの基準クロックを使用して、受信されたローカルクロックを同期する。たとえば、第１のセレクタ回路１２５は、第１のローカルクロックドメインからの第１の受信されたローカルクロック（ｃｌｋ＿ｏｕｔ０）を同期する。同様に、第２のセレクタ回路１２５は、第２のローカルクロックドメインからの第２の受信されたローカルクロック（ｃｌｋ＿ｏｕｔ１）を同期し、そして、ｎ番目のセレクタ回路１２５がｎ番目のローカルクロックドメインからのｎ番目の受信されたローカルクロック（ｃｌｋ＿ｏｕｔ（Ｎ−１））を同期するように他も同様であり、ここにおいて、ｎは、同期されるローカルクロックドメインの数を表す複数の正の整数である。
[0030] 図２に関して検討されるように、各セレクタ回路１２５内のコンポーネントは、ＰＬＬの従来の使用と比較すると相対的にコンパクトで、低電力である。図４に示される配列は、ｎ個のローカルクロックがただ１つのＰＬＬと同期し得るという点で非常に有利である。対照的に、ｎ個のローカルクロックの従来の同期は、ｎ−１個のＰＬＬを要する。非常に多くのＰＬＬを要することと比較すると、セレクタ回路１２５は、実質的により少ない電力を消費し、より密度が高い。
[0031] クロック同期回路１００に関する動作の方法例が、ここに検討される。この方法は、動作の補正フェーズに後続される、動作の検出期間またはフェーズに関して定義されることに留意されたい。検出フェーズは、補正フェーズの前に起こる。その点で、セレクタ回路１２５は、マルチプレクサ２５０が、デフォルトの遅延されたクロックをドライブアウトするまで非同期ローカルクロック１３５の位相を検出できない。言い換えれば、クロックは、受信されたローカルクロック１３５が複数の遅延されたクロック１２０と比較され得るよう、ドライブアウトされなければいけない。以前に検討したように、どの遅延されたクロックがデフォルトクロックを形成するかは任意（arbitrary）であるが、どの１つが選択されるかに関わらず、位相誤差２４５に応答するマルチプレクサ２５０による後に続く選択は、デフォルトクロックの位相に関する。たとえば、ｄ＜８＞が、デフォルトクロックであると仮定する。受信されたローカルクロック１３５が、基準クロックに関して３Ｔ／１６だけ遅延された立ち上がりエッジを有する場合、立ち上げられたローカルクロックの位相を３Ｔ／１６だけ前進させることが、基準クロックとの位相整列された受信されたローカルクロック１３５をもたらすであろうということは容易に理解されることができる。一般に、そのような位相前進は、デフォルトクロックとして選択されるどの遅延されたクロックに関しても、なされる。
[0032] 一度、位相誤差信号が形成されると、セレクタ回路１２５は、調整フェーズへ進み得る。グリッチ（glitches）を防止するため、マルチプレクサ２５０は、基準クロック１４０および受信されたローカルクロック１３５の位相をそれぞれ表す２つのキャプチャされたデジタル語から位相誤差２４５の計算の間ローカルクロックパスへそれの出力をゲートオフ（gate off）するよう制御され得る。その点で、マルチフェーズ検出器２４０は、全ての遅延されたクロック１２０を受信し、したがって、それらの立ち上がりエッジがいつ起こるかを知る。マルチフェーズ検出器２４０は、このように、マルチプレクサ２５０によってドライブアウトされた選択された遅延されたクロックとなるものの立ち上がりエッジの前の位相誤差２４５をアサートし得る（assert）。その同期され受信されたクロック１３５は、このように、グリッチフリー（glitch-free）になる。これは、同期が、相対的に即座である（完了するために、ほんの数クロック周期のみがかかる）が、またグリッチから逃れ得る（be free from glitches）という点において、非常に有利である。
[0033] 図５は、そのような動作の方法を要約するフローチャートである。ステップ５００は、各遅延されたクロックが、ソースクロックに関して、固有の遅延を有するように、複数の遅延されたクロックを発生させることを備える。そのようなアクトは、ＤＬＬ１１５の動作に関して、上記で検討されている。この方法はまた、選択された遅延されたクロックを形成するために位相誤差に応答する複数の遅延されたクロックから選択するアクト５０５を含む。この選択は、位相誤差に応答するので、それは、マルチプレクサ２５０において動作の補正フェーズの間に起こる選択の典型である。対照的に、マルチプレクサ２５０は、以前に検討した通り、決定フェーズの間に、デフォルトの遅延されたクロックを出力する。デフォルトの遅延されたクロックは、位相誤差に応答して選択されない−実際、それは、位相誤差の決定の前に発生する。
[0034] この方法はまた、選択された遅延されたクロックをローカルクロックパスの第１のエンドにドライブするアクト５１０を含む。図２に示される実施形態例において、ローカルクロックパスの第１のエンドは、マルチプレクサ２５０の出力である。加えて、この方法は、受信されたローカルクロックをローカルクロックパスの第２のエンドから受信するアクト５１５を含む。マルチフェーズ検出器２４０における受信されたローカルクロック１３５の受信は、アクト５１５の１つの例である。最後に、この方法は、位相誤差を決定するために受信されたローカルクロックを基準クロックと比較するアクト５２０を含む。そのようなアクトは、位相誤差２４５の決定に関して、上記で検討したように、決定フェーズの間に起こる。
[0035] これより当業者が理解することとなるように、そして近い将来の特定の用途に依存して、多くの修正、代替および変形が、本開示のデバイスの使用の方法、構成、装置、およびマテリアルに対しておよびそれらにおいて、本開示の主旨および範囲から逸脱することなく、なされることができる。このことを踏まえて、本開示の範囲は、本明細書で例示され、説明された特定の実施形態の範囲に、それらは単に本開示のいくつかの例のためであるので、限定されるべきではなく、むしろ、以下に添付された特許請求の範囲の範囲およびそれらの機能的な同等物に十分に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] クロック同期回路であって、
ソースクロックを受信し、および複数の遅延されたクロックを発生させるように構成されたマルチフェーズクロック発生器であって、各遅延されたクロックが、前記ソースクロックに関して、固有の遅延を有するマルチフェーズクロック発生器と、
位相誤差に基づいて、前記遅延されたクロックのうちの１つを選択するように構成されたセレクタ回路とを備え、
前記セレクタ回路は、クロックパスから、受信されたローカルクロックを受信するために、前記クロックパスを通った前記遅延されたクロックのうちの前記選択された１つを立ち上げるように、さらに構成され、前記セレクタ回路は、前記位相誤差を決定するために前記受信されたローカルクロックを基準クロックと比較するように、さらに構成される、
クロック同期回路。
[Ｃ２] 前記セレクタ回路は、前記位相誤差に応答する前記遅延されたクロックのうちの前記選択された１つを選択するためのマルチプレクサを含む、Ｃ１に記載のクロック同期回路。
[Ｃ３] 前記セレクタ回路は、第１のデジタル語を決定するために、前記受信されたローカルクロックを前記複数の遅延されたクロックと比較し、および、第２のデジタル語を決定するために、前記基準クロックを前記複数の遅延されたクロックと比較するように構成されたマルチフェーズ検出器を含み、前記マルチフェーズ検出器は、前記位相誤差を決定するために、前記第１のデジタル語と前記第２のデジタル語とを比較するように、さらに構成される、Ｃ１に記載のクロック同期回路。
[Ｃ４] 前記セレクタ回路は、前記遅延されたクロックのうちの前記選択された１つを前記クロックパスの第１のエンドに立ち上げ、および、前記受信されたローカルクロックを前記クロックパスの反対の第２のエンドから受信するように、さらに構成される、Ｃ１に記載のクロック同期回路。
[Ｃ５] 前記マルチフェーズクロック発生器は、遅延ロックループ（ＤＬＬ）を備える、Ｃ１に記載のクロック同期回路。
[Ｃ６] 前記ＤＬＬは、直列で配列された複数の遅延要素を有する遅延線を含む、Ｃ５に記載のクロック同期回路。
[Ｃ７] 前記複数の遅延要素は、前記複数の遅延されたクロックに対応し、各遅延要素は、前記対応する遅延要素を生じさせるように構成される、Ｃ６に記載のクロック同期回路。
[Ｃ８] 前記ソースクロックを生じさせるためのクロックソースをさらに備える、Ｃ７に記載のクロック同期回路。
[Ｃ９] 前記クロックソースは、位相ロックループ（ＰＬＬ）を備える、Ｃ８に記載のクロック同期回路。
[Ｃ１０] 各遅延回路は、制御電圧に応答するように構成され、前記ＤＬＬは、位相検出器、および前記直列の最後の遅延要素からの遅延クロックが前記直列の初めの遅延要素から遅延されたクロックと位相整列されるように、前記制御電圧を発生させるように構成された制御回路とを含む、Ｃ６に記載のクロック同期回路。
[Ｃ１１] 前記セレクタ回路は、対応する複数の受信されたローカルクロックを同期させるための複数のセレクタ回路を備える、Ｃ１に記載のクロック同期回路。
[Ｃ１２] 方法であって、
各遅延されたクロックがソースクロックに関して固有の遅延を有するように、複数の遅延されたクロックを発生させることと、
選択された遅延されたクロックを形成するために位相誤差に応答する前記複数の遅延されたクロックから選択することと、
前記選択された遅延されたクロックをローカルクロックパスの第１のエンドにドライブすることと、
前記ローカルクロックパスの第２のエンドから受信されたローカルクロックを受信することと、
前記位相誤差を決定するために、前記受信されたローカルクロックを基準クロックと比較することと、
を備える方法。
[Ｃ１３] 前記複数の遅延されたクロックを発生させることは、前記ソースクロックの各一連の遅延が前記遅延されたクロックのうちの対応する１つを形成するように、前記ソースクロックを連続的に遅延させることを備える、Ｃ１２に記載の方法。
[Ｃ１４] 前記複数の遅延されたクロックは、
正の整数ｍ個の遅延されたクロックを備え、前記ソースクロックを連続的に遅延させることは、各ステージに関して前記ソースクロックのための期間の１／ｍの遅延だけｍ個のステージにわたって前記ソースクロックを連続的に遅延させることを備える、Ｃ１３に記載の方法。
[Ｃ１５] 前記基準クロックを形成するために、前記ソースクロックを遅延させることをさらに備える、Ｃ１２に記載の方法。
[Ｃ１６] 前記受信されたローカルクロックを前記基準クロックと比較することは、第１のデジタル語を形成するために前記基準クロックを前記複数の遅延されたクロックと比較することを備える、Ｃ１２に記載の方法。
[Ｃ１７] 前記受信されたローカルクロックを前記基準クロックと比較することは、第２のデジタル語を形成するために、前記受信されたローカルクロックを前記複数の前記遅延されたクロックと比較することをさらに備える、Ｃ１６に記載の方法。
[Ｃ１８] 前記受信されたローカルクロックを前記基準クロックと比較することは、前記位相誤差を決定するために、前記第１のデジタル語から前記第２のデジタル語を減算することをさらに備える、Ｃ１７に記載の方法。
[Ｃ１９] 前記選択された遅延されたクロックを形成するために前記遅延されたクロックから選択する前に、前記遅延されたクロックのうちのデフォルトの１つを前記ローカルクロックパスの前記第１のエンドにドライブすることをさらに備える、Ｃ１２に記載の方法。
[Ｃ２０] 前記基準クロックを前記受信されたローカルクロックと比較することは、前記遅延されたクロックのうちの前記デフォルトの１つに関して前記位相誤差を決定する、Ｃ１９に記載の方法。
[Ｃ２１] システムであって、
複数の遅延されたクロックを発生させるように構成されるマルチフェーズクロック発生器であって、各遅延されたクロックは、ソースクロックに関して、固有の遅延だけ遅延される、マルチフェーズクロック発生器と、
選択された遅延されたクロックを形成するために、および前記選択された遅延されたクロックをクロックパスの第１のエンドにドライブするために、位相誤差に応答する前記複数の遅延されたクロックから選択するための手段と、
前記位相誤差を決定するために、前記クロックパスの第２のエンドから受信された受信されたクロックを基準クロックと比較するための手段と、
を備えるシステム。
[Ｃ２２] 前記マルチフェーズクロック発生器は、遅延ロックループ（ＤＬＬ）を備える、Ｃ２１に記載のシステム。
[Ｃ２３] 前記ＤＬＬは、直列で配列された複数の遅延要素を有する遅延線を含む、Ｃ２２に記載のシステム。
[Ｃ２４] 前記複数の遅延要素は、前記複数の遅延されたクロックに対応し、各遅延要素は、前記対応する遅延されたクロックを生じさせるように構成される、Ｃ２３に記載のシステム。
[Ｃ２５] 前記ソースクロックを生じさせるためのクロックソースをさらに備える、Ｃ２１に記載のシステム。
[Ｃ２６] 前記クロックソースは、位相ロックループ（ＰＬＬ）を備える、Ｃ２５に記載のシステム。
[Ｃ２７] 方法であって、
ソースクロックを、第１の遅延されたクロックから最後の遅延されたクロックまで直列で配列された複数の遅延されたクロックへと、前記直列の各連続する遅延されたクロックが前記直列の先行するソースクロックに関して前記ソースクロックのための期間の分数だけ遅延されるように、連続的に遅延させることと、
動作の決定期間の間、
受信されたローカルクロックを受信するために、前記遅延されたクロックのうちのデフォルトの１つをクロックパスにドライブすることと、
動作の補正期間の間、
前記受信されたローカルクロックと基準クロックとの間の位相誤差を決定するために前記受信されたローカルクロックを前記基準クロックと比較することと、
選択された遅延されたクロックを形成するために前記位相誤差に応答する前記遅延されたクロックから選択することと、
前記受信したローカルクロックを前記基準クロックと位相整列させるために、前記選択する遅延されたクロックを前記クロックパスにドライブすることと、
を備える、方法。
[Ｃ２８] 前記比較するステップと前記選択するステップは、完遂するまでの処理時間量を要し、前記方法は、前記補正期間において、前記処理時間の間、前記クロックパス定数への入力を保留にすることをさらに備える、Ｃ２７に記載の方法。
[Ｃ２９] 前記選択された遅延されたクロックを前記クロックパスにドライブする前に、前記クロックパスへの前記入力に対する前記保留をリリースすることをさらに備える、Ｃ２８に記載の方法。
[Ｃ３０] ＰＬＬを使用して前記ソースクロックを発生させることをさらに備える、Ｃ２７に記載の方法。

Claims (21)

  1. クロック同期回路であって、
    ソースクロックから複数の遅延されたクロックを発生させるように構成されたマルチフェーズクロック発生器であって、各遅延されたクロックが、前記ソースクロックに関して、固有の遅延を有するマルチフェーズクロック発生器と、
    位相誤差に基づいて、前記遅延されたクロックのうちの１つを選択するように構成されたセレクタ回路とを備え、
    前記セレクタ回路は、クロックパスから、ローカルクロックを受信するために、前記クロックパスを通った前記遅延されたクロックのうちの前記選択された１つを立ち上げるように、さらに構成され、前記セレクタ回路は、前記位相誤差を決定するために前記ローカルクロックパスから前記受信されたローカルクロックを基準クロックと比較するように、さらに構成され、ここにおいて、前記セレクタ回路は、第１のデジタル語を決定するために、前記受信されたローカルクロックを前記複数の遅延されたクロックと比較し、および、第２のデジタル語を決定するために、前記基準クロックを前記複数の遅延されたクロックと比較するように構成されたマルチフェーズ検出器を含み、前記マルチフェーズ検出器は、前記位相誤差を決定するために、前記第１のデジタル語と前記第２のデジタル語とを比較するように、さらに構成される、
    クロック同期回路。
  2. 前記セレクタ回路は、前記位相誤差に応答する前記遅延されたクロックのうちの前記選択された１つを選択するためのマルチプレクサを含む、請求項１に記載のクロック同期回路。
  3. 前記セレクタ回路は、前記遅延されたクロックのうちの前記選択された１つを前記クロックパスの第１のエンドに立ち上げ、および、前記受信されたローカルクロックを前記クロックパスの反対の第２のエンドから受信するように、さらに構成される、請求項１に記載のクロック同期回路。
  4. 前記マルチフェーズクロック発生器は、遅延ロックループ（ＤＬＬ）を備える、請求項１に記載のクロック同期回路。
  5. 前記ＤＬＬは、直列で配列された複数の遅延要素を有する遅延線を含む、請求項４に記載のクロック同期回路。
  6. 前記複数の遅延要素は、前記複数の遅延されたクロックに対応し、各遅延要素は、前記対応する遅延クロックを生じさせるように構成される、請求項５に記載のクロック同期回路。
  7. 前記ソースクロックを生じさせるためのクロックソースをさらに備える、請求項６に記載のクロック同期回路。
  8. 前記クロックソースは、位相ロックループ（ＰＬＬ）を備える、請求項７に記載のクロック同期回路。
  9. 各遅延要素は、制御電圧に応答するように構成され、前記ＤＬＬは、位相検出器、および前記直列の最後の遅延要素からの遅延クロックが前記直列の初めの遅延要素から遅延されたクロックと位相整列されるように、前記制御電圧を発生させるように構成された制御回路とを含む、請求項５に記載のクロック同期回路。
  10. 前記セレクタ回路は、対応する複数の受信されたローカルクロックを同期させるための複数のセレクタ回路を備える、請求項１に記載のクロック同期回路。
  11. 方法であって、
    各遅延されたクロックがソースクロックに関して固有の遅延を有するように、複数の遅延されたクロックを発生させることと、
    選択された遅延されたクロックを形成するために位相誤差に応答する前記複数の遅延されたクロックから選択することと、
    前記選択された遅延されたクロックをローカルクロックパスの第１のエンドにドライブすることと、
    前記ローカルクロックパスの第２のエンドからローカルクロックを受信することと、
    第１のデジタル語を決定するために、前記受信されたローカルクロックを前記複数の遅延されたクロックと比較することと、
    第２のデジタル語を決定するために、基準クロックを前記複数の遅延されたクロックと比較することと、
    前記位相誤差を決定するために、前記第１のデジタル語を前記第２のデジタル語と比較することと、
    を備える方法。
  12. 前記複数の遅延されたクロックを発生させることは、前記ソースクロックの各一連の遅延が前記遅延されたクロックのうちの対応する１つを形成するように、前記ソースクロックを連続的に遅延させることを備える、請求項１１に記載の方法。
  13. 前記複数の遅延されたクロックは、
    正の整数ｍ個の遅延されたクロックを備え、前記ソースクロックを連続的に遅延させることは、各ステージに関して前記ソースクロックのための期間の１／ｍの遅延だけｍ個のステージにわたって前記ソースクロックを連続的に遅延させることを備える、請求項１２に記載の方法。
  14. 前記基準クロックを形成するために、前記ソースクロックを遅延させることをさらに備える、請求項１１に記載の方法。
  15. 前記選択された遅延されたクロックを形成するために前記遅延されたクロックから選択する前に、前記遅延されたクロックのうちのデフォルトの１つを前記ローカルクロックパスの前記第１のエンドにドライブすることをさらに備える、請求項１１に記載の方法。
  16. システムであって、
    複数の遅延されたクロックを発生させるように構成されるマルチフェーズクロック発生器であって、各遅延されたクロックは、ソースクロックに関して、固有の遅延だけ遅延される、マルチフェーズクロック発生器と、
    選択された遅延されたクロックを形成するために、および前記選択された遅延されたクロックをクロックパスの第１のエンドにドライブするために、位相誤差に応答する前記複数の遅延されたクロックから選択するための手段と、
    第１のデジタル語を決定するために、受信されたローカルクロックを前記複数の遅延されたクロックと比較し、および、第２のデジタル語を決定するために、基準クロックを前記複数の遅延されたクロックと比較するように構成されたマルチフェーズ検出器とを備え、前記マルチフェーズ検出器は、前記位相誤差を決定するために、前記第１のデジタル語と前記第２のデジタル語とを比較するように、さらに構成される、
    システム。
  17. 前記マルチフェーズクロック発生器は、遅延ロックループ（ＤＬＬ）を備える、請求項１６に記載のシステム。
  18. 前記ＤＬＬは、直列で配列された複数の遅延要素を有する遅延線を含む、請求項１７に記載のシステム。
  19. 前記複数の遅延要素は、前記複数の遅延されたクロックに対応し、各遅延要素は、前記対応する遅延されたクロックを生じさせるように構成される、請求項１８に記載のシステム。
  20. 前記ソースクロックを生じさせるためのクロックソースをさらに備える、請求項１６に記載のシステム。
  21. 前記クロックソースは、位相ロックループ（ＰＬＬ）を備える、請求項２０に記載のシステム。
JP2017502649A 2014-07-18 2015-05-22 クロック同期 Expired - Fee Related JP6215505B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/335,185 US9191193B1 (en) 2014-07-18 2014-07-18 Clock synchronization
US14/335,185 2014-07-18
PCT/US2015/032248 WO2016010629A1 (en) 2014-07-18 2015-05-22 Clock synchronization

Publications (2)

Publication Number Publication Date
JP2017527175A JP2017527175A (ja) 2017-09-14
JP6215505B2 true JP6215505B2 (ja) 2017-10-18

Family

ID=53298626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017502649A Expired - Fee Related JP6215505B2 (ja) 2014-07-18 2015-05-22 クロック同期

Country Status (5)

Country Link
US (1) US9191193B1 (ja)
EP (1) EP3170262B1 (ja)
JP (1) JP6215505B2 (ja)
CN (1) CN106537783B (ja)
WO (1) WO2016010629A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9372503B1 (en) * 2015-05-22 2016-06-21 Freescale Semiconductor, Inc. Clock signal alignment for system-in-package (SIP) devices
CN108781073B (zh) * 2016-03-03 2022-06-14 高通股份有限公司 用于稳健的锁相环设计的方法
CN109640389A (zh) * 2018-12-30 2019-04-16 广东大普通信技术有限公司 一种时延补偿的方法和装置
US10581587B1 (en) * 2019-04-29 2020-03-03 Advanced Micro Devices, Inc. Deskewing method for a physical layer interface on a multi-chip module
JP7367079B2 (ja) 2019-08-16 2023-10-23 グーグル エルエルシー マルチチップシステムにおける同期
US11181577B2 (en) 2020-01-30 2021-11-23 International Business Machines Corporation Quantitative skew sensor
US11275113B2 (en) 2020-01-30 2022-03-15 International Business Machines Corporation Measuring a control system response time
US11043946B1 (en) 2020-01-30 2021-06-22 International Business Machines Corporation Continuous skew adjust
US11082034B1 (en) * 2020-01-30 2021-08-03 International Business Machines Corporation Cycle accurate skew adjust
KR20220003712A (ko) * 2020-07-02 2022-01-11 삼성전자주식회사 지연 고정 루프 회로의 지연 회로 및 지연 고정 루프 회로
US11940836B2 (en) 2022-03-31 2024-03-26 International Business Machines Corporation Dual chip clock synchronization
US20230412174A1 (en) * 2022-06-14 2023-12-21 Mediatek Inc. Clock scheme circuit and a mobile double data rate memory using the clock scheme circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10271101A (ja) * 1997-03-26 1998-10-09 Nec Corp タイミング同期回路
CA2270516C (en) 1999-04-30 2009-11-17 Mosaid Technologies Incorporated Frequency-doubling delay locked loop
US6326826B1 (en) * 1999-05-27 2001-12-04 Silicon Image, Inc. Wide frequency-range delay-locked loop circuit
US6876239B2 (en) 2001-07-11 2005-04-05 Micron Technology, Inc. Delay locked loop “ACTIVE command” reactor
JP3761858B2 (ja) * 2002-10-16 2006-03-29 株式会社半導体理工学研究センター クロック信号発生回路
JP2004282360A (ja) * 2003-03-14 2004-10-07 Fujitsu Ltd 位相制御回路
GB2413043B (en) * 2004-04-06 2006-11-15 Wolfson Ltd Clock synchroniser and clock and data recovery apparatus and method
US7149145B2 (en) 2004-07-19 2006-12-12 Micron Technology, Inc. Delay stage-interweaved analog DLL/PLL
US7295048B2 (en) 2005-09-22 2007-11-13 International Business Machines Corporation Method and apparatus for generating spread spectrum clock signals having harmonic emission suppressions
US7173462B1 (en) * 2005-10-27 2007-02-06 Mediatek Inc. Second order delay-locked loop for data recovery
KR100728301B1 (ko) * 2006-01-23 2007-06-13 학교법인 포항공과대학교 디지털로 제어 가능한 다중 위상 클럭 발생기
US7825711B2 (en) * 2009-04-01 2010-11-02 Micron Technology, Inc. Clock jitter compensated clock circuits and methods for generating jitter compensated clock signals
US8085074B1 (en) 2010-10-11 2011-12-27 Texas Instruments Incorporated Fast-locking delay locked loop
US8427195B1 (en) * 2012-05-10 2013-04-23 Samsung Electronics Co., Ltd. Digital signal generator and automatic test equipment having the same
US8674736B2 (en) * 2012-07-31 2014-03-18 Fujitsu Limited Clock synchronization circuit
JP6121135B2 (ja) * 2012-10-31 2017-04-26 ラピスセミコンダクタ株式会社 同期化回路及びこれを含むクロックデータリカバリ回路

Also Published As

Publication number Publication date
EP3170262B1 (en) 2018-05-02
JP2017527175A (ja) 2017-09-14
US9191193B1 (en) 2015-11-17
WO2016010629A1 (en) 2016-01-21
CN106537783A (zh) 2017-03-22
CN106537783B (zh) 2018-02-09
EP3170262A1 (en) 2017-05-24

Similar Documents

Publication Publication Date Title
JP6215505B2 (ja) クロック同期
JP5868694B2 (ja) デジタル位相周波数検出器
KR100894255B1 (ko) 지연 고정 루프, 이를 포함하는 집적 회로 및 이를구동하는 방법
US20070223638A1 (en) Isophase Multiphase Clock Signal Generation Circuit and Serial Digital Data Receiving Circuit Using the Same
TW200811879A (en) Semiconductor memory apparatus
KR20090107256A (ko) 듀티 사이클 보정 회로
JP2008067398A (ja) 直角位相クロックを生成する方法および装置
KR102001692B1 (ko) 멀티 채널 지연 고정 루프
JP2017517820A (ja) 分散クロック同期を介した出力データの独立した同期
TW399368B (en) A method and apparatus for synchronizing a control signal
US8433019B2 (en) System and apparatus for synchronization between heterogeneous periodic clock domains, circuit for detecting synchronization failure and data receiving method
KR20220046104A (ko) 듀티 보정 장치 및 방법, 이를 이용하는 반도체 장치
US7671649B2 (en) Apparatus and method for generating multi-phase clocks
KR100878259B1 (ko) 위상 검출기, 이를 포함하는 지연 고정 루프 및 이를구동하는 방법
KR102469133B1 (ko) 지연 회로
JP2003044162A (ja) 外部クロックに対する中間位相の内部クロック信号を発生するための回路とその方法
US9143315B2 (en) Predictive periodic synchronization using phase-locked loop digital ratio updates
US8461884B2 (en) Programmable delay circuit providing for a wide span of delays
KR100903369B1 (ko) 반도체 메모리 장치
JP3705273B2 (ja) クロック抽出回路およびクロック抽出方法
US9344099B2 (en) Continuous frequency measurement for predictive periodic synchronization
KR100784028B1 (ko) 지연 동기 루프
JP2010019609A (ja) マルチストローブ回路および試験装置
US6867631B1 (en) Synchronous frequency convertor for timebase signal generation
US20230376067A1 (en) Circuit and method to set delay between two periodic signals with unknown phase relationship

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170920

R150 Certificate of patent or registration of utility model

Ref document number: 6215505

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees