JPH10271101A - タイミング同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速なビット同期引込みを実現する。 【解決手段】 各加入者側光終端回路（Ｏｐｔｉｃａｌ
Ｎｅｔｗｏｒｋ Ｕｎｉｔ；以下、ＯＮＵ）からのバ
ースト信号ｂの遷移タイミング毎に、そのバースト信号
ｂと多相クロック生成回路１の出力との位相をクロック
選択回路２で比較する。クロック位相保持回路３には、
各ＯＮＵ毎に前周期において選択されたクロックを示す
情報を記憶しておき、この記憶しておいた情報が示すク
ロックを初期値としてクロック選択回路２に与える。 【効果】 前周期において選択されたクロックを初期値
として与えているので、短時間で同期引込みを完了する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はタイミング同期回路
に関し、特に複数台の加入者側光終端回路（Ｏｐｔｉｃ
ａｌ Ｎｅｔｗｏｒｋ Ｕｎｉｔ；以下、ＯＮＵと略称
する）と接続されるパッシブ分配ネットワーク構成の局
側光終端回路（Ｏｐｔｉｃａｌ ＬｉｎｅＴｅｒｍｉｎ
ａｌ；以下、ＯＬＴと略称する）に設けられ各ＯＮＵか
らのバースト的な信号についてのタイミング同期回路に
関する。

【０００２】

【従来の技術】従来のこの種のビットタイミング同期回
路では、ＯＮＵ毎に異なるクロック位相を持つため、Ｏ
ＮＵ毎に各周期毎に高速タイミング引込みを行う必要が
ある。このため、従来のタイミング同期回路は、図７に
示されているように、基準クロックａを入力し、互いに
異なる位相を有するＮ種のクロックを生成する多相クロ
ック生成回路１と、各ＯＮＵからの受信バースト信号ｂ
と多相クロック生成回路１からの多相クロックとを入力
とし、任意の初期値より、入力バースト信号の変化点毎
に、各多相クロックと受信バースト信号との位相比較を
行い、現在の選択したクロックの位相を受信バースト信
号に対してさらに適した位相に変移するためのクロック
を選択するクロック選択回路２と、このクロック選択回
路２の位相検出結果に基づき、多相クロックのうちの一
つを選択して出力するセレクタ回路５とを含んで構成さ
れている。なお、タイミングバッファ６は周知のＤ型フ
リップフロップで構成され、Ｄ入力にバースト信号ｂ，
クロックＣ入力にセレクタ回路５から出力されるクロッ
クが印加される。

【０００３】なお、特開平４―１９３５６２号公報や特
開平７―３４７９３１号公報にも図７と同様な回路が記
載されている。

【０００４】

【発明が解決しようとする課題】上述した従来の回路で
は、任意のクロックを初期値とし、その初期値のクロッ
クから同期引込みを行っているので、同期引込み完了ま
でに長時間を有するという欠点がある。特に、伝送路の
誤り率が劣化した時には、所定の時間内に同期引込みが
完了しないこともあるという欠点がある。

【０００５】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は高速なビット
同期引込みを実現することのできるタイミング同期回路
を提供することである。

【０００６】

【課題を解決するための手段】本発明によるタイミング
同期回路は、互いに位相の異なる複数のクロックを生成
するクロック生成手段を含み、この生成されたクロック
のうちのいずれかのクロックを用いて所定周期で外部か
ら入力される受信信号との同期を確立するタイミング同
期回路であって、前記複数のクロックのうち前周期にお
いて用いたクロックを初期値とし該初期値から同期引込
み動作を行うクロック選択手段を含むことを特徴とす
る。

【０００７】要するに本タイミング同期回路は、前周期
において用いたクロックを初期値とし該初期値から同期
引込み動作を行うのである。これにより、高速な同期引
込みを実現できるのである。

【０００８】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【０００９】図１は本発明によるタイミング同期回路の
実施の一形態を示すブロック図である。同図において、
図７と同等部分は同一符号により示されており、その部
分の詳細な説明は省略する。

【００１０】図１には本タイミング同期回路で多相クロ
ックを８相とした場合の構成例が示されている。同図に
おいて、タイミング同期回路は、基準クロックａを入力
とし、互いに位相の異なるＮ種のクロックを生成する多
相クロック生成回路１と、選択クロック初期値及び各Ｏ
ＮＵからの受信バースト信号ｂ並びに多相クロック生成
回路１からの多相クロックを入力とし、バースト受信開
始時に初期選択クロックとして、クロック位相保持回路
３からそのＯＮＵの選択クロック値を入力し、選択クロ
ックの初期値とし、その後は入力されるバースト信号ｂ
の変化点毎に、各多相クロックと受信バースト信号との
位相比較を行い、現在選択しているクロックの位相を、
受信バースト信号ｂに対してさらに適した位相に変移す
るクロックを選択するクロック選択回路２とを含んで構
成されている。

【００１１】また、本タイミング同期回路は、メモリ制
御回路４からの制御により、ＯＮＵ毎に、そのＯＮＵの
バースト信号を受信中は、クロック選択回路２からの出
力であるＯＮＵの選択クロック名を記憶し、バースト開
始時に、記憶されたそのＯＮＵの前周期のバーストに対
する選択クロック値をクロック選択回路２の初期値とし
て与えるクロック位相保持回路３と、ＯＮＵ毎の受信バ
ーストの位相を管理し、クロック位相保持回路３のＯＮ
Ｕ毎の書込み／読出しやクロック選択回路２の初期値入
力を制御するメモリ制御回路４と、クロック選択回路２
の検出結果に基づき、多相クロックよりその位相のクロ
ックを選択するセレクタ回路５とを含んで構成されてい
る。

【００１２】多相クロック生成回路１は複数の遅延素子
を含み、これら遅延素子の組合せにより多相クロックを
出力する。

【００１３】クロック選択回路２は、多相クロックと受
信バースト信号との変化点（遷移タイミング）の位相差
を検出する位相差検出回路２−１と、位相差検出回路２
−１の結果を、その受信バースト変化点に対する最適な
クロック位相を示すクロック名に変換するデコード回路
２−２と、現在選択中のクロックと受信したバースト信
号の変化点における最適位相のクロックの位相の差分を
検出し、制御すべき位相変移量を与える位相調整回路２
−３と、この位相調整回路２−３の検出結果に基づき、
内部のアップ／ダウンカウンタにより現クロック位相を
変移させ、選択すべきクロック名を示すクロック選択信
号ｄを出力する選択クロックカウンタ回路２−４とを含
んで構成されている。

【００１４】デコード回路２−２は、図２に示されてい
るように、位相差検出回路２−１から入力される信号の
論理レベルに応じて「０」〜「７」までのいずれかの値
を出力する。例えば、位相差検出回路２−１から入力さ
れる信号が「ＬＬＬＬＨＸＸＸ」であれば、デコード回
路２−２は「４」を出力する。なお、図２において、
「Ｌ」は論理「０」、「Ｈ」は論理「１」を示し、
「Ｘ」はｄｏｎ´ｔ ｃａｒｅである。

【００１５】選択クロックカウンタ回路２−４は、今周
期の受信立上りタイミングにおける位相と保持回路３が
保持している位相との差を示すアップダウン信号Ｕ／
Ｄ、クロック信号Ｃ、初期値Ａ、初期値ロード信号Ｌを
入力とし、図３のように動作する。すなわち同図におい
て、初期値ロード信号Ｌがハイレベル（Ｈ）のとき、ア
ップダウン信号Ｕ／Ｄが「＋」であれば、出力Ｑは前周
期よりも１ステップ遅れた位相を有するクロックを選択
するための内容「Ｑ＋１」を示す信号となる。また、ア
ップダウン信号Ｕ／Ｄが「０」であれば、出力Ｑは前周
期と同じクロックを選択するための内容「Ｑ」を示す信
号となる。一方、アップダウン信号Ｕ／Ｄが「−」であ
れば、出力Ｑは前周期よりも１ステップ進んだ位相を有
するクロックを選択するための内容「Ｑ−１」を示す信
号となる。

【００１６】なお、初期値ロード信号Ｌがロ−レベル
（Ｌ）のときには、無条件に初期値Ａがロードされ、出
力Ｑは初期値Ａとなる。

【００１７】クロック位相保持回路３はメモリもしくは
遅延回路により構成される。メモリにより構成される場
合、ＯＮＵ毎にその記憶領域を分離しておく。そして、
そのＯＮＵ記憶領域を示すアドレス，書込み／読出しを
制御するＲ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）信号及びイネ
ーブル信号がメモリ制御回路４から与えられることによ
ってクロック位相保持回路３が制御される。

【００１８】かかる構成において、クロック生成回路１
では、基準クロックａを入力して、位相の異なる８種の
クロックを生成する。クロック選択回路２では、まず多
相クロック生成回路１より出力される８本の各多相クロ
ックと受信バースト信号ｂとを入力し、位相差検出回路
２−１により受信バーストと各クロックとの位相差を検
出し、適した位相を持つクロックを選択出力する。クロ
ック選択については、伝送路誤りやジッタによる劣化に
備え、受信バーストデータの１変化点に対して、前回選
択したクロック位相に対して任意の値の変移値の位相を
持つクロックを選択するものとする。

【００１９】また、ＯＮＵのバースト受信直前に、メモ
リ制御回路４からの制御により、クロック位相保持回路
からの出力である、前周期のＯＮＵの出力結果をそのＤ
ＮＵについてのクロック位相の初期値として入力する。

【００２０】クロック位相保持回路３では、ＯＮＵのバ
ースト信号の受信中は、クロック選択回路２において、
選択されているクロックを示す情報が書込まれると共
に、ＯＮＵからのバースト信号の受信直前にその選択さ
れていたクロック値を示す情報が読出される。

【００２１】クロック選択回路への初期値のロードやク
ロック位相保持回路への書込み、読出しの制御は、予め
期待された受信バースト位相を用いてメモリ制御にて行
う。

【００２２】次に、図４のタイムチャートを参照して本
タイミング同期回路の動作について説明する。

【００２３】クロック選択回路２では、図４に示す多相
クロック生成回路１より出力される８本の各多相クロッ
クａ−１〜ａ−８と受信バースト信号ｂとを入力し、位
相差検出回路２−１により受信バーストと各クロックと
の位相差を検出する。そして、位相差検出回路２−１
は、適したクロックに対して“１”を出力し、適さない
クロックに対して“０”を出力する。図４の例の場合、
位相差検出回路２−１の出力は、多相クロックａ−１側
から順に「００１１１０００」となる（破線）。デコー
ド回路２−２では位相差検出回路２−１の出力値をデコ
ードする。図４の例の場合は図２に従い、「２」を出力
する。

【００２４】デコード回路２−２によりデコードされた
クロック位相は、位相調整回路２−３に入力され、現在
選択されているクロックとの位相差分が位相変移量とし
て出力される。現在選択されているクロック位相を
「３」とすると変移は「−」になり、現在選択されてい
るクロック位相を「１」とすると変移は「＋」になる。
本回路の場合、バースト開始時点より最適位相である確
率が高いため、変移する量は「１」とする。

【００２５】選択クロックカウンタ回路２−４では、位
相調整回路２−３の結果に応じて選択するクロック位相
が変化する。図４の場合の位相変動量が「−」、現在選
択されている位相が「３」の場合は、選択すべきクロッ
クを「２」に変移させる。

【００２６】また、ＯＮＵからのバースト信号の受信直
前では、クロック選択カウンタ回路２−４はメモリ制御
回路４からの制御により、クロック位相保持回路３から
の出力である、前周期のそのＯＮＵからのバースト信号
の受信に用いたクロックを示す情報を、初期値Ａとして
入力する。

【００２７】クロック位相保持回路３では、ＯＮＵから
のバースト信号の受信中は、クロック選択回路２におい
て選択されているクロックを示す情報が書込まれると共
に、ＯＮＵからのバースト信号の受信直前にその選択さ
れていたクロックを示す情報が読出される。

【００２８】クロック選択回路２への初期値のロードや
クロック位相保持回路３への書込み及び読出しの制御
は、予め期待された受信バースト位相を用いてメモリ制
御回路４にて行う。すなわち、図５（ａ）に示されてい
るように、各ＯＮＵ１１又は１２に対して本タイミング
同期回路１０からバースト信号を送出する時刻を指示す
るので（Ｓ）、この指示した時刻を基準とする。実際に
は同図（ｂ）に示されているように、周期Ｔから見た位
相差を期待位相として指定するのである。なお、図中の
バーストＡはＯＮＵ１１からのバースト信号、バースト
ＢはＯＮＵ１２からのバースト信号である。

【００２９】要するに、本回路では、クロック選択回路
の初期値として、前周期の最適なクロック位相を使用し
ているため、短時間で同期引込みを完了でき、伝送路誤
り率が劣化した場合等においても、所定の時間内に同期
引込みを完了できるのである。

【００３０】さらに、図６を参照してメモリ制御回路４
の動作を中心に本タイミング同期回路の動作を説明す
る。同図には、第ｎ周期のバースト信号Ａ及びＢと、第
ｎ＋１周期のバースト信号Ａとが示されている。また、
同図に示されているように、図５中のＯＮＵ１１からの
バースト信号Ａに対応する記憶領域３−１と、図５中の
ＯＮＵ１２からのバースト信号Ｂに対応する記憶領域３
−２とがクロック位相保持回路３に設けられているもの
とする。なお、同図では第ｎ周期のバースト信号Ａはク
ロック位相「４」、第ｎ周期のバースト信号Ｂはクロッ
ク位相「６」、第ｎ＋１周期のバースト信号Ａはクロッ
ク位相「５」で夫々同期引込みが完了するものとする。

【００３１】ここでメモリ制御回路４は、クロック位相
保持回路３の各記憶領域３−１，３−２に対する書込み
及び読出しの制御を行う。具体的には、以下のような動
作となる。

【００３２】まず、同図を参照すると、バースト信号Ａ
の終了直前の時刻＃１において（クロックは引込み完
了）、制御回路４は記憶回路３のバースト信号Ａの記憶
領域３−１に、カウンタ回路２−４の出力である引込み
完了したクロック位相「４」を書込む（Ｗ１）。

【００３３】バースト信号Ｂの開始直前の時刻＃２にお
いて、制御回路４は記憶回路３のバースト信号Ｂ領域か
ら第ｎ−１周期（図示せず）におけるクロック位相値を
読出してカウンタ回路２−４にロードする。バースト信
号Ｂの終了直前の時刻＃３において（クロックは引込み
完了）、制御回路４は記憶回路３のバースト信号Ｂの記
憶領域３−２に、カウンタ回路２−４の出力である引込
み完了したクロック位相「６」を書込む。

【００３４】次のバースト信号Ａの開始直前の時刻＃４
において、制御回路４は記憶回路３のバースト信号Ｂ領
域から第ｎ周期におけるクロック位相値「４」を読出し
てカウンタ回路２−４にロードする（Ｒ１）。バースト
信号Ａの終了直前の時刻＃５において（クロックは引込
み完了）、制御回路４は記憶回路３のバースト信号Ａの
記憶領域３−１に、カウンタ回路２−４の出力である引
込み完了したクロック位相「５」を書込む（Ｗ２）。

【００３５】以上のように本回路では、各ＯＮＵ毎に前
周期において選択されたクロック示す情報を記憶してお
き、この記憶しておいた情報によるクロックを初期値と
して与えることにより、短時間で同期引込みを完了する
ことができるのである。特に、伝送路の誤り率が劣化し
た場合においても、所定の時間内に同期引込みを完了す
ることができるのである。

【００３６】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００３７】（５）前記クロック選択手段は、前記外部
装置と接続されるパッシブ分配ネットワーク構成の局側
光終端回路に設けられることを特徴とする請求項１〜４
のいずれかに記載のタイミング同期回路。

【００３８】（６）前記外部装置は、加入者側光終端回
路であることを特徴する請求項１〜５のいずれかに記載
のタイミング同期回路。

【００３９】

【発明の効果】以上説明したように本発明は、前周期に
おいて選択されたクロックを記憶しておき、この記憶し
ておいたクロックを初期値として同期引込みに用いるこ
とにより、短時間で同期引込みを完了することができる
のという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるタイミング同期回
路の構成を示すブロック図である。

【図２】図１中のデコード回路の入力と出力との関係を
示す図である。

【図３】図１中の選択クロックカウンタ回路の入力と出
力との関係を示す図である。

【図４】図１のタイミング同期回路の動作を示すタイム
チャートである。

【図５】（ａ）は本タイミング同期回路と各ＯＮＵとの
関係を示す図、（ｂ）は本タイミング同期回路から各Ｏ
ＮＵに指示する期待位相を示す図である。

【図６】図１中のメモリ制御回路の動作を示す図であ
る。

【図７】従来のタイミング同期回路の構成を示すブロッ
ク図である。

【符号の説明】

１ 多相クロック生成回路 ２ クロック選択回路 ２−１ 位相差検出回路 ２−２ デコード回路 ２−３ 位相調整回路 ２−４ 選択クロックカウンタ回路 ３ クロック位相保持回路 ４ メモリ制御回路 ５ セレクタ回路 ６ タイミングバッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 互いに位相の異なる複数のクロックを生
   成するクロック生成手段を含み、この生成されたクロッ
   クのうちのいずれかのクロックを用いて所定周期で外部
   から入力される受信信号との同期を確立するタイミング
   同期回路であって、前記複数のクロックのうち前周期に
   おいて用いたクロックを初期値とし該初期値から同期引
   込み動作を行うクロック選択手段を含むことを特徴とす
   るタイミング同期回路。
2. 【請求項２】 前記クロック選択手段は、前記複数のク
   ロックを択一的に送出する出力選択手段と、前周期にお
   ける受信の際に用いたクロックを選択するように前記出
   力選択手段に指示する選択制御手段とを含むことを特徴
   とする請求項１記載のタイミング同期回路。
3. 【請求項３】 前記選択制御手段は、前周期における受
   信の際に用いたクロックを示す情報を保持する保持手段
   を含み、この保持手段に保持された情報に応じて前記出
   力選択手段を制御することを特徴とする請求項１又は２
   記載のタイミング同期回路。
4. 【請求項４】 前記受信信号は複数の外部装置から夫々
   送信されるバースト信号であり、前記保持手段はそれら
   複数の外部装置夫々に対応して設けられ対応する外部装
   置から前周期において送信されたバースト信号の受信の
   際に用いたクロックを示す情報を記憶する記憶領域を有
   することを特徴とする請求項３記載のタイミング同期回
   路。