KR100970351B1

KR100970351B1 - 데이터 전송 디바이스, 클록 스위칭 회로 및 클록 스위칭방법

Info

Publication number: KR100970351B1
Application number: KR1020080026518A
Authority: KR
Inventors: 히로아키 아라이
Original assignee: 닛본 덴끼 가부시끼가이샤
Priority date: 2007-03-22
Filing date: 2008-03-21
Publication date: 2010-07-15
Also published as: KR20080086407A; JP2008236493A; JP4359786B2; HK1120351A1; CN101272235A; TW200900945A; BRPI0801097A2; CN101272235B; TWI391827B

Abstract

데이터 전송 디바이스는 제 1 시스템의 제 1 직렬 신호를 제 1 병렬 신호로 변환하고 제 1 클록을 복원하는 제 1 직렬-병렬 변환기; 제 2 시스템의 제 2 직렬 신호를 제 2 병렬 신호로 변환하고 제 2 클록을 복원하는 제 2 직렬-병렬 변환기; 선택 시스템을 지시하는 스위치 제어 신호에 따라, 그 병렬 신호들 중 하나를 선택하는 데이터 스위치; 그 제어 신호에 따라, 그 클록들 중 하나를 선택하는 클록 스위치; 그 선택 병렬 신호를 직렬 출력 신호로 변환하는 병렬-직렬 변환기; 선택되지 않는 클록들 중 하나와 그 선택 클록 간의 위상차를 출력하는 위상 비교기; 및 그 선택 시스템이 변경되는 경우 그 위상차에 따라 그 선택 클록의 위상을 시프팅하는 위상 시프터를 포함한다. 클록 스위칭 회로는 그 클록 스위치, 그 위상 비교기 및 그 위상 시프터를 포함한다.

데이터 전송 디바이스, 클록 스위칭 회로, 클록 스위칭 방법, 위상 비교기, 위상 시프터

Description

데이터 전송 디바이스, 클록 스위칭 회로 및 클록 스위칭 방법{DATA TRANSFER DEVICE, CLOCK SWITCHING CIRCUIT AND CLOCK SWITCHING METHOD}

본 발명은 데이터 전송 디바이스, 클록 스위칭 회로 및 클록 스위칭 방법에 관한 것으로, 특히 복수의 직렬 데이터 신호 중 하나를 선택하여 데이터 신호를 송신하는 데이터 전송 디바이스, 복수의 클록 중 하나를 선택하는 클록 스위칭 회로 및 클록 스위칭 방법에 관한 것이다.

본 출원은 2007년 03월 22일자로 출원된 일본 특허 출원 제2007-074407호를 기초로 하고, 그 특허 출원으로부터 우선권의 이익을 주장하며, 그 개시는 전체로 여기서 참조로서 병합된다.

고속 직렬 통신을 수행하는 직렬 통신 시스템은 알려져 있다. 직렬 통신 시스템에서, 비디오 데이터 및 음성 데이터와 같은 직렬 디지털 데이터는 데이터 전송 디바이스들 사이에서 송신된다. 직렬 통신에서는, 복수의 송신 시스템이 사용될 수도 있다. 직렬 통신에서는, 데이터 전송 디바이스의 데이터의 중단 없이 송신 시스템 간의 스위칭을 수행하는 것이 중요하다. 무중단 스위칭을 수행할 수 있는 스위칭 디바이스는 예로서 일본 특허 출원 공개 제2000-151568호에 개시된다.

예를 들어, 텔레비전 방송국의 장치에서는, 비디오 디바이스를 쉽게 연결하기 위하여, 직렬 신호로서 디지털 비디오 신호를 송신한다. 직렬 신호는 광 케이블을 이용하여 다른 방송국으로 송신된다. SMPTE259M (표준-해상도 (SD) 용) 과 SMPTE292M (고-해상도(HD) 용) 은 방송국을 위해 채용된 직렬 디지털 인터페이스 (SDI) 의 표준으로서 사용된다. 2 개의 송신 시스템, 주 시스템과 백업 시스템은 방송국 내에서 그리고 방송국 사이에서 직렬 비디오 신호의 송신을 위해 사용된다. 주 시스템을 이용한 송신 중에 에러가 발생한 경우, 송신을 위해 사용되는 시스템은 주 시스템에서 백업 시스템으로 스위칭된다. 스위칭 시에는 주 시스템의 송신 품질과 동일한 송신 품질을 유지하면서 순간적 중단 없이 스위칭을 수행하는 것을 필요로 한다.

도 6 은 종래 기술에서 데이터 전송 디바이스의 구성을 도시하는 블록도이다. 데이터 전송 디바이스는 무중단 스위칭 기능을 갖는다.

제 1 직렬-병렬 변환기 (110, S/P) 는 제 1 시스템의 직렬 데이터 (DS1) 를 수신한다. DS1 으로부터의 데이터를 재생한 후, 제 1 S/P (110) 는 병렬 변환을 수행하고 병렬 데이터 (DP1) 를 출력한다. 또한, 제 1 S/P (110) 는 나중에 DP1 의 병렬-투-직렬 변환용 병렬 클록 (PCLK1) 을 재생한다. 유사하게, 제 2 S/P (120) 는 제 2 시스템의 직렬 데이터 (DS2) 로부터 병렬 데이터 (DP2) 와 병렬 클록 (PCLK2) 을 재생한다.

DP1 과 DP2 중 하나는 실제로 송신된다. 병렬 데이터 DP1 과 병렬 데이 터 DP2 중 하나는 소정 스위치 (미도시) 에 의해 선택되고, 그 선택된 데이터는 병렬 데이터 (DP0) 로서 출력된다. DP0 는 병렬-직렬 변환기 (130, P/S) 로 출력된다.

클록 스위칭부 (150, CSU) 는 PCLK1 과 PCLK2 를 수신하고, PCLK0 로서 PCLK1 또는 PCLK2 를 선택하며, PCLK0 를 P/S (130) 로 출력한다. 선택된 병렬 클록은 DP0 로서 선택된 병렬 데이터에 대응하는 병렬 클록이다. 예를 들어, DP1 이 DP0 로서 선택되면, PCLK1 은 PCLK0 로서 선택된다. 도 6 에 도시된 바와 같이, CSU (150) 는 클록 스위치 (151) 와 위상 동기 루프 (154, Phase Locked Loop: PLL) 를 포함한다. 클록 스위치 (151) 는 PCLK1 또는 PCLK2 를 선택하고 클록 PCLK0 로서 선택된 하나를 PLL (154) 로 출력한다. PLL (154) 는 PCLK0 를 P/S (130) 로 출력한다.

P/S (130) 는 PCLK0 에 동기하여 수신된 DP0 의 병렬-투-직렬 변환을 수행하여 직렬 데이터 (DS0) 를 생성하고 그 생성된 데이터를 출력한다.

송신을 위해 사용 중인 시스템에서 에러가 발생하는 경우, DP0 로서 사용되는 병렬 데이터는 스위칭된다. 예를 들어, 병렬 데이터 (DP1) 가 송신을 위해 DP0 로서 선택되었을 경우, DP0 로서 사용되는 병렬 데이터는 DP2 로 스위칭된다. 따라서, 클록 스위치 (151) 는 P/S (130) 로 출력되도록 병렬 클록 (PCLK0) 로서 병렬 클록 PCLK2 를 선택한다.

시스템의 스위칭은 시스템의 직렬 데이터 간의 위상차, 즉 DS1 과 DS2 간의 위상차와 독립적으로 수행된다. 시스템의 직렬 데이터가 스위칭되는 경우, PLL (154) 는 병렬 클록의 위상 변화를 추종하도록 PCLK0 의 위상을 조정한다. 그러나, 시스템의 직렬 데이터들 간의 위상차와 독립적으로 스위칭이 수행되는 경우, PLL (154) 이 위상 변화를 추종을 완료할 때까지 PCLK0 내에 지터가 발생한다.

타이밍 지터와 정렬 지터의 허용 가능한 양은 위에서 언급한 SDI의 표준에서 특정된다. 타이밍 지터에 관해서는, 지터 주파수가 10 Hz 이상인 것으로 특정된다. 지터 주파수는 기준값으로부터 위상 시프팅의 변화율을 의미한다. SMPTE259M 표준은 표준 해상도인 SD 에 관하여 타이밍 지터가 0.2UI (단위 간격) 내로 특정한다. 즉, 타이밍 지터가 시스템의 클록 주기의 20% 이하 (주파수가 270MHz 인 경우 0.74 ns) 로 특정된다. PLL 응답을 느리게함으로써 스위칭 시의 지터를 감소시키는 것이 가능하다. 그러나, 표준에서 특정된 0.2UI 값을 만족시키는 것은 어렵다.

기준 신호를 스위칭할 수 있는 PLL 회로는 일본 특허 공개 제 2004-23470호에 개시된다. PLL 회로는 위상 비교기, 적분 회로, 전압 제어 오실레이터, 주파수 분할기, 2 개의 입력된 기준 신호 중 하나를 선택하는 선택 회로 및 2 개의 기준 신호 간의 위상차를 소거하는 기능을 갖는 위상차 소거 회로를 포함한다. 위상차 소거 회로는 신호 입력 검출 회로, 위상차 유무 검출 회로 및 지연 회로를 포함한다. 신호 입력 검출 회로는 2 개의 기준 신호가 존재하는지를 검출하도록 2 개의 입력된 기준 신호를 모니터링한다. 위상차 유무 검출 회로는 2 개의 기준 신호 간의 위상차가 존재하는지 여부를 검출한다. 지연 회로는 2 개의 기준 신호 중 하나를 지연시킨다.

본 발명의 예시적 목적은 복수의 직렬 데이터 신호 중 하나를 선택하여 그 데이터 신호를 송신하는 데이터 전송 디바이스에서 직렬 데이터 신호 스위칭 시에 발생된 지터를 저감할 수 있는 데이터 전송 디바이스를 제공하는 것이다.

본 발명의 다른 예시적 목적은 복수의 클록 중 하나를 선택하는 클록 스위칭 시에 발생된 지터를 저감할 수 있는 클록 스위칭 회로 및 클록 스위칭 방법을 제공하는 것이다.

데이터 전송 디바이스는 제 1 시스템의 제 1 직렬 신호를 제 1 시스템의 제 1 병렬 신호로 변환하고 제 1 직렬 신호로부터 제 1 시스템의 제 1 클록을 복원하는 제 1 직렬-병렬 변환기; 제 2 시스템의 제 2 직렬 신호를 제 2 시스템의 제 2 병렬 신호로 변환하고 제 2 직렬 신호로부터 제 2 시스템의 제 2 클록을 복원하는 제 2 직렬-병렬 변환기; 선택 시스템을 지시하는 스위치 제어 신호에 따라, 선택 병렬 신호로서 제 1 병렬 신호 및 제 2 병렬 신호 중 하나를 선택하는 데이터 스위치; 스위치 제어 신호에 따라, 선택 클록으로서 제 1 클록과 제 2 클록 중 하나를 선택하는 클록 스위치; 선택 클록을 사용하여 선택 병렬 신호를 직렬 출력 신호로 변환하는 병렬-직렬 변환기; 클록 스위치에 의해 선택되지 않는 클록들 중 하나와 선택 클록 간의 위상차를 출력하는 위상 비교기; 및 스위치 제어 신호에 의해 지시되는 선택 시스템을 변경하는 경우 시스템 변경 타이밍에서 위상차에 따라 선택 클 록의 위상을 시프팅하는 위상 시프터를 포함한다.

클록 스위칭 회로는 선택 시스템을 지시하는 스위치 제어 신호에 따라, 선택 클록으로서 제 1 클록과 제 2 클록 중 하나를 선택하는 클록 스위치; 클록 스위치에 의해 선택되지 않는 클록들 중 하나와 선택 클록 간의 위상차를 출력하는 위상 비교기; 및 스위치 제어 신호에 의해 지시되는 선택 시스템을 변경하는 경우 시스템 변경 타이밍에서 위상차에 따라 선택 클록의 위상을 시프팅하는 위상 시프터를 포함한다.

클록 스위칭 방법은 선택 시스템을 지시하는 스위치 제어 신호에 따라, 선택 클록으로서 제 1 클록과 제 2 클록 중 하나를 선택하는 단계; 선택되지 않는 클록들 중 하나와 선택 클록 간의 위상차를 출력하는 단계; 및 스위치 제어 신호에 의해 지시되는 선택 시스템을 변경하는 경우 시스템 변경 타이밍에서 위상차에 따라 선택 클록의 위상을 시프팅하는 단계를 포함한다.

본 발명에 의하면, 복수의 직렬 데이터 신호 중 하나를 선택하여 그 데이터 신호를 송신하는 데이터 전송 디바이스에서 직렬 데이터 신호 스위칭 시에 발생된 지터를 저감할 수 있는 데이터 전송 디바이스를 제공할 수 있다.

또한, 복수의 클록 중 하나를 선택하는 클록 스위칭 시에 발생된 지터를 저감할 수 있는 클록 스위칭 회로 및 클록 스위칭 방법을 제공할 수 있다.

이하에서는 본 발명의 예시적 실시형태를 첨부된 도면을 따라서 상세히 기술 한다.

본 발명의 예시적 특징 및 이점은 첨부된 도면을 참조하는 경우 다음 상세한 설명으로부터 명확해 진다.

1. 제 1 예시적 실시형태

도면을 참조하여 본 발명의 제 1 예시적 실시형태의 데이터 전송 디바이스를 설명한다.

도 1 은 본 발명의 제 1 예시적 실시형태의 데이터 전송 디바이스 (1) 의 구성을 도시하는 블록도이다. 데이터 전송 디바이스 (1) 는 복수의 직렬 데이터에서 직렬 데이터의 무중단 스위칭을 수행하고, 그 데이터를 송신하기 위한 기능을 포함한다.

구체적으로, 데이터 전송 디바이스 (1) 는 제 1 직렬-병렬 변환기 (10, 제 1 S/P), 제 2 직렬-병렬 변환기 (20, 제 2 S/P) 및 병렬-직렬 변환기 (30, P/S) 를 포함한다. 또한, 데이터 전송 디바이스 (1) 는 제 1 데이터 메모리 (41), 제 2 데이터 메모리 (42), 제 1 기록 주소 발생기 (43, 제 1 WAG), 제 2 기록 주소 발생기 (44, 제 2 WAG) 및 판독 주소 발생기 (45, RAG) 를 포함한다. 또한, 데이터 전송 디바이스 (1) 는 데이터 스위치 (46), 클록 스위칭부 (50, CSU) 및 스위칭 제어기 (60) 를 포함한다. CSU (50) 는 클록 스위치 (51) 와 위상 시프트부 (52, PSU) 를 포함한다.

데이터 전송 디바이스 (1) 는 복수의 시스템 내의 복수의 직렬 데이터를 수신한다. 예를 들어, 제 1 시스템의 직렬 데이터 (DS1) 는 송신 라인으로부터 제 1 입력 단자 (IN1) 로 입력된다. 제 2 시스템의 직렬 데이터 (DS2) 는 송신 라인으로부터 제 2 입력 단자 (IN2) 로 입력된다. 예를 들어, 제 1 시스템이 주 시스템이고, 제 2 시스템이 백업 시스템이다. 데이터 전송 디바이스 (1) 가 방송국용 송신 디바이스인 경우, DS1 및 DS2 는 직렬 형식을 가지는 디지털 비디오 신호이다. 각각의 DS1 과 DS2 는 각각 DS1 과 DS2 의 각각의 직렬 송신용 클록과 동기하여 송신된다.

제 1 S/P (10) 는 IN1 을 통해 DS1 을 수신한다. 제 1 S/P (10) 는 직렬-병렬 변환기 및 클록 복원 회로를 포함한다. 수신된 DS1 로부터 데이터를 복원한 후, 제 1 S/P (10) 는 병렬 변환을 수행하여 병렬 데이터 (DP1) 를 출력한다. 또한, 제 1 S/P (10) 는 나중에 DP1 의 병렬-투-직렬 변환을 위해 사용되는 병렬 클록 (PCLK1) 을 복원한다. DP1 은 제 1 데이터 메모리 (41) 로 출력된다. PCLK1 은 제 1 WAG (43) 와 CSU (50) 로 출력된다.

제 2 S/P (20) 는 IN2 를 통해 DS2 를 수신한다. 제 2 S/P (20) 는 직렬-병렬 변환기와 클록 복원 회로를 포함한다. 수신된 DS2 로부터 데이터를 복원한 후, 제 2 S/P (20) 는 병렬 변환을 수행하여 병렬 데이터 (DP2) 를 출력한다. 또한, 제 2 S/P (20) 는 나중에 DP2 의 병렬-투-직렬 변환을 위해 사용되는 병렬 클록 (PCLK2) 을 복원한다. DP2 은 제 2 데이터 메모리 (42) 로 출력된다. PCLK2 는 제 2 WAG (44) 와 CSU (50) 로 출력된다.

제 1 WAG (43) 는 PCLK1 과 동기하여 제 1 데이터 메모리 (41) 로 기록 주소를 출력한다. 제 1 데이터 메모리 (41) 는 기록 주소에 따라 DP1 을 저장한다. 유사하게, 제 2 WAG (44) 는 PCLK2 와 동기하여 제 2 데이터 메모리 (42) 로 기록 주소를 출력한다. 제 2 데이터 메모리 (42) 는 기록 주소에 따라 DP2 을 저장한다.

RAG (45) 는 이하에서 언급되는 병렬 클록 (PCLK0) 과 동기하여 제 1 데이터 메모리 (41) 와 제 2 데이터 메모리 (42) 로 판독 주소를 출력한다. 제 1 데이터 메모리 (41) 로부터 판독된 병렬 데이터 (DP1') 와 제 2 데이터 메모리 (42) 로부터 판독된 병렬 데이터 (DP2') 는 데이터 스위치 (46) 로 출력된다.

데이터 스위치 (46) 는 DP1' 과 DP2' 을 수신한다. 데이터 스위치 (46) 는 DP1' 또는 DP2' 중 하나를 선택하고 병렬 데이터 0 (DP0) 로서 그 선택된 데이터를 출력한다. 데이터 스위치 (46) 는 이하에서 언급되는 스위치 제어 신호 (SC) 에 따라 DP0 로서 DP1' 또는 DP2' 의 어느 한쪽을 선택한다. 데이터 스위치 (46) 는 P/S (30) 로 DP0 를 출력한다.

CSU (50) 는 PCLK1 과 PCLK2 를 수신한다. CSU (50) 는 SC 에 따라 클록 스위치 (51) 에 의해 PCLK1 또는 PCLK2 중 하나를 선택하고 병렬 클록 0 (PCLK0) 로서 그 선택된 클록을 출력한다. PCLK0 는 SC 에 따라 데이터 스위치 (46) 에 의해 선택된 병렬 데이터 DP0 에 대응하는 병렬 클록이다. CSU (50) 는 PSU (52) 를 이용하여 그 선택된 병렬 클록의 위상을 시프팅하고 RAG (45) 및 P/S (30) 로 위상-시프트된 클록을 출력한다.

PCLK0 로서 선택된 PCLK1 을 PCLK2 로 스위칭하고 PCLK0 로서 선택된 PCLK2 를 PCLK1 로 스위칭하는 경우, CSU (50) 는 PCLK0 의 위상을 바꾸지 않고 스위칭을 수행한다. 따라서, CSU (50) 는 PSU (52) 를 이용하여 PCLK0 의 위상을 조정한다.

다음과 같이 위상 조정을 수행한다. 우선, PSU (52) 는 클록 스위치 (51) 에 의해 선택되지 않는 비-선택된 병렬 클록 (PCLK_B) 과 PCLK0 간의 위상차를 얻는다. 선택된 병렬 클록 (PCLK_A) 으로서 클록 스위치 (51) 에 의해 선택된 병렬 클록이 현재 선택된 병렬 클록으로부터 다른 병렬 클록으로 스위칭되는 경우, 스위칭 후에 새롭게 선택되는 병렬 클록의 위상은 그 얻어진 위상차 양만큼에 의해 시프팅된다. 스위칭 후에 새롭게 선택된 병렬 클록은 스위칭 전의 비-선택된 병렬 클록 (PCLK_B) 이다. 위에서 언급한 바와 같이, CSU (50) 의 위상 조정 기능 때문에, PCLK0 의 위상은 심지어 병렬 클록의 스위칭 후에도 변경되지 않는다. 즉, 지터는 PCLK0 내에서 발생되지 않는다.

실례에 따라 CSU (50) 의 동작을 설명한다. PCLK_A 로서 PCLK1 을 선택하는 것으로 가정한다. 이때, PSU (52) 는 PCLK_B 인 PCLK2 와 PCLK0 간의 위상차를 얻는다. SC 가 스위칭 제어기 (60) 로부터 CSU (50) 로 입력되는 경우, PCLK_A 로서 PCLK2 를 새롭게 선택한다. 이때, PSU (52) 는 스위칭 전의 PCLK0 와 PCLK2 간의 위상차에 기초하여 PCLK2 의 위상을 조정한다. 위상 조정 때문에, PCLK_A 로서 선택된 클록이 PCLK1 로부터 PCLK2 로 스위칭된다고 하더라도, PCLK0 의 위상은 변하지 않는다.

P/S (30) 는 DP0 와 PCLK0 를 수신한다. P/S (30) 는 PCLK0 와 동기하여 수신된 DP0 의 병렬-투-직렬 변환을 수행하고 직렬 출력 데이터 (DS0) 를 생성한 다. P/S (30) 는 출력 단자 (OUT) 통해 송신 라인으로 DS0 를 출력한다.

사용중인 시스템에서 에러가 발생하는 경우, 스위칭 제어기 (60) 는 시스템을 스위칭하기 위해 스위치 제어 신호 (SC) 를 데이터 스위치 (46) 와 CSU (50) 로 출력한다. SC 에 따라, 데이터 스위치 (46) 는 병렬 데이터를 스위치하고 CSU 는 병렬 클록을 선택한다. 스위칭 시의 데이터 스위치 (46) 와 CSU (50) 의 동작은 위에서 언급한 바와 같다.

위에서 언급한 바와 같이, 제 1 예시적 실시형태의 데이터 전송 디바이스는 시스템이 스위칭되는 경우 스위칭 후에 선택된 클록과 현재 선택된 클록 간의 위상차에 따라 클록의 위상을 조정한다. 따라서, 데이터 전송 디바이스는 시스템이 스위칭되는 경우 출력 신호 내에 지터를 발생하지 않는 이점이 있다.

도 2 는 도 1 에 도시된 데이터 전송 디바이스의 최소 필수 구성 요소만을 포함하는 데이터 전송 디바이스 (2) 의 구성을 도시한다. 도 1 에 도시된 구성에서, 제 1 데이터 메모리 (41) 와 제 2 데이터 메모리 (42) 는 DP1 과 DP2 를 일시적으로 유지하기 위한 수단으로서 제공된다. 유지 수단은 제 1 S/P (10) 와 제 2 S/P (20) 내에 제공될 수도 있다. 이 경우, 데이터 전송 디바이스 (2) 는 제 1 WAG (43), 제 2 WAG (44) 및 RAG (45) 를 포함할 필요는 없다. SC 가 외부 디바이스로부터 제공되는 경우, 데이터 전송 디바이스 (2) 는 스위칭 제어기 (60) 를 포함할 필요는 없다. 따라서, 도 2 에 도시된 구성을 구비하는 데이터 전송 디바이스는 또한 시스템이 스위칭되는 경우 출력 신호 내에 지터를 발생하지 않는 이점이 있다.

또한, 제 1 예시적 실시형태의 데이터 전송 디바이스에서, 2 개의 시스템의 직렬 신호는 스위칭되고 2 개의 직렬 신호 중 하나는 송신된다. 본 발명은 3 개이상의 시스템의 직렬 신호를 스위칭하는데 적용될 수 있다. 이를 위해, 데이터 스위치와 클록 스위치는 시스템 수와 동일한 복수의 신호 중 하나를 선택할 수도 있다. 데이터 메모리 수와 기록 주소 발생기 수 둘 다는 또한 시스템 수 만큼 제공될 수도 있다.

2. 제 2 예시적 실시형태

이하에서는 도면을 참조하여 본 발명의 다른 예시적 실시형태의 데이터 전송 디바이스를 설명한다. 제 2 실시형태의 데이터 전송 디바이스는 클록 스위칭부 (CSU) 의 실제 예시적 구성을 포함한다. 도 3 은 제 2 예시적 실시형태에 따라 데이터 전송 디바이스 (3) 의 구성을 도시하는 블록도이다. 데이터 전송 디바이스 (3) 는 제 1 직렬-병렬 변환기 (10, 제 1 S/P), 제 2 직렬-병렬 변환기 (20, 제 2 S/P), 병렬-직렬 변환기 (30, P/S) 및 클록 스위칭부 (50, CSU) 를 포함한다. 클록 스위칭부 (50, CSU) 는 클록 스위치 (51), 위상 시프터 (53), 위상 동기 루프 (54, PLL), 위상 비교기 (55) 및 위상 시프트 제어기 (56, PSC) 를 포함한다. 위상 시프터 (53), PLL (54), 위상 비교기 (55) 및 PSC (56) 로 이루어진 위상 시프트부 (52, PSU) 는 도 1 및 도 2 에 도시된 위상 시프트부의 실제 구성의 일례이다.

클록 스위치 (51) 는 제 1 병렬 클록 (PCLK1) 과 제 2 병렬 클록 (PCLK2) 를 수신한다. 클록 스위치 (51) 는 시스템을 스위칭하기 위해 스위치 제어 신호 (SC) 에 따라 병렬 클록_A (PCLK_A) 로서 PCLK1 또는 PCLK2 중 어느 하나를 선택한다. 클록 스위치 (51) 는 위상 시프터 (53) 로 PCLK_A 를 출력한다. PCLK_A 는 위상 시프터 (53) 를 경유하여 병렬 클록 (PCLK0) 로서 PLL (54) 로 출력된다. SC에 따라 선택되지 않는 병렬 클록은 병렬 클록_B (PCLK_B) 로서 위상 비교기 (55) 로 출력된다.

클록 스위치 (51) 는 SC 에 따라 동작하는 4 개의 스위치 (51A, 51B, 51C 및 51D) 를 포함한다. 스위치 (51A, 51B, 51C 및 51D) 는 도 3 에 도시된 클록 스위치 (51) 내에 x-마크에 의해 표시된다. 스위치 (51A) 와 스위치 (51C), 그리고 스위치 (51B) 와 스위치 (51D) 는 서로 함께 동작한다. SC 에 따라 PCLK1 이 PCLK_A 로서 선택되고 PCLK2 가 PCLK_B 로서 선택되는 경우, 스위치 (51B) 와 스위치 (51D) 는 닫히고, 스위치 (51A) 와 스위치 (51C) 는 열린다. SC 에 따라 PCLK2 가 PCLK_A 로서 선택되고 PCLK1 이 PCLK_B 로서 선택되는 경우, 스위치 (51A) 와 스위치 (51C) 는 닫히고, 스위치 (51B) 와 스위치 (51D) 는 열린다.

도 4 에서는 클록 스위치 (51) 와 4 개의 스위치 (51A, 51B, 51C 및 51D) 의 예시적 구성을 도시한다. 도 4 에 도시된 클록 스위치 (51) 의 구성은 일례이다. 따라서, 논리적 동작이 클록 스위치 (51) 의 논리적 동작과 동일한 다른 구성도 이용가능 할 수도 있다.

CSU (50) 는 클록 스위치 (51) 의 후방 스테이지와 PLL (54) 의 전방 스테이지에 위상 시프터 (53) 를 포함한다. 위상 시프터 (53) 는 클록 스위치 (51) 로부터 수신된 PCLK_A 를 PLL (54) 로 출력한다.

PLL (54) 는 위상 시프터 (53) 를 통하여, 클록 스위치 (51) 로부터 출력된 PCLK_A 를 수신한다. PLL (54) 는 기준 신호로서 수신된 PCLK_A 를 이용하여 PCLK0 를 생성하고, P/S (30) 와 위상 비교기 (55) 로 PCLK0 를 출력한다.

위상 비교기 (55) 는 PCLK0 와 PCLK_B 간의 위상차를 검출한다. 특히, 위상 비교기 (55) 는 PLL (54) 로부터 출력된 PCLK0 와 클록 스위치 (51) 로부터 출력된 PCLK_B 를 수신한다. 위상 비교기 (55) 는 수신된 2 개의 병렬 클록, PCLK0 와 PCLK_B 간의 위상차를 검출한다. 위상 비교기 (55) 에 의해 검출된 위상차에 대응하는 위상차 신호 (SP) 는 PSC (53) 로 출력된다.

PSC (56) 는 위상 비교기 (55) 로부터 SP 를 수신한다. PSC (56) 는 SC 에 따라 위상 시프터 (53) 로 SP 를 출력한다. SC 가 입력되고 클록의 시스템이 스위칭되는 경우, SP 는 PSC (56) 로부터 위상 시프터 (53) 로 입력된다. 이때, 위상 시프터 (53) 는 이하에서 언급되는 바와 같이 PCLK_A 의 위상을 시프팅한다. 선택된 클록, PCLK_A 의 시스템이 스위칭되지 않는 정상 상태에서는, 위상 시프터 (53) 가 위상을 시프트하지 않고 현재 위상으로 PCLK_A 를 출력한다.

시스템이 스위칭되는 경우, SC 는 CSU (50) 로 입력된다. 클록 스위치 (51) 는 SC 에 응답하여 PCLK_A 로서 병렬 클록 PCLK1 또는 병렬 클록 PCLK2 를 선택한다. SP 는 SC 에 응답하여 위상 시프터 (53) 로 입력된다. 위상 시프터 (53) 는 SP 에 기초하여 PCLK_A 의 위상을 제어한다. 특히, 위상 시프터 (53) 는 SP 에 의해 지시되는 위상차 양만큼 만 PCLK_A 의 위상을 시프팅한다. 위상-조정된 PCLK_A 는 PLL (54) 로 입력된다.

위상 시프터 (53) 의 동작을 구체적으로 설명한다. PCLK_A 로서 PCLK1 을 선택하는 것으로 가정한다. 위상 비교기 (55) 는 P/S (30) 로 출력된 PCLK0 와 PCLK2 인 PCLK_B 간의 위상차를 얻는다. 여기서, SC 가 입력되는 경우, PCLK2 는 PCLK_A 로서 선택된다. 이때, 위상 시프터 (53) 는 SP 에 기초하여 PCLK0 와 PCLK2 간의 위상차를 조정한다. 따라서, 병렬 클록이 PCLK1 로부터 PCLK2 로 스위칭되는 경우, PCLK0 의 위상은 변하지 않는다.

도 3 에 도시된 데이터 전송 디바이스 (3) 에서는, 클록 스위치 (51) 가 PCLK0 로서 PCLK1 을 선택한다. 따라서, 클록 스위치 (51) 는 위상 비교기 (55) 로 PCLK2 을 출력한다. 위상 비교기 (55) 는 PCLK0 와 PCLK2 간의 위상차를 검출한다. 제 1 시스템 내에 에러가 발생하는 경우, 클록 스위치 (51) 는 PCLK0 로서 PCLK2 를 선택한다. 동시에, 위상 시프터 (53) 는 SP 를 수신하고 검출된 위상차 양만큼 만 PCLK2 의 위상을 시프팅한다.

위에서 언급한 바와 같이, 위상 비교기 (55) 는 선택되고 출력되는 병렬 클록 PCLK0 와 선택되지 않는 다른 병렬 클록 간의 위상차를 검출한다. 시스템이 스위칭되는 경우, PLL (54) 의 전방 스테이지에전방 스테이지에는 위상 시프터 (53) 는 시스템 스위칭 바로 직전의 위상차를 지시하는 위상차 신호 SP 를 수신한다. 위상 시프터 (53) 는 위상차 양만큼 만 PCLK0 의 위상을 시프팅한다. 그 결과, PLL (54) 에 입력된 병렬 클록의 위상은 변하지 않는다. 바꿔 말하면, 병렬 클록 신호들 간의 스위칭 동작은 병렬 클록 신호들 간의 위상차 없이 달성될 수 있다. 따라서, 시스템이 스위칭되는 경우, 시스템 내의 신호들 간의 위상차에 의해 발생되는 지터는 사실상 저감될 수 있다.

따라서, 소정 데이터가 복수의 시스템의 직렬 데이터로부터 선택되고 송신되는 경우, 제 2 예시적 실시형태의 데이터 전송 디바이스는 송신 시스템의 송신 시의 시스템 스위칭 시에 발생되는 지터를 저감할 수 있다.

도 5 는 도 3 내에 도시된 클록 스위칭부 (CSU) 를 도시한다. CSU (50) 는 스위칭 시에 발생되는 지터가 저감되는 2 개의 시스템 내의 클록의 스위칭을 수행하기 위한 클록 스위칭 디바이스이다.

CSU (50) 는 3 개 이상의 시스템 내의 클록의 스위칭까지 쉽게 연장될 수 있다. 즉, 클록 스위칭은 하나의 클록 신호가 시스템 수와 동일한 복수의 클록 신호 중에서 선택되도록 변경될 수도 있다. 3 개 이상의 시스템 내의 클록의 스위칭까지 연장되는 CSU (50) 또는 클록 스위칭부는 복수의 시스템 내의 클록이 제 1 예시적 실시형태와 제 2 실시형태 내에 도시된 바와 같은 데이터 전송 디바이스와 다르게 스위칭되는 다양한 디바이스를 위해 사용될 수 있다.

예를 들어, 3 개의 시스템의 클록 신호 (PCLK1, PCLK2, PCLK3) 의 클록 스위칭의 경우를 기술한다. 이 경우, 위에서 기술한 2 개 시스템과 동일하게 오직 하나의 클록 신호 (예를 들어, PCLK1) 는 클록 스위치에 의해 PCLK_A 로서 선택된다. 다른 2 개의 클록 신호 (PCLK2, PCLK3) 는 위상 비교기로 입력된다. 위상 비교기는 2 개의 위상차, PCLK1 과 PCLK2 간의 위상차 및 PCLK1 과 PCLK3 간의 위상차를 검출한다. 클록 스위치는 PCLK1 으로부터의 PCLK_A 를 PCLK2 로 스위칭하는 경우, 위상 시프트부 는 PCLK1 과 PCLK2 간의 위상차에 따라 PCLK2 의 위상을 시프팅한다. 따라서, PCLK_A 의 위상은 심지어 클록 스위칭 후에도 변하지 않는다. 부수적으로, 클록이 선택되는 조건은 적용에 기초하여 설정될 수도 있다.

본 발명은 특히 예시적 실시형태를 참조하여 도시하고 기술하였으나, 본 발명은 이들 실시형태에 제한되지 않는다. 당업자는 청구항에 의해 정의되는 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않는 형식과 세부 사항에서 다양한 변경을 본 발명에 행할 수도 있음을 이해한다.

또한, 발명자는 출원진행 중에 청구항이 변경되더라도 청구된 발명의 모든 동등물을 유지하는 것으로 의도한다.

도 1 은 본 발명의 제 1 예시적 실시형태의 데이터 전송 디바이스의 구성을 도시하는 블록도.

도 2 는 본 발명의 데이터 전송 디바이스의 필수 구성을 도시하는 블록도.

도 3 은 본 발명의 제 2 예시적 실시형태의 데이터 전송 디바이스의 구성을 도시하는 블록도.

도 4 는 본 발명의 제 2 예시적 실시형태의 클록 스위치의 예시적 구성을 도시하는 회로도.

도 5 는 본 발명의 예시적 실시형태의 클록 스위칭 회로의 구성을 도시하는 블록도.

도 6 은 종래 기술의 데이터 전송 디바이스의 구성을 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1, 2, 3: 데이터 전송 디바이스 10: 제 1 직렬-병렬 변환기

20: 제 2 직렬-병렬 변환기 30: 병렬-직렬 변환기

41: 제 1 데이터 메모리 42: 제 2 데이터 메모리

43: 제 1 기록 주소 발생기 44: 제 2 기록 주소 발생기

45: 판독 주소 발생기 46: 데이터 스위치

50: 클록 스위칭부 51: 클록 스위치

51A, 51B, 51C, 51D: 스위치 52: 위상 시프트부

53: 위상 시프터 54: 위상 동기 루프

55: 위상 비교기 56: 위상 시프트 제어기

60: 스위칭 제어기 110: 제 1 직렬-병렬 변환기

120: 제 2 직렬-병렬 변환기 130: 병렬-직렬 변환기

150: 클록 스위칭부 151: 클록 스위치

154: 위상 동기 루프

Claims

데이터 전송 디바이스로서,

제 1 시스템의 제 1 직렬 신호를 상기 제 1 시스템의 제 1 병렬 신호로 변환하고 상기 제 1 직렬 신호로부터 상기 제 1 시스템의 제 1 클록을 복원하는 제 1 직렬-병렬 변환 수단;

제 2 시스템의 제 2 직렬 신호를 상기 제 2 시스템의 제 2 병렬 신호로 변환하고 상기 제 2 직렬 신호로부터 상기 제 2 시스템의 제 2 클록을 복원하는 제 2 직렬-병렬 변환 수단;

선택 시스템을 지시하는 스위치 제어 신호에 따라, 선택 병렬 신호로서 상기 제 1 병렬 신호 및 상기 제 2 병렬 신호 중 하나를 선택하는 데이터 스위칭 수단;

상기 스위치 제어 신호에 따라, 선택 클록으로서 상기 제 1 클록과 상기 제 2 클록 중 하나를 선택하는 클록 스위칭 수단;

상기 선택 클록을 사용하여 상기 선택 병렬 신호를 직렬 출력 신호로 변환하는 병렬-직렬 변환 수단;

상기 클록 스위칭 수단에 의해 선택되지 않는 클록들 중 하나와 상기 선택 클록 간의 위상차를 출력하는 위상 비교 수단; 및

상기 스위치 제어 신호에 의해 지시되는 상기 선택 시스템이 변경되는 경우 시스템 변경 타이밍에서의 상기 위상차에 따라 상기 선택 클록의 위상을 시프팅하는 위상 시프팅 수단을 포함하는, 데이터 전송 디바이스.
제 1 항에 있어서,

상기 위상 시프팅 수단은 상기 직렬 출력 신호의 위상이 상기 시스템 변경 타이밍 전과 후에 변하지 않도록 상기 선택 클록의 위상을 시프팅하는, 데이터 전송 디바이스.
제 1 항에 있어서,

상기 위상 시프팅 수단은 상기 시스템 변경 타이밍 전의 상기 선택 클록과 상기 시스템 변경 타이밍 후의 상기 선택 클록 간의 위상차와 동일한 양만큼 상기 선택 클록의 위상을 시프팅하는, 데이터 전송 디바이스.
제 3 항에 있어서,

상기 위상 시프팅 수단은, 상기 클록 스위칭 수단이 상기 시스템 변경 타이밍 전에 상기 제 1 클록을 선택한 경우, 상기 제 1 클록과 상기 제 2 클록 간의 위상차와 동일한 양만큼 상기 제 2 클록의 위상을 시프팅하며,

상기 위상 시프팅 수단은, 상기 클록 스위칭 수단이 상기 시스템 변경 타이밍 전에 상기 제 2 클록을 선택한 경우, 상기 제 1 클록과 상기 제 2 클록 간의 상기 위상차와 동일한 양만큼 상기 제 1 클록의 위상을 시프팅하는, 데이터 전송 디바이스.
제 1 항에 있어서,

제 3 시스템의 제 3 직렬 신호를 상기 제 3 시스템의 제 3 병렬 신호로 변환하며 상기 제 3 직렬 신호로부터 상기 제 3 시스템의 제 3 클록을 복원하는 제 3 직렬-병렬 변환 수단을 더 포함하며,

상기 데이터 스위칭 수단은 상기 스위치 제어 신호에 따라 상기 제 1 병렬 신호, 상기 제 2 병렬 신호 및 상기 제 3 병렬 신호 중 하나를 선택하고,

상기 클록 스위칭 수단은 상기 스위치 제어 신호에 따라 상기 제 1 클록, 상기 제 2 클록 및 상기 제 3 클록 중 하나를 선택하며, 상기 제 1 클록, 상기 제 2 클록 및 상기 제 3 클록 중 선택된 하나의 클록을 출력하는, 데이터 전송 디바이스.
제 5 항에 있어서,

상기 위상 시프팅 수단은, 상기 시스템 변경 타이밍 후에 상기 제 3 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 3 클록 간의 위상차에 따라 상기 제 3 클록의 위상을 시프팅하며,

상기 위상 시프팅 수단은, 상기 시스템 변경 타이밍 후에 상기 제 2 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 2 클록 간의 위상차에 따라 상기 제 2 클록의 위상을 시프팅하고,

상기 위상 시프팅 수단은, 상기 시스템 변경 타이밍 후에 상기 제 1 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 1 클록 간의 위상차에 따라 상기 제 1 클록의 위상을 시프팅하는, 데이터 전송 디바이스.
클록 스위칭 회로로서,

선택 시스템을 지시하는 스위치 제어 신호에 따라, 선택 클록으로서 제 1 클록과 제 2 클록 중 하나를 선택하는 클록 스위칭 수단;

상기 클록 스위칭 수단에 의해 선택되지 않는 클록들 중 하나와 상기 선택 클록 간의 위상차를 출력하는 위상 비교 수단; 및

상기 스위치 제어 신호에 의해 지시되는 상기 선택 시스템이 변경되는 경우, 시스템 변경 타이밍에서의 상기 위상차에 따라 상기 선택 클록의 위상을 시프팅하는 위상 시프팅 수단을 포함하는, 클록 스위칭 회로.
제 7 항에 있어서,

상기 위상 시프팅 수단은 상기 선택 클록의 위상이 상기 시스템 변경 타이밍 전과 후에 변하지 않도록 상기 선택 클록의 위상을 시프팅하는, 클록 스위칭 회로.
제 7 항에 있어서,

상기 위상 시프팅 수단은 상기 시스템 변경 타이밍 전의 상기 선택 클록과 상기 시스템 변경 타이밍 후의 상기 선택 클록 간의 위상차와 동일한 양만큼 상기 선택 클록의 위상을 시프팅하는, 클록 스위칭 회로.
제 9 항에 있어서,

상기 위상 시프팅 수단은, 상기 클록 스위칭 수단이 상기 시스템 변경 타이밍 전에 상기 제 1 클록을 선택한 경우, 상기 제 1 클록과 상기 제 2 클록 간의 위상차와 동일한 양만큼 상기 제 2 클록의 위상을 시프팅하며,

상기 위상 시프팅 수단은, 상기 클록 스위칭 수단이 상기 시스템 변경 타이밍 전에 상기 제 2 클록을 선택한 경우, 상기 제 1 클록과 상기 제 2 클록 간의 위상차와 동일한 양만큼 상기 제 1 클록의 위상을 시프팅하는, 클록 스위칭 회로.
제 7 항에 있어서,

상기 클록 스위칭 수단은 상기 스위치 제어 신호에 따라 상기 제 1 클록, 상기 제 2 클록 및 제 3 클록 중 하나를 선택하고, 상기 제 1 클록, 상기 제 2 클록 및 상기 제 3 클록 중 선택된 하나의 클록을 출력하는, 클록 스위칭 회로.
제 11 항에 있어서,

상기 위상 시프팅 수단은, 상기 시스템 변경 타이밍 후에 상기 제 3 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 3 클록 간의 위상차에 따라 상기 제 3 클록의 위상을 시프팅하며,

상기 위상 시프팅 수단은, 상기 시스템 변경 타이밍 후에 상기 제 2 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 2 클록 간의 위상차에 따라 상기 제 2 클록의 위상을 시프팅하고,

상기 위상 시프팅 수단은, 상기 시스템 변경 타이밍 후에 상기 제 1 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 1 클록 간의 위상차에 따라 상기 제 1 클록의 위상을 시프팅하는, 클록 스위칭 회로.
클록 스위칭 방법으로서,

선택 시스템을 지시하는 스위치 제어 신호에 따라, 선택 클록으로서 제 1 클록과 제 2 클록 중 하나를 선택하는 단계;

선택되지 않는 클록들 중 하나와 상기 선택 클록 간의 위상차를 출력하는 단계; 및

상기 스위치 제어 신호에 의해 지시되는 상기 선택 시스템을 변경하는 경우 시스템 변경 타이밍에서의 상기 위상차에 따라 상기 선택 클록의 위상을 시프팅하는 단계를 포함하는, 클록 스위칭 방법.
제 13 항에 있어서,

상기 시프팅하는 단계는 출력된 선택 클록의 위상이 상기 시스템 타이밍 전과 후에 변하지 않도록 상기 선택 클록의 위상을 시프팅하는 것인, 클록 스위칭 방법.
제 13 항에 있어서,

상기 시프팅하는 단계는 상기 시스템 변경 타이밍 전의 상기 선택 클록과 상기 시스템 변경 타이밍 후의 상기 선택 클록 간의 위상차와 동일한 양만큼 상기 선택 클록의 위상을 시프팅하는 것인, 클록 스위칭 방법.
제 15 항에 있어서,

상기 시프팅하는 단계는, 상기 시스템 변경 타이밍 전에 상기 제 1 클록을 선택한 경우, 상기 제 1 클록과 상기 제 2 클록 간의 위상차와 동일한 양만큼 상기 제 2 클록의 위상을 시프팅하는 것이고,

상기 시프팅하는 단계는, 상기 시스템 변경 타이밍 전에 상기 제 2 클록을 선택한 경우, 상기 제 1 클록과 상기 제 2 클록 간의 상기 위상차와 동일한 양만큼 상기 제 1 클록의 위상을 시프팅하는 것인, 클록 스위칭 방법.
제 13 항에 있어서,

상기 선택하는 단계는 상기 스위치 제어 신호에 따라 상기 제 1 클록, 상기 제 2 클록 및 제 3 클록 중 하나를 선택하는 것이며, 상기 제 1 클록, 상기 제 2 클록 및 상기 제 3 클록 중 선택된 하나의 클록을 출력하는, 클록 스위칭 방법.
제 17 항에 있어서,

상기 시프팅하는 단계는, 상기 시스템 변경 타이밍 후에 상기 제 3 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 3 클록 간의 위상차에 따라 상기 제 3 클록의 위상을 시프팅하는 것이고,

상기 시프팅하는 단계는, 상기 시스템 변경 타이밍 후에 상기 제 2 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 2 클록 간의 위상차에 따라 상기 제 2 클록의 위상을 시프팅하는 것이며,

상기 시프팅하는 단계는, 상기 시스템 변경 타이밍 후에 상기 제 1 클록을 선택하는 경우, 상기 시스템 변경 타이밍 전의 상기 선택된 하나의 클록과 상기 제 1 클록 간의 위상차에 따라 상기 제 1 클록의 위상을 시프팅하는 것인, 클록 스위칭 방법.