JPH1022821A - 位相合わせによる系切替方式 - Google Patents
位相合わせによる系切替方式Info
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- JPH1022821A JPH1022821A JP8188289A JP18828996A JPH1022821A JP H1022821 A JPH1022821 A JP H1022821A JP 8188289 A JP8188289 A JP 8188289A JP 18828996 A JP18828996 A JP 18828996A JP H1022821 A JPH1022821 A JP H1022821A
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- phase
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
Abstract
(57)【要約】
【課題】上位装置と下位装置がそれぞれ２重化構成で、
上位からの信号が交絡をし、かつ上位装置かＡＣＴ側の
信号を下位装置が選択するシステムにおいて、上位装置
の系切替が発生し下位装置がデータの切替を行う時にデ
ータの飛びが無く切替を行う系切替回路の提供。 【解決手段】上位装置からのデータの先頭を知らせるた
めのパルスを下位装置がＡＣＴ側とＳＢＹ側の位相差を
ｎ倍（４倍以上）の周波数のクロックでカウントし、Ｓ
ＢＹ側のデータをＡＣＴ側のデータに位相をシフトレジ
スタで合わせ込むことで、データの飛び無しの切替を可
能とする。
上位からの信号が交絡をし、かつ上位装置かＡＣＴ側の
信号を下位装置が選択するシステムにおいて、上位装置
の系切替が発生し下位装置がデータの切替を行う時にデ
ータの飛びが無く切替を行う系切替回路の提供。 【解決手段】上位装置からのデータの先頭を知らせるた
めのパルスを下位装置がＡＣＴ側とＳＢＹ側の位相差を
ｎ倍（４倍以上）の周波数のクロックでカウントし、Ｓ
ＢＹ側のデータをＡＣＴ側のデータに位相をシフトレジ
スタで合わせ込むことで、データの飛び無しの切替を可
能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、系切替回路に関
し、特に、ＡＣＴ（アクティブ）とＳＢＹ（ホットスタ
ンバイ）による上位装置と下位装置を備え、上位からの
信号が交絡している構成とされ、上位装置のＡＣＴ側の
信号を、下位装置が選択するシステムの系切替回路に関
する。
し、特に、ＡＣＴ（アクティブ）とＳＢＹ（ホットスタ
ンバイ）による上位装置と下位装置を備え、上位からの
信号が交絡している構成とされ、上位装置のＡＣＴ側の
信号を、下位装置が選択するシステムの系切替回路に関
する。
【０００２】
【従来の技術】現用系と予備系の系切替回路として、例
えば特開平５−２４３８号公報には、クロックの系切替
時にクロックの連続性を保つことを可能とする回路とし
て、現用系のクロックに対する位相制御信号を固定と
し、かつ予備系のクロックに対する位相制御信号を位相
比較部から出力されるクロック位相差信号に応じて変化
させ、予備系のクロックの位相を常に現用系のクロック
の位相に合わせるようにした構成が提案されている。
えば特開平５−２４３８号公報には、クロックの系切替
時にクロックの連続性を保つことを可能とする回路とし
て、現用系のクロックに対する位相制御信号を固定と
し、かつ予備系のクロックに対する位相制御信号を位相
比較部から出力されるクロック位相差信号に応じて変化
させ、予備系のクロックの位相を常に現用系のクロック
の位相に合わせるようにした構成が提案されている。
【０００３】すなわち、図４を参照して、この従来の回
路においては、現用系と予備系のクロックを位相差の比
較を行う位相比較回路１０５は、０系及び１系入力クロ
ック１０１、１０２の立ち上がりエッジでフリップフロ
ップをセット及びリセットさせ、現用系及び予備系のク
ロックの位相差をパルス幅とするパルス信号を生成し、
このパルス信号を積分回路で時間積分することにより、
位相差に比例した電圧値に変換され、この電圧値をアナ
ログ・ディジタル（Ａ／Ｄ）変換部でパラレルデータの
クロック位相差信号１０６に変換して位相制御部１０７
に出力する。位相制御部１０７は現用系及び予備系に対
して設けられた位相調整用のプログラマブルディレイラ
イン（ＰＤＬ）１１０、１１１について、現用系クロッ
クのＰＤＬに対しては出力データを固定とし、予備系の
ＰＤＬに対してクロック位相差に応じて出力データを変
化させ、予備系のクロックを現用系のクロックの位相に
合わせる。セレクタ１１５は、位相調整後の０系、１系
クロック１１２、１１３を受信し、０系及び１系ＡＣＴ
信号１０３、１０４により受信した信号の一つを選択し
て出力する。位相調整後の０系、１系クロック１１２、
１１３は常に同位相に保たれているので、現用系、予備
系のクロックの切替時にクロックの連続性を保つことが
可能となる。
路においては、現用系と予備系のクロックを位相差の比
較を行う位相比較回路１０５は、０系及び１系入力クロ
ック１０１、１０２の立ち上がりエッジでフリップフロ
ップをセット及びリセットさせ、現用系及び予備系のク
ロックの位相差をパルス幅とするパルス信号を生成し、
このパルス信号を積分回路で時間積分することにより、
位相差に比例した電圧値に変換され、この電圧値をアナ
ログ・ディジタル（Ａ／Ｄ）変換部でパラレルデータの
クロック位相差信号１０６に変換して位相制御部１０７
に出力する。位相制御部１０７は現用系及び予備系に対
して設けられた位相調整用のプログラマブルディレイラ
イン（ＰＤＬ）１１０、１１１について、現用系クロッ
クのＰＤＬに対しては出力データを固定とし、予備系の
ＰＤＬに対してクロック位相差に応じて出力データを変
化させ、予備系のクロックを現用系のクロックの位相に
合わせる。セレクタ１１５は、位相調整後の０系、１系
クロック１１２、１１３を受信し、０系及び１系ＡＣＴ
信号１０３、１０４により受信した信号の一つを選択し
て出力する。位相調整後の０系、１系クロック１１２、
１１３は常に同位相に保たれているので、現用系、予備
系のクロックの切替時にクロックの連続性を保つことが
可能となる。
【０００４】
【発明が解決しようとする課題】上記した従来技術にお
いては、クロックの位相同期のみが発明の主題として記
載されており、シリアルデータとデータの先頭を表すパ
ルスも同時に送られてくるようなシステムの系切替方式
については何等記載されていない。
いては、クロックの位相同期のみが発明の主題として記
載されており、シリアルデータとデータの先頭を表すパ
ルスも同時に送られてくるようなシステムの系切替方式
については何等記載されていない。
【０００５】また、上記従来技術においてクロックの位
相差の比較は積分回路等を用いたアナログ方式とされて
おり、調整等が必要とされる他、ディジタル集積化等に
対応できない。
相差の比較は積分回路等を用いたアナログ方式とされて
おり、調整等が必要とされる他、ディジタル集積化等に
対応できない。
【０００６】従って、本発明は、上記事情に鑑みてなさ
れた上位装置と下位装置がそれぞれ２重化構成で、上位
からの信号が交絡をし、かつ上位装置かＡＣＴ側の信号
を下位装置が選択するシステムにおいて、上位装置の系
切替が発生し下位装置がデータの切替を行う時にデータ
の飛びが無く切替を行うことを可能とし、信頼性を向上
する系切替回路を提供することにある。また、本発明
は、回路・装置構成の簡易化を達成する系切替回路を提
供することを目的とする。
れた上位装置と下位装置がそれぞれ２重化構成で、上位
からの信号が交絡をし、かつ上位装置かＡＣＴ側の信号
を下位装置が選択するシステムにおいて、上位装置の系
切替が発生し下位装置がデータの切替を行う時にデータ
の飛びが無く切替を行うことを可能とし、信頼性を向上
する系切替回路を提供することにある。また、本発明
は、回路・装置構成の簡易化を達成する系切替回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の系切替回路は、アクティブ（「ＡＣＴ」と
いう）とホットスタンバイ（「ＳＢＹ」という）による
上位装置と下位装置を備え、上位からの信号が交絡して
いる構成で、しかも上位装置のＡＣＴ側の信号を、下位
装置が選択するシステムにおいて、下位装置が、前記上
位装置のクロックと同期したｎ倍（但しｎは４倍以上）
の周波数をもつクロックＣＬＫ１の発生源と、０系、１
系の上位装置のデータの先頭位置を知らせるそれぞれの
フレームパルス信号を上記のｎ倍のクロックで比較し、
ＳＢＹのみ位相差をカウントする位相比較部と、前記位
相比較部の比較結果をラッチするためのラッチタイミン
グ信号を生成し前記上位装置のＡＣＴ情報を監視して切
替信号を生成する状態監視手段と、前記位相比較部の比
較結果により、前記上位装置のＳＢＹ系からのデータと
クロックとパルスを、前記上位装置ＡＣＴ側に位相を合
わせるためのシフト手段と、を備え、前記上位装置の０
系と１系からの信号が位相ずれが発生していてもＳＢＹ
のデータをＡＣＴ側の位相に合わせることを特徴とす
る。
め、本発明の系切替回路は、アクティブ（「ＡＣＴ」と
いう）とホットスタンバイ（「ＳＢＹ」という）による
上位装置と下位装置を備え、上位からの信号が交絡して
いる構成で、しかも上位装置のＡＣＴ側の信号を、下位
装置が選択するシステムにおいて、下位装置が、前記上
位装置のクロックと同期したｎ倍（但しｎは４倍以上）
の周波数をもつクロックＣＬＫ１の発生源と、０系、１
系の上位装置のデータの先頭位置を知らせるそれぞれの
フレームパルス信号を上記のｎ倍のクロックで比較し、
ＳＢＹのみ位相差をカウントする位相比較部と、前記位
相比較部の比較結果をラッチするためのラッチタイミン
グ信号を生成し前記上位装置のＡＣＴ情報を監視して切
替信号を生成する状態監視手段と、前記位相比較部の比
較結果により、前記上位装置のＳＢＹ系からのデータと
クロックとパルスを、前記上位装置ＡＣＴ側に位相を合
わせるためのシフト手段と、を備え、前記上位装置の０
系と１系からの信号が位相ずれが発生していてもＳＢＹ
のデータをＡＣＴ側の位相に合わせることを特徴とす
る。
【０００８】
【発明の実施の形態】本発明の好ましい実施の形態、及
び具体例を例示した実施例を以下に順に説明する。本発
明は、その好ましい実施の形態において、アクティブ
（「ＡＣＴ」という）とホットスタンバイ（「ＳＢＹ」
という）による上位装置と下位装置を備え、上位からの
信号が交絡している構成で、しかも上位装置のＡＣＴ側
の信号を、下位装置が選択するシステムに適用され、下
位装置は、上位装置のクロックと同期したｎ倍（但しｎ
は４倍以上）の周波数をもつクロックＣＬＫ１の発生源
（図１参照）と、０系、１系の上位装置のデータの先頭
位置を知らせるそれぞれのパルス信号（図１のフレーム
パルス信号ＦＰ０、ＦＰ１）を上記のｎ倍のクロック
（図１のＣＬＫ１）で比較し、ＳＢＹ側の位相差をカウ
ントする位相比較部（図１の５）を備え、位相比較部
（図１の５）の比較結果は、上位装置からのＡＣＴ情報
（図１のＡＣＴ０、ＡＣＴ１）を入力して状態を監視す
る状態監視手段（図１の６）から出力されるラッチイミ
ング信号（図１のＬＡＣＴＨ１、ＬＡＣＴＨ２）にてラ
ッチ回路（図１のＤＦ７、ＤＦ８）にてラッチされる。
状態監視手段（図１の６）は上位装置のＡＣＴ情報を監
視して切替信号（図１のＳＥＬＡＣＴ）を生成する。ま
た、位相比較部（図１の５）の比較結果により、上位装
置のＳＢＹ系からのデータ及びフレームパルスを、上位
装置ＡＣＴ側に位相を合わせるためシフト手段（図１の
ＳＦＴ９、ＳＦＴ１０、及びＳＦＴ１、ＳＦＴ２）を備
えている。
び具体例を例示した実施例を以下に順に説明する。本発
明は、その好ましい実施の形態において、アクティブ
（「ＡＣＴ」という）とホットスタンバイ（「ＳＢＹ」
という）による上位装置と下位装置を備え、上位からの
信号が交絡している構成で、しかも上位装置のＡＣＴ側
の信号を、下位装置が選択するシステムに適用され、下
位装置は、上位装置のクロックと同期したｎ倍（但しｎ
は４倍以上）の周波数をもつクロックＣＬＫ１の発生源
（図１参照）と、０系、１系の上位装置のデータの先頭
位置を知らせるそれぞれのパルス信号（図１のフレーム
パルス信号ＦＰ０、ＦＰ１）を上記のｎ倍のクロック
（図１のＣＬＫ１）で比較し、ＳＢＹ側の位相差をカウ
ントする位相比較部（図１の５）を備え、位相比較部
（図１の５）の比較結果は、上位装置からのＡＣＴ情報
（図１のＡＣＴ０、ＡＣＴ１）を入力して状態を監視す
る状態監視手段（図１の６）から出力されるラッチイミ
ング信号（図１のＬＡＣＴＨ１、ＬＡＣＴＨ２）にてラ
ッチ回路（図１のＤＦ７、ＤＦ８）にてラッチされる。
状態監視手段（図１の６）は上位装置のＡＣＴ情報を監
視して切替信号（図１のＳＥＬＡＣＴ）を生成する。ま
た、位相比較部（図１の５）の比較結果により、上位装
置のＳＢＹ系からのデータ及びフレームパルスを、上位
装置ＡＣＴ側に位相を合わせるためシフト手段（図１の
ＳＦＴ９、ＳＦＴ１０、及びＳＦＴ１、ＳＦＴ２）を備
えている。
【０００９】本発明の実施の形態によれば、上位装置の
０系と１系のパルス（図１のフレームパルスＦＰ０、Ｆ
Ｐ１）の最大ずれ幅が、上位からのクロックに同期し、
かつ４倍の周波数を持つクロック（図１のＣＬＫ１）に
おいて、±Ｎクロックとすると、データ（ＤＡＴＡ）と
パルス（ＦＰ）をシフトするためのシフタ（図１のＳＦ
Ｔ１、ＳＦＴ２）の出力ビット幅を２Ｎビット分用意し
（図１参照）、下位装置のパワーオン後の初期値をＮと
する。
０系と１系のパルス（図１のフレームパルスＦＰ０、Ｆ
Ｐ１）の最大ずれ幅が、上位からのクロックに同期し、
かつ４倍の周波数を持つクロック（図１のＣＬＫ１）に
おいて、±Ｎクロックとすると、データ（ＤＡＴＡ）と
パルス（ＦＰ）をシフトするためのシフタ（図１のＳＦ
Ｔ１、ＳＦＴ２）の出力ビット幅を２Ｎビット分用意し
（図１参照）、下位装置のパワーオン後の初期値をＮと
する。
【００１０】そして、図２にタイミングチャートとして
示すように、クロックＣＬＫ１により、ホットスタンバ
イ（ＳＢＹ）側のフレームパルス（ＦＰ）とアクティブ
（ＡＣＴ）側のフレームパルス（ＦＰ）の位相差をカウ
ントし、このカウント値で、データのシフト幅を決定
し、ＳＢＹ側のデータのみをシフトさせる。
示すように、クロックＣＬＫ１により、ホットスタンバ
イ（ＳＢＹ）側のフレームパルス（ＦＰ）とアクティブ
（ＡＣＴ）側のフレームパルス（ＦＰ）の位相差をカウ
ントし、このカウント値で、データのシフト幅を決定
し、ＳＢＹ側のデータのみをシフトさせる。
【００１１】例えば４倍の周波数を持つクロック（ＣＬ
Ｋ１）においては、図３に示すように、ＬＤＡＴＡ０、
ＬＤＡＴＡ１には、±１クロック（ＣＬＫ１）幅で不定
の部分が発生するが、確定の部分で系を切り替えること
により、問題なく切り替えが可能となる。
Ｋ１）においては、図３に示すように、ＬＤＡＴＡ０、
ＬＤＡＴＡ１には、±１クロック（ＣＬＫ１）幅で不定
の部分が発生するが、確定の部分で系を切り替えること
により、問題なく切り替えが可能となる。
【００１２】
【実施例】上記した本発明の実施の形態をより詳細に説
明すべく、実施例を図面を参照して以下に説明する。図
１は、本発明の一実施例の構成を示す図である。
明すべく、実施例を図面を参照して以下に説明する。図
１は、本発明の一実施例の構成を示す図である。
【００１３】図１を参照すると、本実施例に係る系切替
回路は、上位からの先頭位置を示すパルスを、まず下位
装置で生成したクロックＣＬＫ１にて、上位装置の０系
及び１系からのパルスＦＰ０、ＦＰ１をそれぞれシフト
するシフタＳＦＴ１、ＳＦＴ２と、相差を選択制御信号
としてシフタＳＦＴ１、ＳＦＴ２からの出力を選択する
ためのセレクタＳＥＬ３、ＳＥＬ４と、上位装置の０
系、１系からのデータＤＡＴＡ０、ＤＡＴＡ１の信号
を、クロックＣＬＫ１でシフトするためのシフタＳＦＴ
９、ＳＦＴ１０と、シフタＳＦＴ９、ＳＦＴ１０の出力
を選択するためのセレクタＳＥＬ１１、ＳＥＬ１２と、
クロックＣＬＫ１にて、セレクタＳＥＬ３、ＳＥＬ４の
出力の位相差を、スタンバイ（ＳＢＹ）系のみカウント
する位相比較部５と、上位装置の０系、１系からのＡＣ
Ｔ０、ＡＣＴ１の状態から系切替信号ＳＥＬＡＣＴを生
成し、位相比較部５からの出力信号ＣＮＴ０、ＣＮＴ１
をラッチするための信号ＬＡＴＣＨを送出する状態監視
部６と、状態監視部６からのラッチ信号ＬＡＴＣＨによ
り位相比較器５からの出力ＣＮＴ０、ＣＮＴ１をラッチ
し、セレクタＳＥＬ３、ＳＥＬ１１、及びＳＥＬ４、Ｓ
ＥＬ１２に対して、選択信号ＬＣＮＴ０、及びＬＣＮＴ
１をそれぞれ送出するＤ型フリップフロップＤＦ７、Ｄ
Ｆ８と、セレクタＳＥＬ１１、ＳＥＬ１２からの出力信
号ＬＤＡＴＡ０、ＬＤＡＴＡ１を上位装置のＡＣＴ側状
態監視部６からの切替信号ＳＥＬＡＣＴにより選択する
ためのセレクタＳＥＬ１３と、セレクタＳＥＬ１３の出
力を、クロックＣＬＫ１を分周器２９で分周（ここでは
４分周）してなるＣＬＫ２の立ち下がりでラッチするＤ
型フリップフロップＤＦ１４と、を備えている。
回路は、上位からの先頭位置を示すパルスを、まず下位
装置で生成したクロックＣＬＫ１にて、上位装置の０系
及び１系からのパルスＦＰ０、ＦＰ１をそれぞれシフト
するシフタＳＦＴ１、ＳＦＴ２と、相差を選択制御信号
としてシフタＳＦＴ１、ＳＦＴ２からの出力を選択する
ためのセレクタＳＥＬ３、ＳＥＬ４と、上位装置の０
系、１系からのデータＤＡＴＡ０、ＤＡＴＡ１の信号
を、クロックＣＬＫ１でシフトするためのシフタＳＦＴ
９、ＳＦＴ１０と、シフタＳＦＴ９、ＳＦＴ１０の出力
を選択するためのセレクタＳＥＬ１１、ＳＥＬ１２と、
クロックＣＬＫ１にて、セレクタＳＥＬ３、ＳＥＬ４の
出力の位相差を、スタンバイ（ＳＢＹ）系のみカウント
する位相比較部５と、上位装置の０系、１系からのＡＣ
Ｔ０、ＡＣＴ１の状態から系切替信号ＳＥＬＡＣＴを生
成し、位相比較部５からの出力信号ＣＮＴ０、ＣＮＴ１
をラッチするための信号ＬＡＴＣＨを送出する状態監視
部６と、状態監視部６からのラッチ信号ＬＡＴＣＨによ
り位相比較器５からの出力ＣＮＴ０、ＣＮＴ１をラッチ
し、セレクタＳＥＬ３、ＳＥＬ１１、及びＳＥＬ４、Ｓ
ＥＬ１２に対して、選択信号ＬＣＮＴ０、及びＬＣＮＴ
１をそれぞれ送出するＤ型フリップフロップＤＦ７、Ｄ
Ｆ８と、セレクタＳＥＬ１１、ＳＥＬ１２からの出力信
号ＬＤＡＴＡ０、ＬＤＡＴＡ１を上位装置のＡＣＴ側状
態監視部６からの切替信号ＳＥＬＡＣＴにより選択する
ためのセレクタＳＥＬ１３と、セレクタＳＥＬ１３の出
力を、クロックＣＬＫ１を分周器２９で分周（ここでは
４分周）してなるＣＬＫ２の立ち下がりでラッチするＤ
型フリップフロップＤＦ１４と、を備えている。
【００１４】次に、本実施例について、図１、図２、図
３を参照して詳細に説明する。図２は、位相比較部５の
動作を説明するためのタイミングチャートであり、図３
は、図１においてクロックＣＬＫが４倍時の系切替回路
の動作を説明するためのタイミングチャートである。
３を参照して詳細に説明する。図２は、位相比較部５の
動作を説明するためのタイミングチャートであり、図３
は、図１においてクロックＣＬＫが４倍時の系切替回路
の動作を説明するためのタイミングチャートである。
【００１５】ここで、上位装置の０系がアクティブ（Ａ
ＣＴ）、１系がホットスタンバイ（ＳＢＹ）状態である
ものとする。
ＣＴ）、１系がホットスタンバイ（ＳＢＹ）状態である
ものとする。
【００１６】この時、上位装置０系からのデータ先頭位
置信号であるフレームパルスＦＰ０に対し、上位装置１
系からのデータ先頭位置信号であるフレームパルスＦＰ
１が例えば図２に示すように、クロックＣＬＫ１を基準
として５クロックずれている場合、位相比較部５は、こ
の位相のずれ分（＝５）をカウントし、ＡＣＴ側のＣＮ
Ｔ０は初期値のまま「Ｎ」とし、一方、ＳＢＹ側のカウ
ント値ＣＮＴ１には、その初期値「Ｎ」に対して、５ク
ロック計数分の「５」を加算する。
置信号であるフレームパルスＦＰ０に対し、上位装置１
系からのデータ先頭位置信号であるフレームパルスＦＰ
１が例えば図２に示すように、クロックＣＬＫ１を基準
として５クロックずれている場合、位相比較部５は、こ
の位相のずれ分（＝５）をカウントし、ＡＣＴ側のＣＮ
Ｔ０は初期値のまま「Ｎ」とし、一方、ＳＢＹ側のカウ
ント値ＣＮＴ１には、その初期値「Ｎ」に対して、５ク
ロック計数分の「５」を加算する。
【００１７】次に、状態監視部６が、Ｄ型フリップフロ
ップＤＦ７、ＤＦ８に対してラッチ信号ＬＡＴＣＨを出
力する。Ｄ型フリップフロップＤＦ７、ＤＦ８は、この
ＬＡＴＣＨ信号で、位相比較部５の出力値（ＣＮＴ０、
ＣＮＴ１）をそれぞれラッチし、ラッチ出力ＬＣＮＴ
０、ＬＣＮＴ１を、セレクタＳＥＬ３、ＳＥＬ１１、及
びＳＥＬ４、ＳＥＬ１２にそれぞれ送出する。
ップＤＦ７、ＤＦ８に対してラッチ信号ＬＡＴＣＨを出
力する。Ｄ型フリップフロップＤＦ７、ＤＦ８は、この
ＬＡＴＣＨ信号で、位相比較部５の出力値（ＣＮＴ０、
ＣＮＴ１）をそれぞれラッチし、ラッチ出力ＬＣＮＴ
０、ＬＣＮＴ１を、セレクタＳＥＬ３、ＳＥＬ１１、及
びＳＥＬ４、ＳＥＬ１２にそれぞれ送出する。
【００１８】シフタＳＦＴ２、ＳＦＴ１０のシフト出力
を選択信号ＬＣＮＴ１により選択するセレクタＳＥＬ
４、ＳＥＬ１２は、この信号ＬＣＮＴ１により、＋５シ
フトした、１系のパルスＦＰ１と、データＤＡＴＡ１
を、それぞれ位相比較部１５、セレクタＳＥＬ１３に送
出する。
を選択信号ＬＣＮＴ１により選択するセレクタＳＥＬ
４、ＳＥＬ１２は、この信号ＬＣＮＴ１により、＋５シ
フトした、１系のパルスＦＰ１と、データＤＡＴＡ１
を、それぞれ位相比較部１５、セレクタＳＥＬ１３に送
出する。
【００１９】セレクタＳＥＬ１１とセレクタＳＥＬ１２
の出力ＬＤＡＴＡ０、ＬＤＡＴＡ１がそれぞれクロック
ＣＬＫ１に対して、±１クロックずれる場合があるが、
クロックＣＬＫ１が、上位装置のクロックの４倍の場
合、図３に示すように、上位装置の系切替が発生し、選
択ルートに切替が発生しても、分周クロックＣＬＫ２の
立ち下がりでデータＤＡＴＡを切り替えることにより、
データ化けが発生せず、切替が完了できる。すなわち、
図３に示すように、状態監視部６の出力ＳＥＬＡＣＴが
ＬｏｗからＨｉｇｈに遷移しセレクタＳＥＬ１３の切替
時、セレクタＳＥＬ１１とセレクタＳＥＬ１２の出力Ｌ
ＤＡＴＡ０、ＬＤＡＴＡ１は不定とされているが、セレ
クタＳＥＬ１３の出力はＤ型フリップフロップＤＦ１４
にてクロックＣＬＫ２の立ち下がりでラッチされデータ
は確定し、切替時にデータ化けは発生しない。
の出力ＬＤＡＴＡ０、ＬＤＡＴＡ１がそれぞれクロック
ＣＬＫ１に対して、±１クロックずれる場合があるが、
クロックＣＬＫ１が、上位装置のクロックの４倍の場
合、図３に示すように、上位装置の系切替が発生し、選
択ルートに切替が発生しても、分周クロックＣＬＫ２の
立ち下がりでデータＤＡＴＡを切り替えることにより、
データ化けが発生せず、切替が完了できる。すなわち、
図３に示すように、状態監視部６の出力ＳＥＬＡＣＴが
ＬｏｗからＨｉｇｈに遷移しセレクタＳＥＬ１３の切替
時、セレクタＳＥＬ１１とセレクタＳＥＬ１２の出力Ｌ
ＤＡＴＡ０、ＬＤＡＴＡ１は不定とされているが、セレ
クタＳＥＬ１３の出力はＤ型フリップフロップＤＦ１４
にてクロックＣＬＫ２の立ち下がりでラッチされデータ
は確定し、切替時にデータ化けは発生しない。
【００２０】そして、系の切替の後も、０系はＤ型フリ
ップフロップＤＦ７で「Ｎ」をラッチ、１系はＤ型フリ
ップフロップＤＦ８で「Ｎ＋５」をラッチしているた
め、０系のＤＡＴＡ０と、１系のＤＡＴＡ１とは互いに
位相が合っているため、再度、切替が発生しても問題は
無い。
ップフロップＤＦ７で「Ｎ」をラッチ、１系はＤ型フリ
ップフロップＤＦ８で「Ｎ＋５」をラッチしているた
め、０系のＤＡＴＡ０と、１系のＤＡＴＡ１とは互いに
位相が合っているため、再度、切替が発生しても問題は
無い。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
上位装置２系統からのシリアルデータの位相がずれてい
る場合に、シリアル／パラレル変換回路、エラスティッ
クバッファ、アナログ回路等を用いることなく、シフタ
のみで系切替を可能としたことにより、装置規模の縮小
を達成すると共に、調整等が不要とされ集積ディジタル
回路に好適とされる。
上位装置２系統からのシリアルデータの位相がずれてい
る場合に、シリアル／パラレル変換回路、エラスティッ
クバッファ、アナログ回路等を用いることなく、シフタ
のみで系切替を可能としたことにより、装置規模の縮小
を達成すると共に、調整等が不要とされ集積ディジタル
回路に好適とされる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の位相比較部を示すタイムチ
ャートである。
ャートである。
【図３】本発明の一実施例（ＣＬＫ１が４倍の場合）の
系切替の詳細を示すタイムチャートである。
系切替の詳細を示すタイムチャートである。
【図４】従来の技術を示す図面である。
１ 上位装置０系からのデータ先頭位置信号（フレーム
パルス） ２ 上位装置１系からのデータ先頭位置信号（フレーム
パルス） ３ 上位装置０系からのＡＣＴ信号 ４ 上位装置１系からのＡＣＴ信号 ５ 上位装置０系からのＤＡＴＡ信号 ６ 上位装置１系からのＤＡＴＡ信号 ７ 下位装置内部のクロック（ＤＡＴＡの４倍） ８ シフトレジスタ ９ シフトレジスタ １０ 上位装置状態監視部 １１ セレクタ １２ セレクタ １３ シフトレジスタ １４ シフトレジスタ １５ 位相比較部 １６ セレクタ １７ セレクタ １８ ラッチ信号 １９ ＡＣＴセレクト信号 ２０ ０系位相比較値信号 ２１ １系位相比較値信号 ２２ Ｄ−フリップフロップ ２３ Ｄ−フリップフロップ ２４ ０系位相比較値ラッチ信号 ２５ １系位相比較値ラッチ信号 ２６ クロック（ＣＬＫ１の１／４Ｈｚ） ２７ セレクタ ２８ Ｄ−フリップフロップ ２９ 分周器 ３０ ０系のラッチデータ ３１ １系のラッチデータ
パルス） ２ 上位装置１系からのデータ先頭位置信号（フレーム
パルス） ３ 上位装置０系からのＡＣＴ信号 ４ 上位装置１系からのＡＣＴ信号 ５ 上位装置０系からのＤＡＴＡ信号 ６ 上位装置１系からのＤＡＴＡ信号 ７ 下位装置内部のクロック（ＤＡＴＡの４倍） ８ シフトレジスタ ９ シフトレジスタ １０ 上位装置状態監視部 １１ セレクタ １２ セレクタ １３ シフトレジスタ １４ シフトレジスタ １５ 位相比較部 １６ セレクタ １７ セレクタ １８ ラッチ信号 １９ ＡＣＴセレクト信号 ２０ ０系位相比較値信号 ２１ １系位相比較値信号 ２２ Ｄ−フリップフロップ ２３ Ｄ−フリップフロップ ２４ ０系位相比較値ラッチ信号 ２５ １系位相比較値ラッチ信号 ２６ クロック（ＣＬＫ１の１／４Ｈｚ） ２７ セレクタ ２８ Ｄ−フリップフロップ ２９ 分周器 ３０ ０系のラッチデータ ３１ １系のラッチデータ
Claims (3)
- 【請求項１】アクティブ（「ＡＣＴ」という）とホット
スタンバイ（「ＳＢＹ」という）による上位装置と下位
装置を備え、上位からの信号が交絡している構成で、し
かも上位装置のＡＣＴ側の信号を、下位装置が選択する
システムにおいて、 前記下位装置が、前記上位装置のクロックと同期し該ク
ロックの所定倍（＝ｎ倍）の周波数をもつクロックを出
力するクロック源と、 ０系、１系の上位装置のデータの先頭位置を知らせるそ
れぞれのパルス信号を前記ｎ倍のクロックにて比較しＳ
ＢＹのみ位相差をカウントする位相比較手段と、 前記位相比較手段の比較結果をラッチするためのラッチ
信号を生成し、前記上位装置のＡＣＴ情報を監視して切
替信号を生成する状態監視手段と、 前記位相比較手段の比較結果により、前記上位装置のＳ
ＢＹ系からのデータとパルスを、前記上位装置ＡＣＴ側
に位相を合わせるためのシフト手段と、 を備え、 前記上位装置の０系と１系からの信号が位相ずれが発生
していてもＳＢＹのデータをＡＣＴ側の位相に合わせる
ことを特徴とする系切替回路。 - 【請求項２】前記下位装置のクロック源が、前記上位装
置のクロックと同期した４倍以上の周波数をもつクロッ
クを発生する、ことを特徴とする系切替回路。 - 【請求項３】上位装置からの０系と１系のフレームパル
ス信号の位相差を前記上位装置のクロックの所定倍の周
波数のクロックを基に計数して位相差信号として出力す
る位相比較手段と、 前記位相比較手段からの位相差信号に基づき前記上位装
置のＳＢＹ側のフレームパルス及びデータをシフトして
それぞれＡＣＴ側に位相合わせする手段と、 を備え、 ０系及び１系のうち系切替信号で選択されたデータ信号
が前記所定倍のクロック信号を分周したクロックでラッ
チ出力されることを特徴とする系切替回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188289A JPH1022821A (ja) | 1996-06-28 | 1996-06-28 | 位相合わせによる系切替方式 |
| CN97112590A CN1170898A (zh) | 1996-06-28 | 1997-06-27 | 基于相位匹配的系统切换电路 |
| US08/884,129 US5903620A (en) | 1996-06-28 | 1997-06-27 | System switching circuit based on phase matching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188289A JPH1022821A (ja) | 1996-06-28 | 1996-06-28 | 位相合わせによる系切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022821A true JPH1022821A (ja) | 1998-01-23 |
Family
ID=16221033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8188289A Pending JPH1022821A (ja) | 1996-06-28 | 1996-06-28 | 位相合わせによる系切替方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5903620A (ja) |
| JP (1) | JPH1022821A (ja) |
| CN (1) | CN1170898A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6209051B1 (en) * | 1998-05-14 | 2001-03-27 | Motorola, Inc. | Method for switching between multiple system hosts |
| US7221687B2 (en) * | 2002-05-17 | 2007-05-22 | Bay Microsystems, Inc. | Reference timing architecture |
| CN1311317C (zh) * | 2002-09-20 | 2007-04-18 | 松下电器产业株式会社 | 相位检测装置、度盘式检测装置及相位检测方法 |
| CN100385255C (zh) * | 2004-06-30 | 2008-04-30 | 上海神开科技工程有限公司 | 双机热备份的双采集机系统及其双采集方法 |
| CN100428647C (zh) * | 2005-05-27 | 2008-10-22 | 华为技术有限公司 | 一种使通讯系统的主备用时钟保持一致的方法 |
| JP4359786B2 (ja) * | 2007-03-22 | 2009-11-04 | 日本電気株式会社 | データ伝送装置及びクロック切替回路 |
| CN102318192B (zh) * | 2009-02-26 | 2013-11-20 | 松下电器产业株式会社 | 相位调整电路 |
| US9613665B2 (en) * | 2014-03-06 | 2017-04-04 | Mediatek Inc. | Method for performing memory interface control of an electronic device, and associated apparatus |
Family Cites Families (3)
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|---|---|---|---|---|
| JPH052438A (ja) * | 1991-06-25 | 1993-01-08 | Nec Corp | クロツク系切替回路 |
| US5682112A (en) * | 1994-05-18 | 1997-10-28 | Nec Corporation | Phase locked loop control apparatus |
| KR0177731B1 (ko) * | 1994-09-15 | 1999-05-15 | 정장호 | 망동기용 디지탈 위상동기루프 제어방법 |
-
1996
- 1996-06-28 JP JP8188289A patent/JPH1022821A/ja active Pending
-
1997
- 1997-06-27 US US08/884,129 patent/US5903620A/en not_active Expired - Fee Related
- 1997-06-27 CN CN97112590A patent/CN1170898A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1170898A (zh) | 1998-01-21 |
| US5903620A (en) | 1999-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |