JP2005124037A - データ伝送システム及びデータ伝送装置 - Google Patents
データ伝送システム及びデータ伝送装置 Download PDFInfo
- Publication number
- JP2005124037A JP2005124037A JP2003359051A JP2003359051A JP2005124037A JP 2005124037 A JP2005124037 A JP 2005124037A JP 2003359051 A JP2003359051 A JP 2003359051A JP 2003359051 A JP2003359051 A JP 2003359051A JP 2005124037 A JP2005124037 A JP 2005124037A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- data transmission
- signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/26—Systems using multi-frequency codes
- H04L27/2601—Multicarrier modulation systems
- H04L27/2647—Arrangements specific to the receiver only
- H04L27/2655—Synchronisation arrangements
- H04L27/2657—Carrier synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/26—Systems using multi-frequency codes
- H04L27/2601—Multicarrier modulation systems
- H04L27/2647—Arrangements specific to the receiver only
- H04L27/2655—Synchronisation arrangements
- H04L27/2668—Details of algorithms
- H04L27/2673—Details of algorithms characterised by synchronisation parameters
- H04L27/2675—Pilot or known symbols
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
【解決手段】 伝送手段100内のデータ送出用Dフリップフロップは、クロック中継手段102から、データを送り出すためのクロック供給を受ける。伝送手段200には、データ受取用Dフリップフロップとクロック供給手段202、クロックを分周するn分周手段203、クロック中継手段102を経たクロックを受けてメタステーブルを除去するメタステーブル回避手段204を設ける。そして、メタステーブル回避手段204と計数(m進カウント)手段206の各出力の位相を比較する位相比較手段207と、位相比較結果に応じてクロック供給手段202からのクロックに係るエッジ削除量を制御するクロックエッジ削除手段205を設けるとともに、該削除手段を経たクロック信号を計数手段206で計数してデータ受取用Dフリップフロップに供給する。
【選択図】 図1
Description
・第一のクロック信号に基く位相参照用信号と計数手段の出力信号との間で位相を比較した結果に応じて、第二のクロック信号のパルス数を制御して、計数手段の出力信号の位相補正により該出力信号と上記位相参照用信号との同相関係を維持するクロックずれ補償手段を、第二の伝送手段が備えていること。
・同一又は同種の異なる回路又は装置間でデータ伝送を行う構成形態(例えば、一方の伝送装置から他方の伝送装置にデータを送信する場合等)
・異なる回路又は装置間でデータ伝送を行う構成形態(例えば、目的の異なる複数の装置を通信路で接続したシステムにおいて、ある装置から別の装置にデータを送信する形態等)。
(II)各伝送手段にそれぞれ設けられるクロック供給手段によって、第一及び第二のクロック信号を生成する場合に、両クロック信号の周波数比を所定値に規定する形態。
・第一の伝送手段100が、第二の伝送手段200の送信手段208から送信されるデータをCLK1に同期して受信する受信手段103を備えていること。
・受信データを切り換えて各保持手段201、213にそれぞれ供給する第一の切換手段209と、各保持手段201、213の出力信号を切り換えて変換手段212に供給する第二の切換手段210を備えていること。
従来の構成では回路規模の増大等が不可避とされたが、本発明を適用することによって、高精度のアナログ回路や高速回路、複雑な制御回路、規模の大きなメモリ等を一切必要とせずに、これまでと同等以上の機能を実現できる。しかも、その性能は極めて高く、PLLを使用した回路では得る事のできない高速なリスタートからの立ち上がりを期待できる。例えば、PLLを使用した回路では、数百μs(マイクロ秒)程度のロック時間を要するのに対して、本発明を適用した完全デジタルの回路構成の場合には、図1においてn分周されることでデータ伝送レートを規定する原信号CLK2(例えば、数十メガヘルツ)で数クロックを要するのみであり、圧倒的に高速なロック性能を得ることが可能である。例えば、CLK2の周波数を100MHzとし、m=32、n=33とした場合、最悪時間で2.6μs程度となる。
同一LSIの内部又は複数のLSIにおいて、周波数スリップが発生するクロック源を用いてデータ伝送を行う場合、多数のPLL回路を使用することは現実的でない。何故なら、PLLではアナログ回路を必要とし、LSI内部における占有面積が非常に大きいからである。そこで、前記DPAが提案されたが、本発明によれば、更に規模を小さくすることができるため、より広範囲な適用が可能である。例えば、図1において、各伝送手段100、200が同じLSIの内部回路であって、各々の電源電圧が異なるものとした場合に、同一の製造プロセスを使用しても、一般にその遅延時間については電圧及び製造プロセスのばらつきによって、数十ns(ナノ秒)程度異なることが知られている。本発明による伝送方式ではその回路規模の小ささから、こういった遅延時間のばらつきを補正する目的に最適である。その理由は、LSI内部には同様の補正を必要とする部分が多数存在し、それぞれに個別の独立した制御を必要とするためである。即ち、これらにDPAを適用する場合には、本発明を採用する場合に比較して、規模の増大が避けられず、最終的にLSIのコスト面で不利益を齎す。同様に、その回路規模の大きさからDPAの採用は消費電力の低減の面でも不利となる。
本発明による伝送方式では、実動作中に信号の位相関係を観測し、その結果を用いて制御を行うことができるので、環境変化への対応に有効である。
Claims (17)
- 第一の伝送手段が第一のクロック信号に同期してデータを送信するとともに、第二の伝送手段が、上記第一のクロック信号よりも高い周波数をもった第二のクロック信号に基づく計数手段の出力信号に同期して第一の伝送手段からのデータを受信するデータ伝送システムであって、
上記第一のクロック信号に基く位相参照用信号と上記計数手段の出力信号との間で位相を比較した結果に応じて、第二のクロック信号のパルス数を制御して、上記計数手段の出力信号の位相補正により該出力信号と上記位相参照用信号との同相関係を維持するクロックずれ補償手段を、上記第二の伝送手段が備えている
ことを特徴とするデータ伝送システム。 - 請求項1に記載したデータ伝送システムにおいて、
上記クロックずれ補償手段が、
上記位相参照用信号と上記計数手段の出力信号との間の位相を比較する位相比較手段と、
上記位相比較手段からの信号に応じて、上記第二のクロック信号のパルス数を制限して上記計数手段に送出するクロックエッジ削除手段とを備えている
ことを特徴とするデータ伝送システム。 - 請求項1に記載したデータ伝送システムにおいて、
上記第二の伝送手段が、上記第二のクロック信号を出力するクロック供給手段を有しており、
上記第二のクロック信号の分周信号を上記第一の伝送手段に送信するとともに、該第一の伝送手段で中継された分周信号が上記第一のクロック信号として用いられ、上記位相参照用信号として第二の伝送手段に送出される
ことを特徴とするデータ伝送システム。 - 請求項1に記載したデータ伝送システムにおいて、
上記第一のクロック信号と上記第二のクロック信号との周波数比が「1:n」とされ、上記計数手段がm進カウント手段であって、m値がn未満の値に規定されている
ことを特徴とするデータ伝送システム。 - 請求項3に記載したデータ伝送システムにおいて、
上記第二の伝送手段が、上記第二のクロック信号の周波数をn分の1に分周するn分周手段を備えており、上記計数手段がm進カウント手段であって、m値がn未満の値に規定されている
ことを特徴とするデータ伝送システム。 - 請求項1に記載したデータ伝送システムにおいて、
上記第二の伝送手段が、上記計数手段の出力信号に同期してデータを送信する送信手段を備えており、
上記第一の伝送手段が、上記第二の伝送手段から送信されるデータを上記第一のクロック信号に同期して受信する受信手段を備えている
ことを特徴とするデータ伝送システム。 - 請求項1に記載したデータ伝送システムにおいて、
上記第二の伝送手段が、パラレルデータからシリアルデータへの変換手段と、受信データを一時的に保持する複数の保持手段を有しており、
受信データを選択的に上記保持手段に供給するとともに、該受信データが入力される保持手段以外の保持手段の出力信号を上記変換手段に供給する
ことを特徴とするデータ伝送システム。 - 請求項1に記載したデータ伝送システムにおいて、
上記第一の伝送手段が上記第一のクロック信号を出力する第一のクロック供給手段を有しており、上記第二の伝送手段が上記第二のクロック信号を出力する第二のクロック供給手段を備えている
ことを特徴とするデータ伝送システム。 - 請求項8に記載したデータ伝送システムにおいて、
上記クロックずれ補償手段による位相補正に関して、上記第一のクロック信号と上記第二のクロック信号との間の平均スリップ量に対し、1回の位相比較に基く補正量が該平均スリップ量以上である
ことを特徴とするデータ伝送システム。 - 第一のクロック信号に同期して送信されてくるデータを、該第一のクロック信号よりも高い周波数をもった第二のクロック信号に基づく計数手段の出力信号に同期して受信するように構成されたデータ伝送装置であって、
上記第一のクロック信号に基く位相参照用信号を受け取り、該信号と上記計数手段の出力信号との間で位相を比較した結果に応じて、第二のクロック信号のパルス数を制御して、上記計数手段の出力信号の位相補正により該出力信号と上記位相参照用信号との同相関係を維持するクロックずれ補償手段を備えている
ことを特徴とするデータ伝送装置。 - 請求項10に記載したデータ伝送装置において、
上記クロックずれ補償手段が、
上記位相参照用信号と上記計数手段の出力信号との間の位相を比較する位相比較手段と、
上記位相比較手段からの信号に応じて、上記第二のクロック信号のパルス数を制限して上記計数手段に送出するクロックエッジ削除手段とを備えている
ことを特徴とするデータ伝送装置。 - 請求項10に記載したデータ伝送装置において、
上記第二のクロック信号を出力するクロック供給手段を有し、上記第二のクロック信号の分周信号を他の伝送装置に送信することにより上記第一のクロック信号として用いるようにした
ことを特徴とするデータ伝送装置。 - 請求項10に記載したデータ伝送装置において、
上記第一のクロック信号と上記第二のクロック信号との周波数比が「1:n」とされ、上記計数手段がm進カウント手段であって、m値がn未満の値に規定されている
ことを特徴とするデータ伝送装置。 - 請求項12に記載したデータ伝送装置において、
上記第二のクロック信号の周波数をn分の1に分周するn分周手段を備えており、上記計数手段がm進カウント手段であって、m値がn未満の値に規定されている
ことを特徴とするデータ伝送装置。 - 請求項10に記載したデータ伝送装置において、
上記計数手段の出力信号に同期してデータを送信する送信手段を備えている
ことを特徴とするデータ伝送装置。 - 請求項10に記載したデータ伝送装置において、
パラレルデータからシリアルデータへの変換手段と、受信データを一時的に保持する複数の保持手段を有しており、
受信データを選択的に上記保持手段に供給するとともに、該受信データが入力される保持手段以外の保持手段の出力信号を上記変換手段に供給する
ことを特徴とするデータ伝送装置。 - 請求項10に記載したデータ伝送装置において、
上記クロックずれ補償手段による位相補正に関して、上記第一のクロック信号と上記第二のクロック信号との間の平均スリップ量に対し、1回の位相比較に基く補正量が該平均スリップ量以上である
ことを特徴とするデータ伝送装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003359051A JP3870942B2 (ja) | 2003-10-20 | 2003-10-20 | データ伝送システム及びデータ伝送装置 |
US10/967,406 US20050111572A1 (en) | 2003-10-20 | 2004-10-18 | Data transmission system and data transmission apparatus |
EP04256404A EP1526675A3 (en) | 2003-10-20 | 2004-10-18 | Data transmission system and data transmission apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003359051A JP3870942B2 (ja) | 2003-10-20 | 2003-10-20 | データ伝送システム及びデータ伝送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005124037A true JP2005124037A (ja) | 2005-05-12 |
JP3870942B2 JP3870942B2 (ja) | 2007-01-24 |
Family
ID=34386455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003359051A Expired - Fee Related JP3870942B2 (ja) | 2003-10-20 | 2003-10-20 | データ伝送システム及びデータ伝送装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20050111572A1 (ja) |
EP (1) | EP1526675A3 (ja) |
JP (1) | JP3870942B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007113945A1 (ja) * | 2006-04-05 | 2007-10-11 | Panasonic Corporation | リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末 |
JP2008099228A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | シリアルデータ通信システムおよび画像形成装置 |
KR100930402B1 (ko) * | 2007-10-09 | 2009-12-08 | 주식회사 하이닉스반도체 | 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로 |
JP2011188187A (ja) * | 2010-03-08 | 2011-09-22 | Oki Semiconductor Co Ltd | データ伝送回路 |
JP2012023571A (ja) * | 2010-07-14 | 2012-02-02 | Ricoh Co Ltd | 通信ユニット、通信システムおよび通信ユニットの制御方法 |
JP2015211385A (ja) * | 2014-04-28 | 2015-11-24 | 株式会社ソシオネクスト | 回路及びその制御方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7581131B1 (en) * | 2005-05-09 | 2009-08-25 | National Semiconductor Corporation | Method and system for balancing clock trees in a multi-voltage synchronous digital environment |
GB2450564B (en) * | 2007-06-29 | 2011-03-02 | Imagination Tech Ltd | Clock frequency adjustment for semi-conductor devices |
US8116415B2 (en) * | 2007-10-02 | 2012-02-14 | Panasonic Corporation | Semiconductor integrated circuit, communication apparatus, information playback apparatus, image display apparatus, electronic apparatus, electronic control apparatus and mobile apparatus |
DE102010034068A1 (de) * | 2010-08-12 | 2012-02-16 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren und Vorrichtung zum Verhindern von Signalflankenverlusten |
TWI551057B (zh) * | 2013-12-30 | 2016-09-21 | 慧榮科技股份有限公司 | 相位偵測器 |
KR102471531B1 (ko) * | 2017-12-21 | 2022-11-28 | 에스케이하이닉스 주식회사 | 저속 동작 환경에서 고속 테스트를 수행할 수 있는 반도체 장치 및 시스템 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0379279A3 (en) * | 1989-01-17 | 1991-09-11 | Marconi Instruments Limited | Data transmission synchroniser |
US5870591A (en) * | 1995-08-11 | 1999-02-09 | Fujitsu Limited | A/D with digital PLL |
FR2763196B1 (fr) * | 1997-05-07 | 1999-07-30 | Thomson Csf | Synthetiseur de frequence coherent a boucle de phase et pas fractionnaires |
JPH11274917A (ja) * | 1998-03-19 | 1999-10-08 | Nec Corp | 分周器 |
CN100409175C (zh) * | 2001-03-15 | 2008-08-06 | 罗伯特-博希股份公司 | 在具有至少一个用户的总线系统中形成时钟脉冲的方法和装置,总线系统和用户 |
US7197096B2 (en) * | 2001-06-08 | 2007-03-27 | Broadcom Corporation | Compensation of reference frequency drift in system requiring critical upstream timing |
DE10149512B4 (de) * | 2001-10-08 | 2006-08-03 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Synchronisation der Datenübertragung zwischen zwei Schaltungen |
-
2003
- 2003-10-20 JP JP2003359051A patent/JP3870942B2/ja not_active Expired - Fee Related
-
2004
- 2004-10-18 EP EP04256404A patent/EP1526675A3/en not_active Withdrawn
- 2004-10-18 US US10/967,406 patent/US20050111572A1/en not_active Abandoned
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007113945A1 (ja) * | 2006-04-05 | 2007-10-11 | Panasonic Corporation | リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末 |
JPWO2007113945A1 (ja) * | 2006-04-05 | 2009-08-13 | パナソニック株式会社 | リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末 |
JP4567087B2 (ja) * | 2006-04-05 | 2010-10-20 | パナソニック株式会社 | リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末 |
US7886085B2 (en) | 2006-04-05 | 2011-02-08 | Panasonic Corporation | Removable memory device, phase synchronizing method, phase synchronizing program, medium recording the same, and host terminal |
JP2008099228A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | シリアルデータ通信システムおよび画像形成装置 |
KR100930402B1 (ko) * | 2007-10-09 | 2009-12-08 | 주식회사 하이닉스반도체 | 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로 |
JP2011188187A (ja) * | 2010-03-08 | 2011-09-22 | Oki Semiconductor Co Ltd | データ伝送回路 |
JP2012023571A (ja) * | 2010-07-14 | 2012-02-02 | Ricoh Co Ltd | 通信ユニット、通信システムおよび通信ユニットの制御方法 |
JP2015211385A (ja) * | 2014-04-28 | 2015-11-24 | 株式会社ソシオネクスト | 回路及びその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3870942B2 (ja) | 2007-01-24 |
US20050111572A1 (en) | 2005-05-26 |
EP1526675A2 (en) | 2005-04-27 |
EP1526675A3 (en) | 2006-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100435612B1 (ko) | 클록 버니어 조정 | |
JP3870942B2 (ja) | データ伝送システム及びデータ伝送装置 | |
US6424688B1 (en) | Method to transfer data in a system with multiple clock domains using clock skipping techniques | |
US20060020843A1 (en) | Technique to create link determinism | |
US8817929B2 (en) | Transmission circuit and communication system | |
JPH08125647A (ja) | 精密タイミング回復用集積回路装置及び方法 | |
US20030108138A1 (en) | Phase-locked loop (PLL) circuit for selectively correcting clock skew in different modes | |
US20040193931A1 (en) | System and method for transferring data from a first clock domain to a second clock domain | |
US7490257B2 (en) | Clock distributor for use in semiconductor logics for generating clock signals when enabled and a method therefor | |
KR102653891B1 (ko) | 지연 클록 신호의 위상을 보간하기 위한 위상 보간기 및 이를 포함하고, 위상이 보간된 클록 신호를 이용하여 데이터 샘플링을 수행하는 장치 | |
JP2005159578A (ja) | 複数のデータ伝送路を持つシリアルデータ通信方式 | |
US6664859B1 (en) | State machine based phase-lock-loop for USB clock recovery | |
TWI642276B (zh) | 時脈緩衝器電路和積體電路 | |
US8588341B2 (en) | Data transfer circuit and data transfer method for clock domain crossing | |
JP5610540B2 (ja) | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 | |
US6577649B1 (en) | Multiplexer for asynchronous data | |
US6760392B1 (en) | Method and apparatus to provide fixed latency early response in a system with multiple clock domains with fixable clock ratios | |
US7460040B1 (en) | High-speed serial interface architecture for a programmable logic device | |
JP2008199156A (ja) | シリアル通信用インタフェース回路 | |
EP1601131B1 (en) | Asynchronous multi-clock system | |
US9041432B2 (en) | Clock multiplexing and repeater network | |
US6473865B1 (en) | Apparatus comprising clock control circuit, method of controlling clock signal and device using internal clock signal synchronized to external clock signal | |
US8891665B2 (en) | Transmitting apparatus and communication system | |
JP2005109955A (ja) | 非同期通信回路 | |
JP5315882B2 (ja) | 半導体装置及び通信方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060926 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061009 |
|
LAPS | Cancellation because of no payment of annual fees |