TWI642276B - 時脈緩衝器電路和積體電路 - Google Patents

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Abstract

本發明提供一種積體電路，包含：一控制電路，產生一第一操作電壓；一第一功能電路，由該控制電路提供該第一操作電壓，並基於一延遲時脈信號進行操作；一第一決定電路，接收該第一操作電壓，並根據該第一操作電壓產生一第一控制信號；以及一第一可控延遲電路，具有一第一可變延遲時間，並根據該第一可變延遲時間產生一第一延遲時脈信號，其中該第一可變延遲時間是根據該第一控制信號來確定的。

Description

時脈緩衝器電路和積體電路
本發明係有關於一種時脈緩衝器電路，特別是有關於一種用於具有多電壓設計的積體電路的功率模式感知(power-mode-aware)時脈緩衝器電路(clock buffer circuit)。
為了降低功耗，提出了一種具有多種功率模式的積體電路，為功能電路提供不同的操作電壓。例如，需要全速運行的功能電路具有最大的操作電壓。對於積體電路而言，操作於一種功率模式下的一個功能電路的時脈延遲不同於操作於另一功率模式下的另一個功能電路的時脈延遲。此外，即使兩個功能電路操作於同一個功率模式下，由於元件的特性、數據傳輸路徑等等因素，在兩個功能電路中發生的時脈延遲也是不同的。這種時脈延遲的差異可能會導致兩個功能電路之間的時脈偏移，從而降低了系統的性能。因此，需要一個功率模式感知的時脈緩衝器電路，以消除時脈偏移。
有鑒於此，本發明提供一種鐘緩衝器電路和積體電路。
本發明另一實施方式提供一種積體電路，包含： 一控制電路，產生一第一操作電壓；一第一功能電路，由該控制電路提供該第一操作電壓，並基於一延遲時脈信號進行操作；一第一決定電路，接收該第一操作電壓，並根據該第一操作電壓產生一第一控制信號；以及一第一可控延遲電路，具有一第一可變延遲時間，並根據該第一可變延遲時間產生一第一延遲時脈信號，其中該第一可變延遲時間是根據該第一控制信號來確定的。
對於已經閱讀後續由各附圖及內容所顯示的較佳實施方式的本領域的技術人員來說，本發明的各目的是明顯的。
1‧‧‧積體電路
10‧‧‧功率模式控制電路
11A、11B‧‧‧決定電路
12A、12B‧‧‧時脈緩衝器電路
120A、120B、120、80‧‧‧緩衝器
121A、121B‧‧‧輸入電路
122A、122B‧‧‧輸出電路
13A、13B‧‧‧功能電路
P120A、P121A、P120B、P121B、P80‧‧‧延遲路徑
20A、20B‧‧‧解多工器
21A、21B‧‧‧多工器
T20A、T24A、T25A、T20B、T24B、T25B‧‧‧輸入端
T21A、T22A、T26A、T21B、T22B、T26B‧‧‧輸出端
T23A、T27A、T23B、T27B‧‧‧控制端
40A、40B、41A、41B‧‧‧時脈門控單元
50A、51A、50B、51B‧‧‧與門
B0、B1、B2‧‧‧位元
70A、71A、72A、70B、71B、72B‧‧‧延遲路徑
90A、90B‧‧‧可控延遲路徑
S11A、S11B‧‧‧控制信號
VDDA、VDDB‧‧‧電壓
CKIN‧‧‧輸入時脈信號
CKOUTA、CKOUTB‧‧‧輸出時脈信號
CKDLYA、CKDLYB‧‧‧延遲時脈信號
第1圖係具有多電壓設計的積體電路的一示例性實施方式；第2圖係時脈緩衝器電路的一示例性實施方式；第3A-3D圖係第2圖所示的時脈緩衝器電路的操作示意圖；第4圖係時脈緩衝器電路的另一示例性實施方式；第5圖係時脈緩衝器電路的另一示例性實施方式；第6A-6D圖係如第5圖所示的時脈緩衝器電路的操作示意圖；第7圖係具有多電壓設計的積體電路的一示例性實施方式；第8圖係時脈緩衝器電路的另一示例性實施方式；及 第9圖係具有多電壓設計的積體電路的另一示例性實施方式。
以下描述係本發明實施的較佳實施方式。以下實施方式僅用來例舉闡釋本發明之技術特徵，並非用來限制本發明的範疇。本發明保護範圍當視後附的申請專利範圍所界定為準。
第1圖係具有多電壓設計的積體電路的一示例性實施方式。如第1圖所示，積體電路1包含一功率模式控制電路10、複數個決定電路(如11A和11B)、複數個時脈緩衝器電路(如12A和12B)、和複數個功能電路(如13A和13B)。功率模式控制電路10產生和提供電壓至功能電路(如13A和13B)，以作為它們的操作電壓。在本實施方式中，一個功能電路對應於一個決定電路和一個時脈緩衝器電路。換言之，決定電路的數量和時脈緩衝器的數量等於功能電路的數量。在本實施方式中，以兩個決定電路11A和11B、兩個時脈緩衝器電路12A和12B、和兩個功能電路13A和13B為例來進行說明。功率模式控制電路10產生兩個電壓VDDA和VDDB分別提供至功能電路13A和13B，以作為功能電路13A和13B的操作電壓。在功能電路13A和13B之間有數據傳輸。
對於每個時脈緩衝器電路，時脈信號CKIN至少有兩個延遲路徑。每個時脈緩衝器電路中的複數個延遲路徑具有不同的延遲時間。例如，時脈緩衝器電路12A包含兩個延遲路徑P120A和P121A。藉由設置不同數量的串聯耦接(coupled in series)的緩衝器120A，延遲路徑P120A的延遲時間不同於延遲路徑P121A的延遲時間。在本實施方式中，具有較多的緩衝器120A的延遲路徑P121A的延遲時間比具有較少的緩衝器120A的延遲路徑P120A的延遲時間更長。在第1圖中，延遲路徑P120A包含兩個緩衝器120A，而延遲路徑P121A包含四個緩衝器120A。延遲路徑P121B的延遲時間也比延遲路徑P120B的延遲時間更長。在本實施方式中，延遲路徑P120B的緩衝器120B的數量可以等於或不等於延遲路徑P120A的緩衝器120A的數量，延遲路徑P121B的緩衝器120B的數量可以等於或不等於延遲路徑P121A的緩衝器120A的數量。在第1圖的實施方式中，延遲路徑P120B包含一個緩衝器120B，而延遲路徑P121B包含三個緩衝器120B。在本實施方式中，對於時脈緩衝器電路12A和12B中的每一個，由於至少具有兩個延遲路徑，因此時脈緩衝器電路具有多種延遲時間以產生相應的延遲時脈信號。
在下面的描述中，以時脈緩衝器電路12A為例來進行說明。延遲路徑P120A和P121A耦接在輸入電路121A和輸出電路122A之間。輸入電路121A接收輸入時脈信號CKIN，並根據輸入時脈信號CKIN產生輸出時脈信號CKOUTA。在本實施方式中，輸入電路121A可以直接輸出該輸入時脈信號CKIN以作為輸出時脈信號CKOUTA或產生輸出時脈信號CKOUTA，輸出時脈信號CKOUTA的時序(timing)與輸入時脈信號CKIN的時序同步。輸入電路121A和輸出電路122A由控制信號S11A來控制。決定電路11A從功率模式 控制電路10接收電壓VDDA，並根據電壓VDDA產生控制信號S11A。輸入電路121A被控制信號S11A控制，以選擇性地提供輸出時脈信號CKOUTA至延遲路徑P120A和P121A之間的一個特定延遲路徑，如延遲路徑P121A，在第1圖中由左虛綫箭頭表示。因此，輸出電路122A接收穿過(passing through)該特定延遲路徑(如延遲路徑P120A)的輸出時脈信號CKOUTA，並輸出穿過該特定延遲路徑延遲的時脈信號(簡稱“延遲時脈信號CKDLYA”)至功能電路13A。功能電路13A基於延遲時脈信號CKDLYA進行操作。此時，根據控制信號S11A，輸入電路121A阻止(block)輸入時脈信號CKIN或從輸入時脈信號CKIN獲得的任何時脈信號(如輸出時脈信號CKOUTA)被提供給延遲路徑P120A和P121A之間的另一個特定延遲路徑，該另一個特定延遲路徑不同於該輸出時脈信號CKOUTA穿過的上述特定延遲路徑，該另一個特定延遲路徑即為延遲路徑P121A。在該實施方式中，決定電路11B和時脈緩衝器電路12B可以執行類似的操作。
根據上面的實施方式，對於每個時脈緩衝器電路，用於延遲輸出時脈信號的延遲路徑，是根據提供給相應的功能電路的電壓來確定或選擇的。於每個時脈緩衝器電路的操作期間，一個延遲路徑接收輸出時脈信號，並操作以延遲該輸出時脈信號。另一個延遲路徑不接收任何時脈信號，而且不執行時脈延遲。因此，於操作過程中每個時脈緩衝器電路所消耗的功率可以減少。
在以下的描述中，對積體電路1的操作細節的描 述僅作為一個例子，決定電路11A、時脈緩衝器電路12A、和功能電路13A的設置，如第2圖所示。
參考第2圖，輸入電路121A包含一解多工器(demultiplexer)20A。解多工器20A具有接收一輸入時脈信號CKIN的一輸入端T20A和分別耦接至延遲路徑P120A和P121A的兩個輸出端T21A和T22A。解多工器20A還具有接收控制信號S11A的一控制端T23A。輸出電路122A包含一多工器21A。多工器21A具有分別連接到延遲路徑P120A和P121A的兩個輸入端T24A和T25A、以及耦接至功能電路13A的一輸出端T26A。多工器21A還具有接收控制信號S11A的一控制端T27A。延遲路徑P120A和P121A的每一個由至少一個緩衝器串聯耦接形成。緩衝器越多，相應的延遲路徑的延遲時間越長。在本實施方式中，延遲路徑P121A的緩衝器120A的數量大於延遲路徑P120A的緩衝器120A的數量。因此，延遲路徑P121A的延遲時間比延遲路徑P120A的延遲時間長。
決定電路11A從功率模式控制電路10接收電壓VDDA，並根據電壓VDDA產生控制信號S11A。在本實施方式中，決定電路11A可以檢測電壓VDDA的值，並根據檢測結果產生數位形式的控制信號S11A。控制信號S11A用來指示電壓VDDA處於相對較高電平(relatively high level)或相對較低電平(relatively low level)。當電壓VDDA處於相對較高電平時，決定電路11A產生具有邏輯值“1”的控制信號S11A。控制信號S11A控制解多工器20A，將來自輸入端T20A的輸入時脈信號CKIN傳送到輸出端T22A，以作為輸出時脈 信號CKOUTA。輸出時脈信號CKOUTA被延遲路徑P121A延遲，然後傳送到多工器21A的輸入端T25A。此時，解多工器20A不會透過輸出端T21A發送輸入時脈信號CKIN或從輸入時脈信號CKIN獲得的任何時脈信號至延遲路徑P120A。由控制信號S11A控制的多工器21A，將穿過延遲路徑P121A的輸出時脈信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。相應地，功能電路13A接收延遲時脈信號CKDLYA，並基於延遲時脈信號CKDLYA進行操作。
例如，當電壓VDDA處於相對較低電平時，決定電路11A產生具有邏輯值“0”的控制信號S11A。由控制信號S11A控制的解多工器20A，將來自輸入端T20A輸入時脈信號CKIN傳送到輸出端T21A，以作為輸出時脈信號CKOUTA。輸出時脈信號CKOUTA被延遲路徑P120A延遲，然後傳送到多工器21A的輸入端T24A。此時，解多工器20A不會透過輸出端T22A發送輸入時脈信號CKIN或從輸入時脈信號CKIN獲得的任何時脈信號至延遲路徑P121A。控制信號控制S11A控制多工器21A，以將穿過延遲路徑P120A的輸出時脈信號CKOUTA，從輸入端T24A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。相應地，功能電路13A接收延遲時脈信號CKDLYA，並基於延遲時脈信號CKDLYA進行操作。
時脈緩衝器電路12B和時脈緩衝器電路12A具有相似的結構。決定電路11B和時脈緩衝器電路12B執行與決定電路11A和時脈緩衝器電路12A類似的操作。因此，此處省 略詳細的描述。
根據決定電路11A和11B、時脈緩衝器電路12A和12B的操作，在具有不同操作電壓的功能電路13A和13B之間的數據傳輸的時序變化可以降低。在第一種情況下，功率模式控制電路10可產生相對較高電平的電壓給功能電路13A，以及產生相對較低電平的電壓給功能電路13B。功能電路13A可以在具有較小時脈延遲(less clock latency)的高速(high speed)下操作，而功能電路13B可以在具有較大時脈延遲(greater clock latency)的低速(low speed)下操作。此時，根據由具有邏輯值“1”的控制信號S11A控制的解多工器20A的操作，解多工器20A傳送輸入時脈信號CKIN至延遲路徑P121A以作為輸出時脈信號CKOUTA，輸出時脈信號CKOUTA被具有較長延遲時間(longer delay time)的延遲路徑P121A延遲。根據由具有邏輯值“0”的控制信號S11B控制的解多工器20B的操作，解多工器20B傳送輸入時脈信號CKIN至延遲路徑P120B以作為輸出時脈信號CKOUTB，輸出時脈信號CKOUTB被具有較短延遲時間(shorter delay time)的延遲路徑P120B延遲，如第3圖A所示。由控制信號S11A控制的多工器21A，將被延遲路徑P121A延遲的輸出時脈信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。由控制信號S11B控制的多工器21B，將被延遲路徑P120B延遲的輸出時脈信號CKOUTB從輸入端T24B傳送到輸出端T26B，以作為延遲時脈信號CKDLYB。
在第二種情況下，功率模式控制電路10可產生相 對較低電平的電壓給功能電路13A，以及產生相對較高電平的電壓給功能電路13B。功能電路13A可以在具有較大時脈延遲的低速下操作，而功能電路13B可以在具有較小時脈延遲的高速下操作。此時，根據由具有邏輯值“0”的控制信號S11A控制的解多工器20A的操作，解多工器20A傳送輸入時脈信號CKIN至延遲路徑P120A以作為輸出時脈信號CKOUTA，輸出時脈信號CKOUTA被具有較短延遲時間的延遲路徑P120A延遲。根據由具有邏輯值“1”的控制信號S11B控制的解多工器20B的操作，解多工器20B傳送輸入時脈信號CKIN至延遲路徑P121B以作為輸出時脈信號CKOUTB，輸出時脈信號CKOUTB被具有較長延遲時間的延遲路徑P121B延遲，如第3圖B所示。由控制信號S11A控制的多工器21A，將被延遲路徑P120A延遲的輸出時脈信號CKOUTA從輸入端T24A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。由控制信號S11B控制的多工器21B，將被延遲路徑P121B延遲的輸出時脈信號CKOUTB從輸入端T25B傳送到輸出端T26B，以作為延遲時脈信號CKDLYB。
在第三種情況下，功率模式控制電路10可產生相對較高電平的電壓給功能電路13A，以及產生相對較高電平的電壓給功能電路13B。功能電路13A可以在具有較小時脈延遲的高速下操作，以及功能電路13B可以在具有較小時脈延遲的高速下操作。此時，根據由具有邏輯值“1”的控制信號S11A控制的解多工器20A的操作，解多工器20A傳送輸入時脈信號CKIN至延遲路徑P121A以作為輸出時脈信號CKOUTA，輸 出時脈信號CKOUTA被具有較長延遲時間的延遲路徑P121A延遲。根據由具有邏輯值“1”的控制信號S11B控制的解多工器20B的操作，解多工器20B傳送輸入時脈信號CKIN至延遲路徑P121B以作為輸出時脈信號CKOUTB，輸出時脈信號CKOUTB被具有較長延遲時間的延遲路徑P121B延遲，如第3圖C所示。由控制信號S11A控制的多工器21A，將被延遲路徑P121A延遲的輸出時脈信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。由控制信號S11B控制的多工器21B，將由延遲路徑P121B延遲的輸出時脈信號CKOUTB從輸入端T25B傳送到輸出端T26B，以作為延遲時脈信號CKDLYB。
在第四種情況下，功率模式控制電路10可產生相對較低電平的電壓給功能電路13A，以及產生相對較低電平的電壓給功能電路13B。功能電路13A可以在具有較大時脈延遲的低速下操作，以及功能電路13B可以在具有較大時脈延遲的低速下操作。此時，根據由具有邏輯值“0”的控制信號S11A控制的解多工器20A的操作，解多工器20A傳送輸入時脈信號CKIN至延遲路徑P120A以作為輸出時脈信號CKOUTA，輸出時脈信號CKOUTA被具有較短延遲時間的延遲路徑P120A延遲。根據由具有邏輯值“0”的控制信號S11B控制的解多工器20B的操作，解多工器20B傳送輸入時脈信號CKIN至延遲路徑P120B以作為輸出時脈信號CKOUTB，輸出時脈信號CKOUTB被具有較短延遲時間的延遲路徑P120B延遲，如第3圖D所示。由控制信號S11A控制的多工器21A，將被延遲路 徑P120A延遲的輸出時脈信號CKOUTA從輸入端T24A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。由控制信號S11B控制的多工器21B，將被延遲路徑P120B延遲的輸出時脈信號CKOUTB從輸入端T24B傳送到輸出端T26B，以作為延遲時脈信號CKDLYB。
根據上述實施方式中，透過在時脈緩衝器電路12A和12B中的各自的延遲路徑，功能電路13A和13B的時脈延遲得到補償。功能電路13A和13B之間的時脈偏移被減輕或消除。此外，於每個時脈緩衝器電路的操作期間，一個延遲路徑接收輸出時脈信號，並操作以延遲所接收的輸出時脈信號。另一個延遲路徑不接收任何時脈信號用於時脈延遲。因此，每個時脈緩衝器電路於操作過程中所消耗的功率可以減少。
在另一個實施方式中，輸入電路121A和121B可以包含時脈門控單元(clock gating cell)。控制信號S11A和S11B的每一個均為具有複數個位元(bits)的數位信號。時脈門控單元的數量等於延遲路徑的數量。在下面的描述中，以輸入電路121A為例來說明。請參照第4圖，輸入電路121A包含兩個時脈門控單元40A和41A。時脈門控單元40A和41A的每一個接收輸入時脈信號CKIN和控制信號S11A。當電壓VDDA處於相對較高電平時，決定電路11A產生控制信號S11A以使能(enable)時脈門控單元41A，以產生輸出時脈信號CKOUTA，輸出時脈信號CKOUTA的時序與輸入時脈信號CKIN的時序同步。輸出時脈信號CKOUTA被延遲路徑P121A延遲，然後傳送到多工器21A的輸入端T25A。此時，根據控 制信號S11A，時脈門控單元40A是禁能的(disable)。也就是說，時脈門控單元40A不會產生輸出時脈信號CKOUTA或從輸入時脈信號CKIN得到任何時脈信號來傳送至延遲路徑P120A。由控制信號S11A控制的多工器21A，將穿過延遲路徑P121A的輸出時脈信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。當電壓VDDA處於相對較低電平時，決定電路11A產生控制信號S11A，以使能時脈門控單元40A，以產生輸出時脈信號CKOUTA，輸出時脈信號CKOUTA的時序與輸入時脈信號CKIN的時序同步。輸出時脈信號CKOUTA被延遲路徑P120A延遲，然後傳送到多工器21A的輸入端T24A。此時，根據時脈信號S11A，時脈門控單元41A是禁能的。也就是說，時脈門控單元41A不會產生輸出時脈信號CKOUTA或從輸入時脈信號CKIN得到任何時脈信號來傳送至延遲路徑P121A。由控制信號S11A控制的多工器21A，將穿過延遲路徑P120A的輸出時脈信號CKOUTA從輸入端T24A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。輸入電路121B與輸入電路121A具有相似的結構。輸入電路121B執行與輸入電路121A類似的操作。因此，此處省略詳細的描述。
在另一個實施方式中，控制信號S11A和S11B均為具有複數個位元的數位信號。在第4圖的實施方式中，每個控制信號為具有3個位元“B0B1B2”的數位信號。時脈門控單元40A和41A分別被控制信號S11A的兩個位元(如B0和B1)控制。多工器21A由控制信號S11A的位元B2控制。如第5 圖所示，時脈門控單元40A和40B均包含與門(AND gate)。與門50A接收輸入時脈信號CKIN和控制信號S11A的位元B0，而與門51A接收輸入時脈信號CKIN和控制信號S11A的位元B1。當一個與門接收到的位元為“1”時，該與門產生輸出時脈信號CKOUTA。也就是說，相應的時脈門控單元被使能。當一個與門接收到的位元為“0”時，相應的時脈門控單元被禁能。
根據對應於功能電路13A和13B的時脈門控單元及時脈緩衝器電路的操作，在功能電路13A和13B之間的數據傳輸的時序變化可以降低。在第一種情況下，功率模式控制電路10可產生相對較高電平的電壓給功能電路13A，以及產生相對較低電平的電壓給功能電路13B。功能電路13A可以在具有較小時脈延遲的高速下操作，而功能電路13B可以在具有較大時脈延遲的低速下操作。請參照第6A圖，此時，決定電路11A產生具有位元“011”(B0=0，B1=1，B2=1)的控制信號S11A，決定電路11B產生具有位元“100”(B0=1，B1=0，B2=0)的控制信號S11B。根據時脈門控單元40A和41A的操作，與門51A產生輸出時脈信號CKOUTA至延遲路徑P121A(即時脈門控單元41A被控制信號S11A的位元B1使能)，輸出時脈信號CKOUTA被具有較長延遲時間的延遲路徑P121A延遲，而與門50A不會產生輸出時脈信號CKOUTA或從輸入時脈信號CKIN獲得的任何時脈信號(即時脈門控單元40A被控制信號S11A的位元B0禁能)，如第6A圖所示。根據時脈門控單元40B和41B操作，與門50B產生輸出時脈 信號CKOUTB至延遲路徑P120B(即時脈門控單元40B被控制信號S11B的位元B0使能)，輸出時脈信號CKOUTB被具有較短延遲時間的延遲路徑P120B延遲，而與門51B不會產生輸出時脈信號CKOUTB或從輸入時脈信號得到的任何時脈信號(即時脈門控單元51B被控制信號S11B的位元B1禁能)，如第6A圖所示。由控制信號S11A的位元B2(B2=1)控制的多工器21A，將由延遲路徑P121A延遲的輸出時脈信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。由控制信號S11B的位元B2(B2=0)控制的多工器21B，將由延遲路徑P120B延遲的輸出時脈信號CKOUTB從輸入端T24B傳送到輸出端T26B，以作為延遲時脈信號CKDLYB。
在第二種情況下，功率模式控制電路10可產生相對較低電平的電壓給功能電路13A，以及產生相對較高電平的電壓給功能電路13B。功能電路13A可以在具有較大時脈延遲的低速下操作，而功能電路13B可以在具有較小時脈延遲的高速下操作。請參照第6B圖，此時，決定電路11A產生具有位元“100”(B0=1，B1=0，B2=0)的控制信號S11A，決定電路11B產生具有位元“011”(B0=0，B1=1，B2=1)的控制信號S11B。根據時脈門控單元40A和41A的操作，與門50A產生輸出時脈信號CKOUTA至延遲路徑P120A(即時脈門控單元40A被控制信號S11A的位元B0使能)，輸出時脈信號CKOUTA被具有較短延遲時間的延遲路徑P120A延遲，而與門51A不會產生輸出時脈信號CKOUTA或從輸入時脈信號 CKIN獲得的任何時脈信號(即時脈門控單元41A被控制信號S11A的位元B1禁能)，如第6B圖所示。根據時脈門控單元40B和41B操作，與門51B產生輸出時脈信號CKOUTB至延遲路徑P121B(即時脈門控單元41B被控制信號S11B的位元B1使能)，輸出時脈信號CKOUTB被具有較長延遲時間的延遲路徑P121B延遲，而與門50B不會產生輸出時脈信號CKOUTB或從輸入時脈信號CKIN獲得的任何時脈信號(即時脈門控單元被控制信號S11B的位元B0禁能)，如第6B圖所示。由控制信號S11A的位元B2(B2=0)控制的多工器21A，將由延遲路徑P120A延遲的輸出時脈信號CKOUTA從輸入端T24A傳送到輸出終端T26A，以作為延遲時脈信號CKDLYA。由控制信號S11B的位元B2(B2=1)控制的多工器21B，將的由延遲路徑P121B延遲的輸出時脈信號CKOUTB從輸入端T25B傳送到輸出端T26B，以作為延遲時脈信號CKDLYB。
在第三種情況下，功率模式控制電路10可產生相對較高電平的電壓給功能電路13A，以及產生相對較高電平的電壓給功能電路13B。功能電路13A可以在具有較小時脈延遲的高速下操作，以及功能電路13B可以在具有較小時脈延遲的高速下操作。請參照第6C圖，此時，決定電路11A產生具有位元“011”(B0=0，B1=1，B2=1)的控制信號S11A，以及決定電路11B產生具有位元“011”(B0=0，B1=1，B2=1)的控制信號S11B。與門51A產生輸出時脈信號CKOUTA至延遲路徑P121A(即時脈門控單元41A被控制信號S11A的位元B1使能)，輸出時脈信號CKOUTA被具有較長延遲時間的延 遲路徑P121A延遲，而與門50A不會產生輸出時脈信號CKOUTA或從輸入時脈信號CKIN獲得的任何時脈信號(即時脈門控單元40A被控制信號S11A的位元B0禁能)，如第6C圖所示。根據時脈門控單元40B和41B操作，與門51B產生輸出時脈信號CKOUTB至延遲路徑P121B(即時脈門控單元41B被控制信號S11B的位元B1使能)，輸出時脈信號CKOUTB被具有較長延遲時間的延遲路徑P121B延遲，而與門50B不會產生輸出時脈信號CKOUTB或從輸入時脈信號CKIN獲得的任何時脈信號(即時脈門控單元被控制信號S11B的位元B0禁能)，如第6C圖所示。由控制信號S11A的位元B2(B2=1)控制的多工器21A，將由延遲路徑P121A延遲的輸出時脈信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時脈信號CKDLYA。由控制信號S11B的位元B2(B2=1)控制的多工器21B，將的由延遲路徑P121B延遲的輸出時脈信號CKOUTB從輸入端T25B傳送到輸出端T26B，以作為延遲時脈信號CKDLYB。
在第四種情況下，功率模式控制電路10可產生相對較低電平的電壓給功能電路13A，以及產生相對較低電平的電壓給功能電路13B。功能電路13A可以在具有較大時脈延遲的低速下操作，以及功能電路13B可以在具有較大時脈延遲的低速下操作。請參照第6D圖，此時，決定電路11A產生具有位元“100”(B0=1，B1=0，B2=0)的控制信號S11A，決定電路11B產生具有位元“100”(B0=1，B1=0，B2=0)的控制信號S11B。根據時脈門控單元40A和41A的操作，與門 50A產生輸出時脈信號CKOUTA至延遲路徑P120A(即時脈門控單元40A被控制信號S11A的位元B0使能)，輸出時脈信號CKOUTA被具有較短延遲時間的延遲路徑P120A延遲，而與門51A不會產生輸出時脈信號CKOUTA或從輸入時脈信號CKIN獲得的任何時脈信號(即時脈門控單元41A被控制信號S11A的位元B1禁能)，如第6D圖所示。根據時脈門控單元40B和41B操作，與門50B產生輸出時脈信號CKOUTB至延遲路徑P120B(即時脈門控單元40B被控制信號S11B的位元B0使能)，輸出時脈信號CKOUTB被具有較短延遲時間的延遲路徑P120B延遲，而與門51B不會產生輸出時脈信號CKOUTB或從輸入時脈信號得到的任何時脈信號(即時脈門控單元51B被控制信號S11B的位元B1禁能)，如第6D圖所示。由控制信號S11A的位元B2(B2=0)控制的多工器21A，將由延遲路徑P120A延遲的輸出時脈信號CKOUTA從輸入端T24A傳送到輸出終端T26A，以作為延遲時脈信號CKDLYA。由控制信號S11B的位元B2(B2=0)控制的多工器21B，將由延遲路徑P120B延遲的輸出時脈信號CKOUTB從輸入端T24B傳送到輸出端T26B，以作為延遲時脈信號CKDLYB。
在上述實施方式中，在一個時脈緩衝器電路中有兩個延遲路徑，僅作為本發明的一個例子。在其它實施方式中，為了最小化功能電路13A和13B之間的數據傳輸的時序變化，至少一個時脈緩衝器電路可包含兩個以上的延遲路徑，如三個延遲路徑。如第7圖所示，時脈緩衝器電路12A包含三個延遲路徑70A、71A和72A，以及時脈緩衝器電路12B包含 三個時延路徑70B、71B和72B。例如，由相應的決定電路11A控制的輸入電路120A，產生輸出時脈信號CKOUTA至三個延遲路徑70A、71A和72A其中之一，並阻止輸入時脈信號CKIN或從輸入時脈信號CKIN獲得的任何時脈信號(如輸出時脈信號CKOUTA)被提供給其他兩個延遲路徑。因此，該時脈緩衝器電路120A和120B的功耗可降低。第7圖所示的積體電路基於上述實施方式中所描述的原理、操作和電路結構而工作。因此，此處省略相關的描述。
在另一個實施方式中，在一個時脈緩衝器電路中的複數個延遲路徑共享至少一個緩衝器。如第1圖所示，延遲路徑P120A包含兩個緩衝器120A，延遲路徑P121A包含四個緩衝器120A。因此，延遲路徑P120A和P121A可以共享一個緩衝器。如第8圖所示，有一個額外的延遲路徑P80。延遲路徑P80接收輸入時脈信號CKIN，並延遲輸入時脈信號CKIN。延遲的輸入時脈信號CKIN被傳送到輸入電路121A以進行進一步的延遲操作。因此，在時脈緩衝器電路12A中的緩衝器的數量可以減少。例如，與第1圖-6D中的時脈緩衝器電路12A相比，在第8圖中的時脈緩衝器電路12A中的緩衝器的數量從6下降到5。
在上述實施方式中，延遲路徑P80中的緩衝器80的數量、延遲路徑P120A中的緩衝器120的數量、以及延遲路徑P121A中的緩衝器120的數量僅作為本發明的實施方式，而並非用於限制本發明。這些可以根據系統的要求和電路設計來確定。
第9圖為具有多電壓設計的積體電路的另一示例性實施方式。在本實施方式中，提供兩個可控延遲電路(controlled delay circuits)90A和90B，用於分別產生延遲時脈信號至功能電路13A和13B。可控延遲電路90A和90B具有可變延遲時間，可變延遲時間是根據來自檢測電路的相應的控制信號來確定的。例如，可控延遲電路90A的可變延遲時間是由控制信號S11A來確定的，以使可控延遲電路90A根據確定的延遲時間來產生延遲時脈信號CKDLYA。類似地，可控延遲電路90B的可變延遲時間是由控制信號S11B來確定的，以使可控延遲電路90B根據確定的延遲時間來產生延遲時脈信號CKDLYB。可控延遲電路90A和90B可以采用在第2圖、4、5或7的實施方式中所示的時脈緩衝器電路12A和12B的結構來實現。雖然本發明已以較佳實施方式揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (11)

  1. 一種積體電路，包含：一控制電路，產生一第一操作電壓；一第一功能電路，由該控制電路提供該第一操作電壓，並基於一延遲時脈信號進行操作；一第一決定電路，接收該第一操作電壓，並根據該第一操作電壓產生一第一控制信號；以及一第一可控延遲電路，具有一第一可變延遲時間，並根據該第一可變延遲時間產生一第一延遲時脈信號，其中該第一可變延遲時間是根據該第一控制信號來確定的；其中，該第一可控延遲電路包含：一第一輸入電路，接收一輸入時脈信號，並根據該輸入時脈信號產生一第一輸出時脈信號；一第一輸出電路，根據該第一輸出時脈信號產生一第一延遲時脈信號；一第一延遲路徑，耦接在該第一輸入電路和該第一輸出電路之間，具有一第一延遲時間；以及一第二延遲路徑，耦接在該第一輸入電路和該第一輸出電路之間，具有比該第一延遲時間更長的一第二延遲時間，其中，根據該第一控制信號，該第一輸入電路選擇性地將該第一輸出時脈信號提供給該第一延遲路徑和該第二延遲路徑之間的一第一特定延遲路徑；該第一輸出電路接收穿過該第一特定延遲路徑的該第一輸出時脈信號，並將該第一延遲時脈信號輸出至該第一功能 電路。
  2. 如申請專利範圍第1項所述之積體電路，其中，當該第一決定電路檢測到該第一操作電壓處於一第一電壓電平時，該第一延遲路徑作為該第一特定延遲路徑，並將該第一輸入時脈信號延遲該第一延遲時間；當該第一決定電路檢測到該第一操作電壓處於高於該第一電壓電平的一第二電壓電平時，該第二延遲路徑作為該第一特定延遲路徑，並將該第一輸入時脈信號延遲該第二延遲時間。
  3. 如申請專利範圍第2項所述之積體電路，其中，當該第一決定電路檢測到該第一操作電壓處於該第一電壓電平時，根據該第一控制信號，該第一輸入電路阻止將該輸入時脈信號或從該輸入時脈信號得到的任何時脈信號提供給該第二延遲路徑；當該第一決定電路檢測到該第一操作電壓處於該第二電壓電平時，根據該第一控制信號，該第一輸入電路阻止將該輸入時脈信號或從該輸入時脈信號獲得的任何時脈信號提供給該第一延遲路徑。
  4. 如申請專利範圍第1項所述之積體電路，其中，該第一輸入電路包含：一解多工器，具有用於接收該輸入時脈信號的一輸入端、以及耦接至該第一延遲路徑的一第一輸出端和耦接至該第二延遲路徑的一第二輸出端；其中，該第一控制信號控制該解多工器，以將該輸入時脈 信號從該輸入端傳送到該第一輸出端和該第二輸出端的其中之一，以作為該第一輸出時脈信號，以及該第一輸出端和該第二輸出端的該其中之一耦接至該第一特定路徑延遲。
  5. 如申請專利範圍第1項所述之積體電路，其中，該第一輸入電路包含：一第一時脈門控單元，耦接至該第一延遲路徑，並由該第一控制信號控制；以及一第二時脈門控單元，耦接至該第二延遲路徑，並由該第一控制信號控制；其中，該第一時脈門控單元和該第二時脈門控單元接收該輸入時脈信號；該第一時脈門控單元和該第二時脈門控單元的其中之一耦接至該第一特定延遲路徑，並且該第一時脈門控單元和該第二時脈門控單元中的該其中之一被該第一控制信號使能，以根據該輸入時脈信號產生該第一輸出時脈信號。
  6. 如申請專利範圍第5項所述之積體電路，其中，該第一控制信號為具有複數個位元的一數位信號，其中，該第一時脈門控單元包含用於接收該輸入時脈信號和該第一控制信號的一第一位元的一第一與門，該第二時脈門控單元包含用於接收該輸入時脈信號和該第一控制信號的一第二位元的一第二與門。
  7. 如申請專利範圍第1項該之積體電路，其中，還包含：一第三延遲路徑，耦接至該第一輸入電路，接收該輸入時 脈信號，並延遲該輸入時脈信號；其中，該第一輸出電路接收穿過該第三延遲路徑的該輸出時脈信號。
  8. 如申請專利範圍第1項所述之積體電路，其中，該第一輸出電路包含：一多工器，具有耦接至該第一延遲路徑的一第一輸入端、耦接至該第二延遲路徑的一第二輸入端、以及一輸出端，其中該第一控制信號控制該多工器，將穿過該第一特定延遲路徑傳的該輸入時脈信號傳輸到該輸出端，以作為該第一延遲時脈信號。
  9. 如申請專利範圍第1項所述之積體電路，其中，該控制電路進一步產生一第二操作電壓，並且該積體電路還包含：一第二可控延遲電路，具有一第二可變延遲時間，並根據該第二可變延遲時間產生一第二延遲時脈信號，其中該第二可變延遲時間是根據第二控制信號來確定的。
  10. 如申請專利範圍第9項所述之積體電路，其中，還包含：一第二功能電路，由該控制電路提供該第二操作電壓；以及一第二決定電路，接收該第二操作電壓，並根據該第二操作電壓產生一第二控制信號；其中該第二可控延遲電路包含：一第二輸入電路，接收該輸入時脈信號，並根據該輸入時脈信號並產生一第二輸出時脈信號；一第二輸出電路，根據該第二輸出時脈信號產生一第二延 遲時脈信號；一第三延遲路徑，耦接在該第二輸入電路和該第二輸出電路之間，具有一第三延遲時間；以及一第四延遲路徑，耦接在該第二輸入電路和該第二輸出電路之間，具有比該第三延遲時間更長的一第四延遲時間；其中，根據該第二控制信號，該第二輸入電路選擇性地將該第二輸出時脈信號提供給該第三延遲路徑和該第四延遲路徑之間的一第二特定延遲路徑；該第二輸出電路接收穿過該第二特定延遲路徑的該第二輸出時脈信號，並將該第二延遲時脈信號輸出至該第二功能電路。
  11. 如申請專利範圍第10項所述之積體電路，其中，當該第二決定電路檢測到該第二操作電壓處於一第三電壓電平時，該第三延遲路徑作為該第二特定延遲路徑，並將該第二輸入時脈信號延遲該第三延遲時間；當該第二決定電路檢測到該第二操作電壓處於高於該第三電壓電平的一第四電壓電平時，該第四延遲路徑作為該第二特定延遲路徑，並將該第二輸入時脈信號延遲該第四延遲時間。
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