JP3714316B2 - 入出力バッファ及び集積回路 - Google Patents
入出力バッファ及び集積回路 Download PDFInfo
- Publication number
- JP3714316B2 JP3714316B2 JP2002249464A JP2002249464A JP3714316B2 JP 3714316 B2 JP3714316 B2 JP 3714316B2 JP 2002249464 A JP2002249464 A JP 2002249464A JP 2002249464 A JP2002249464 A JP 2002249464A JP 3714316 B2 JP3714316 B2 JP 3714316B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- level
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は同時双方向通信が可能な入出力バッファ回路やそれを含む集積回路に関し、特に入出力バッファのテスト時に入出力端子から安定してテストのための入力を受信できる入出力バッファ回路やそれを含む集積回路に関する。
【０００２】
【従来の技術】
本発明が関する入出力バッファは、半導体集積回路の同時双方向通信技術、更にはそのような通信を行う半導体回路及びそれに内蔵された同時双方向入出力バッファのテスト技術に関する。
【０００３】
一般に同時双方向通信技術は入力電圧レベルとして３値を判別する必要があるため、入力バッファの参照電圧レベルが２つ必要となり、入力信号レベルに対する電圧マージンが通常の入力バッファに比べ１／２に減少している。
【０００４】
又、この様な、同時双方向バッファ及びそれに接続される内部回路の動作をテストする際には、通常の入出力バッファと同様に出力バッファ部をハイインピーダンス状態にして出力バッファ出力が接続された入出力端子から入力信号を与える必要がある。
【０００５】
【発明が解決しようとする課題】
従って上記同時双方向入出力バッファを含む集積回路のテストでは、入出力端子に接続された伝送線（テスタのプローブ等）上の反射により入力信号に電圧マージン以上のノイズが発生し誤動作を起こすという問題がある。
【０００６】
特に、近年インターフェースの高速化に伴いデータ信号とクロック信号を同時に伝送し、受信部で同期化を行うソースクロック方式が必要になっており、このような回路の動作テストの際にクロック信号にノイズが発生した場合には内部の状態値が不定になりテストが不可能になってしまうという問題もある。
【０００７】
本発明の主な目的は、同時双方向入出力バッファを介した半導体回路の動作テストを通常の入出力バッファ（同時双方向通信機能を持たないバッファ）と同様にテストが可能になる仕組みを提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１の入出力バッファは、駆動入力信号を受けこれを外部端子を介して駆動する出力回路と、前記外部端子の電圧レベルを参照電圧レベルと比較し前記外部端子を介し受信する信号の論理レベルを判定し受信信号レベルとする入力回路と、前記出力回路の現在の駆動入力信号レベルに応じて前記入力回路へ供給する参照電圧を切り換えることにより、外部端子に接続された相手バッファとの同時双方向通信を可能とする入出力バッファにおいて、 入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記入力回路への参照電圧レベルを、かさ上げした第１レベル、かさ上げしない第２レベルの何れとするかを制御する手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記参照電圧レベルを決め、テストモード信号がアサートされたテスト状態では、前記入力回路の受信信号を参照し、前記第１レベル／第２レベルの内の現在の受信信号レベルと反対のレベルにある方を前記参照電圧とすることを特徴とする。
【０００９】
本発明の第２の入出力バッファは、前記第１の入出力バッファであって、前記制御手段が、前記通常状態では前記出力回路の現在の駆動入力信号を選択し、前記テスト状態では前記受信信号の反転出力信号を選択し出力する制御用選択回路と、この出力のハイ／ロウに従って、前記第１レベルの参照電圧出力／第２レベルの参照電圧出力を選択し前記入力回路へ供給する参照電圧とする参照電圧選択回路とを含むことを特徴とする。
【００１０】
本発明の第３の入出力バッファは、駆動入力信号を受けこれを外部端子を介して駆動する出力回路と、前記外部端子の電圧レベルを、かさ上げされた第１参照電圧レベルと比較しその結果信号を受信信号の第１の候補とする第１の入力回路と、前記外部端子の電圧レベルを、かさ上げされてない第２参照電圧レベルと比較しその結果信号を受信信号の第２の候補とする第２の入力回路と、前記出力回路の現在の駆動入力信号レベルに従って、前記二つの候補の何れかを選択し受信信号とすることで、外部端子に接続された対向するバッファ回路との同時双方向通信を可能とする入出力バッファにおいて、 入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記出力回路の現在の駆動入力信号レベルに従って前記第１の入力回路の出力或いは第２の入力回路の出力の何れかを選択し受信信号とする制御手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記選択を行い、テストモード信号がアサートされたテスト状態では前記受信信号を参照し、前記第１レベル／第２レベルの内、現在の受信信号レベルと反対のレベルにある参照電圧と比較した入力回路の出力を選択し受信信号とすることを特徴とする。
【００１１】
本発明の第４の入出力バッファは、前記第３の入出力バッファであって、前記制御手段が、前記通常状態では前記出力回路の現在の駆動入力信号を選択し、前記テスト状態では前記受信信号の反転信号を選択し出力する制御用選択回路と、この出力のハイ／ロウに従って、前記第１の入力回路の出力／第２の入力回路の出力を選択し前記受信信号とする受信信号選択回路とを含むことを特徴とする。
【００１２】
本発明の第５の入出力バッファは、前記第１乃至第４の何れかの入出力バッファであって、前記参照電圧の第１のレベルを電源電圧の３／４倍とし、第２のレベルを電源電圧の１／４倍とすることを特徴とする。
【００１３】
本発明の集積回路は、前記第１乃至第５の何れかの入出力バッファを含み、前記外部端子が集積回路の外部端子に接続されたことを特徴とする。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１に本発明の一実施例としての同時双方向入出力バッファを示す。この同時双方向入出力バッファは、現在の出力論理に応じて参照電圧レベルを切り換えることにより、インターフェース上の対向する同じ出力インピーダンスを持った他の同時双方向入出力バッファとの間で同時双方向通信を可能とする半導体集積回路である。
【００１５】
図１を参照し、出力回路１はイネーブル信号ＥＮ１をアサートすることで入力信号Ｔ１の論理に応じてインターフェースに接続される外部端子Ｐ１をインターフェースと同じインピーダンスで電源またはグランドに接続する回路であり、イネーブル信号ＥＮ１がデアサートされると入力信号Ｔ１によらずハイインピーダンス状態になる。ここで外部端子Ｐ１は集積回路の外部端子である。
【００１６】
入力回路２は外部端子Ｐ１を参照電圧ＶＲＥＦの電圧レベルを閾値として論理を判定し受信信号Ｒ１に出力する差動入力回路である。
【００１７】
参照電圧選択回路３は参照電圧選択信号ＶＲＳＥＬにより、２つの参照電圧ＶＲＨとＶＲＬの内の一つを選択するためのセレクタ回路である。
【００１８】
参照電圧生成回路４により、ＶＲＨには３／４＊電源電圧が、ＶＲＬには１／４＊電源電圧がそれぞれ出力される。ここで上記＊は乗算を意味している。又、ＶＲＨとはかさ上げされたレベルであり、ＶＲＬとはかさ上げされてないレベルである。
【００１９】
制御用選択回路５はテストモード選択信号ＴＥＳＴにより、出力回路１の入力信号Ｔ１と入力回路２の受信信号Ｒ１をインバータ６により論理を反転させた信号＃Ｒ１の内の一つを選択して参照電圧選択信号ＶＲＳＥＬに出力するセレクタ回路である。
【００２０】
通常動作時には、テストモード選択信号ＴＥＳＴはデアサートされており、参照電圧選択信号ＶＲＳＥＬには出力回路１の入力信号Ｔ１が出力され、入力信号Ｔ１がＨｉｇｈ（以下Ｈと省略）レベルの時にＶＲＥＦにはＶＲＨが出力され、入力信号Ｔ１がＬｏｗ（以下Ｌと省略）レベルの時にＶＲＥＦにはＶＲＬが出力される。
【００２１】
インターフェース上には出力回路１と同じ出力インピーダンスを持つ他の同時双方向入出力バッファが接続されており、出力回路１の入力信号Ｔ１がＨレベルの時には、対向する同時双方向入出力バッファの出力論理に応じて外部端子Ｐ１に電源電圧と１／２＊電源電圧のレベルが出力される。
【００２２】
この時に入力回路２の参照電圧はＶＲＨ（３／４＊電源電圧）が選択されており、この電圧レベルを閾値として対向する同時双方向入出力バッファの出力論理を判定し、入力回路２の受信信号Ｒ１に出力することが可能になる。
【００２３】
また、出力回路１の入力信号Ｔ１がＬレベルの時には、対向する同時双方向入出力バッファの出力論理に応じて外部端子Ｐ１に１／２電源電圧とグランドレベルが出力される。
【００２４】
この時に入力回路２の参照電圧は参照電圧ＶＲＬ（１／４＊電源電圧）が選択されており、この電圧レベルを閾値として対向する同時双方向入出力バッファの出力論理を判定し、入力回路２の受信信号Ｒ１に出力することが可能になる。
【００２５】
テスト時には、テストモード選択信号ＴＥＳＴがアサートされ、参照電圧選択信号ＶＲＳＥＬには入力回路２の受信信号Ｒ１の反転信号＃Ｒ１が出力される。
【００２６】
イネーブル信号ＥＮ１をデアサートすることにより出力回路１をハイインピーダンス状態にし、外部端子Ｐ１に直接テスト信号が印加されるため外部端子Ｐ１にはテスト信号のＨレベルとして電源電圧レベルが出力され、Ｌレベルとしてグランドレベルが出力される。
【００２７】
本発明では、この外部端子Ｐ１に印加されるテスト信号に対し、参照電圧選択信号ＶＲＳＥＬが変化し、Ｐ１の電圧のＬレベルからＨレベルへの遷移に対しては参照電圧としてＶＲＨ（３／４＊電源電圧）が選択され、ＨレベルからＬレベルへの遷移に対しては参照電圧としてＶＲＬ（１／４＊電源電圧）が選択される。
【００２８】
この様に、同時双方向入出力バッファを動作テスト時のテスト信号入出力回路として使用する際に、現在の受信信号に応じて参照電圧レベルを切り換えることによって、テスト入力信号に対する電圧マージンが大きくなるという効果が得られる。
【００２９】
尚、図１の出力回路１、入力回路２、参照電圧選択回路３、制御用選択回路５、参照電圧生成回路４、インバータ６は、当業者にとってよく知られておりその詳細な構成は省略する。
【００３０】
次に、本発明の実施の形態の動作について図面を参照して説明する。最初に通常動作時の同時双方向バッファの動作について図１と、図２及び図３のタイムチャートを用いて説明する。
【００３１】
図１を参照し、通常動作時には、テストモード選択信号ＴＥＳＴはデアサートされており、参照電圧選択信号ＶＲＳＥＬには出力回路１の入力信号Ｔ１が出力されている。
【００３２】
また、イネーブル信号ＥＮ１はアサートされており、外部端子Ｐ１には出力回路１の入力信号Ｔ１の論理が出力される。出力回路１の入力信号Ｔ１がＨレベルの場合、外部端子Ｐ１は出力回路１の出力インピーダンスで電源電圧ラインに接続され、出力回路１の入力信号Ｔ１がＬレベルの場合、外部端子Ｐ１は出力回路１の出力インピーダンスでグランドラインに接続される。
【００３３】
外部端子Ｐ１に接続されたインターフェース上には出力回路１と同じ出力インピーダンスを持つ他の同時双方向入出力バッファが接続されている。
【００３４】
図２を参照し出力回路１の入力信号Ｔ１がＨレベルの場合の動作を説明する。外部端子Ｐ１は出力回路１の出力インピーダンスで電源電圧ラインに接続されいるため、外部端子Ｐ１の電圧レベルは、インターフェース上に対向して接続されている他の同時双方向バッファの出力論理が１の場合は電源電圧レベルに、０の場合は１／２＊電源電圧レベルになる。
【００３５】
参照電圧選択信号ＶＲＳＥＬは出力回路１の入力信号Ｔ１によりＨレベルになっているため、参照電圧生成回路で生成されたＶＲＨ（３／４＊電源電圧レベル）を選択しており、入力回路２の参照電圧信号ＶＲＥＦは３／４＊電源電圧レベルになる。
【００３６】
よって、外部端子Ｐ１の電圧レベルは、入力回路２によって、このＶＲＥＦレベルを閾値として入力回路２の受信信号Ｒ１に出力される。
【００３７】
次に出力回路１の入力信号Ｔ１がＬレベルの場合について図３を用いて説明する。外部端子Ｐ１は出力回路１の出力インピーダンスでグランドラインに接続されいるため、外部端子Ｐ１の電圧レベルは、インターフェース上に対向して接続されている他の同時双方向バッファの出力論理が１の場合は１／２＊電源電圧レベルに、０の場合はグランドレベルになる。
【００３８】
参照電圧選択信号ＶＲＳＥＬは出力回路１の入力信号Ｔ１によりＬレベルになっているため、参照電圧生成回路で生成されたＶＲＬ（１／４＊電源電圧レベル）を選択しており、入力回路２の参照電圧信号ＶＲＥＦは１／４＊電源電圧レベルになる。
【００３９】
よって、外部端子Ｐ１の電圧レベルは、入力回路２によって、このＶＲＥＦレベルを閾値として入力回路２の受信信号Ｒ１に出力される。
【００４０】
次に、テスト時の動作について図４を用いて説明する。テスト時には、テストモード選択信号ＴＥＳＴがアサートされ、参照電圧選択信号ＶＲＳＥＬには入力回路２の受信信号Ｒ１の反転信号＃Ｒ１が出力される。
【００４１】
内部回路の動作をテストする際には、イネーブル信号ＥＮ１をデアサートすることにより出力回路１をハイインピーダンス状態にし、外部端子Ｐ１に直接テスト信号を印加するため外部端子Ｐ１にはテスト信号のＨレベルとして電源電圧レベルが出力され、Ｌレベルとしてグランドレベルが出力される。
【００４２】
外部端子Ｐ１に印加されるテスト信号がＬレベルのとき入力回路２の受信信号Ｒ１にはＬレベルが出力され、Ｒ１を反転した信号＃Ｒ１により参照電圧選択信号ＶＲＳＥＬはＨレベルになっているため、参照電圧ＶＲＥＦはＶＲＨ（３／４＊電源電圧）が選択される。
【００４３】
よって、入力回路２のＬレベルに対する電圧マージン（Ｌ側電圧マージン）は３／４＊電源電圧となる。
【００４４】
外部端子Ｐ１に印加されるテスト信号がＨレベルのとき入力回路２の受信信号Ｒ１にはＨレベルが出力され、Ｒ１を反転した信号＃Ｒ１により参照電圧選択信号ＶＲＳＥＬはＬレベルになっているため、参照電圧ＶＲＥＦはＶＲＬ（１／４＊電源電圧）が選択される。
よって、入力回路２のＨレベルに対する電圧マージン（Ｈ側電圧マージン）は３／４＊電源電圧となる。
【００４５】
次に本発明の他の実施例を図面を参照し説明する。図５は入出力バッファ回路の他の実施例の構成を示したブロック図である。
【００４６】
この入出力バッファ回路は、前記出力回路１と、前記参照電圧生成回路４と、これによって生成された参照電圧ＶＲＨ（３／４＊電源電圧レベル）を閾値として外部端子Ｐ１の信号の論理を判断する入力回路２−１と、参照電圧生成回路４によって生成された参照電圧ＶＲＬ（１／４＊電源電圧レベル）を閾値として外部端子Ｐ１の信号の論理を判断する入力回路２−２と、制御用選択回路５と、この出力ＤＳＥＬに従って、入力回路２−１、２−２の出力信号ＤＨ、ＨＬを切り換え受信信号Ｒ１とする受信信号選択回路７、インバータ６から構成されている。
【００４７】
制御用選択回路５は通常時はＴ１を、ＴＥＳＴ時は＃Ｒ１をそれぞれ選択して出力とし、受信信号選択回路７の切換信号を供給する。
【００４８】
この入出力バッファ回路の動作を説明すると、通常時（ＴＥＳＴ信号をデアサートしＥＮ１をアサート時）は入力信号Ｔ１のＨ／Ｌレベルに応じて、入力回路２−１出力（ＤＨ）／入力回路２−２出力（ＤＬ）を選択し受信信号Ｒ１とする。
【００４９】
ＴＥＳＴ時（ＴＥＳＴ信号をアサートし、ＥＮ１をデアサート時）に、外部端子Ｐ１に印加されるテスト信号がＬ（グランドレベル）からＨ（電源電圧レベル）に遷移する際には、出力ＤＨから出力ＤＬに切り換わり、テスト信号がＨからＬに遷移する際には、出力ＤＬから出力ＤＨに切り換わる。
【００５０】
これにより入力信号やその抽出動作のマージンが増加し、前記実施例と同様の効果が得られる。
【００５１】
【発明の効果】
以上説明した様に、本発明の入出力バッファは、同時双方向入出力バッファの入力回路部に、テスト時に入力回路の出力電圧（受信信号電圧）により参照電圧の選択を制御する回路を設け、テスト時に外部端子Ｐ１に印加された入力信号に対し常に電圧マージンが大きくなるような参照電圧信号が選択されるため、同時双方向入出力バッファを動作テスト時のテスト信号入出力回路として使用する際に、テスト入力信号に対する電圧マージンが大きくなり通常の入出力バッファと同様なテストが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例としての同時双方向入出力バッファの全体構成を示すブロック図。
【図２】本発明の実施例の同時双方向入出力バッファの通常モードで入力信号Ｔ１がＨｉｇｈの場合の動作を説明するタイムチャート。
【図３】本発明の実施例の同時双方向入出力バッファの通常モードで入力信号Ｔ１がｌｏｗの場合の動作を説明するタイムチャート。
【図４】本発明の実施例の同時双方向入出力バッファのテストモード時の動作を説明するタイムチャート。
【図５】本発明の他の実施例の全体構成を示したブロック図。
【符号の説明】
１ 出力回路
２、２−１、２−２ 入力回路
３ 参照電圧選択回路
４ 参照電圧生成回路
５ 制御用選択回路
６ インバータ
７ 受信信号選択回路
ＥＮ１ イネーブル信号
Ｐ１ 外部端子
Ｒ１ 受信信号
Ｔ１ 入力信号
【発明の属する技術分野】
本発明は同時双方向通信が可能な入出力バッファ回路やそれを含む集積回路に関し、特に入出力バッファのテスト時に入出力端子から安定してテストのための入力を受信できる入出力バッファ回路やそれを含む集積回路に関する。
【０００２】
【従来の技術】
本発明が関する入出力バッファは、半導体集積回路の同時双方向通信技術、更にはそのような通信を行う半導体回路及びそれに内蔵された同時双方向入出力バッファのテスト技術に関する。
【０００３】
一般に同時双方向通信技術は入力電圧レベルとして３値を判別する必要があるため、入力バッファの参照電圧レベルが２つ必要となり、入力信号レベルに対する電圧マージンが通常の入力バッファに比べ１／２に減少している。
【０００４】
又、この様な、同時双方向バッファ及びそれに接続される内部回路の動作をテストする際には、通常の入出力バッファと同様に出力バッファ部をハイインピーダンス状態にして出力バッファ出力が接続された入出力端子から入力信号を与える必要がある。
【０００５】
【発明が解決しようとする課題】
従って上記同時双方向入出力バッファを含む集積回路のテストでは、入出力端子に接続された伝送線（テスタのプローブ等）上の反射により入力信号に電圧マージン以上のノイズが発生し誤動作を起こすという問題がある。
【０００６】
特に、近年インターフェースの高速化に伴いデータ信号とクロック信号を同時に伝送し、受信部で同期化を行うソースクロック方式が必要になっており、このような回路の動作テストの際にクロック信号にノイズが発生した場合には内部の状態値が不定になりテストが不可能になってしまうという問題もある。
【０００７】
本発明の主な目的は、同時双方向入出力バッファを介した半導体回路の動作テストを通常の入出力バッファ（同時双方向通信機能を持たないバッファ）と同様にテストが可能になる仕組みを提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１の入出力バッファは、駆動入力信号を受けこれを外部端子を介して駆動する出力回路と、前記外部端子の電圧レベルを参照電圧レベルと比較し前記外部端子を介し受信する信号の論理レベルを判定し受信信号レベルとする入力回路と、前記出力回路の現在の駆動入力信号レベルに応じて前記入力回路へ供給する参照電圧を切り換えることにより、外部端子に接続された相手バッファとの同時双方向通信を可能とする入出力バッファにおいて、 入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記入力回路への参照電圧レベルを、かさ上げした第１レベル、かさ上げしない第２レベルの何れとするかを制御する手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記参照電圧レベルを決め、テストモード信号がアサートされたテスト状態では、前記入力回路の受信信号を参照し、前記第１レベル／第２レベルの内の現在の受信信号レベルと反対のレベルにある方を前記参照電圧とすることを特徴とする。
【０００９】
本発明の第２の入出力バッファは、前記第１の入出力バッファであって、前記制御手段が、前記通常状態では前記出力回路の現在の駆動入力信号を選択し、前記テスト状態では前記受信信号の反転出力信号を選択し出力する制御用選択回路と、この出力のハイ／ロウに従って、前記第１レベルの参照電圧出力／第２レベルの参照電圧出力を選択し前記入力回路へ供給する参照電圧とする参照電圧選択回路とを含むことを特徴とする。
【００１０】
本発明の第３の入出力バッファは、駆動入力信号を受けこれを外部端子を介して駆動する出力回路と、前記外部端子の電圧レベルを、かさ上げされた第１参照電圧レベルと比較しその結果信号を受信信号の第１の候補とする第１の入力回路と、前記外部端子の電圧レベルを、かさ上げされてない第２参照電圧レベルと比較しその結果信号を受信信号の第２の候補とする第２の入力回路と、前記出力回路の現在の駆動入力信号レベルに従って、前記二つの候補の何れかを選択し受信信号とすることで、外部端子に接続された対向するバッファ回路との同時双方向通信を可能とする入出力バッファにおいて、 入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記出力回路の現在の駆動入力信号レベルに従って前記第１の入力回路の出力或いは第２の入力回路の出力の何れかを選択し受信信号とする制御手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記選択を行い、テストモード信号がアサートされたテスト状態では前記受信信号を参照し、前記第１レベル／第２レベルの内、現在の受信信号レベルと反対のレベルにある参照電圧と比較した入力回路の出力を選択し受信信号とすることを特徴とする。
【００１１】
本発明の第４の入出力バッファは、前記第３の入出力バッファであって、前記制御手段が、前記通常状態では前記出力回路の現在の駆動入力信号を選択し、前記テスト状態では前記受信信号の反転信号を選択し出力する制御用選択回路と、この出力のハイ／ロウに従って、前記第１の入力回路の出力／第２の入力回路の出力を選択し前記受信信号とする受信信号選択回路とを含むことを特徴とする。
【００１２】
本発明の第５の入出力バッファは、前記第１乃至第４の何れかの入出力バッファであって、前記参照電圧の第１のレベルを電源電圧の３／４倍とし、第２のレベルを電源電圧の１／４倍とすることを特徴とする。
【００１３】
本発明の集積回路は、前記第１乃至第５の何れかの入出力バッファを含み、前記外部端子が集積回路の外部端子に接続されたことを特徴とする。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１に本発明の一実施例としての同時双方向入出力バッファを示す。この同時双方向入出力バッファは、現在の出力論理に応じて参照電圧レベルを切り換えることにより、インターフェース上の対向する同じ出力インピーダンスを持った他の同時双方向入出力バッファとの間で同時双方向通信を可能とする半導体集積回路である。
【００１５】
図１を参照し、出力回路１はイネーブル信号ＥＮ１をアサートすることで入力信号Ｔ１の論理に応じてインターフェースに接続される外部端子Ｐ１をインターフェースと同じインピーダンスで電源またはグランドに接続する回路であり、イネーブル信号ＥＮ１がデアサートされると入力信号Ｔ１によらずハイインピーダンス状態になる。ここで外部端子Ｐ１は集積回路の外部端子である。
【００１６】
入力回路２は外部端子Ｐ１を参照電圧ＶＲＥＦの電圧レベルを閾値として論理を判定し受信信号Ｒ１に出力する差動入力回路である。
【００１７】
参照電圧選択回路３は参照電圧選択信号ＶＲＳＥＬにより、２つの参照電圧ＶＲＨとＶＲＬの内の一つを選択するためのセレクタ回路である。
【００１８】
参照電圧生成回路４により、ＶＲＨには３／４＊電源電圧が、ＶＲＬには１／４＊電源電圧がそれぞれ出力される。ここで上記＊は乗算を意味している。又、ＶＲＨとはかさ上げされたレベルであり、ＶＲＬとはかさ上げされてないレベルである。
【００１９】
制御用選択回路５はテストモード選択信号ＴＥＳＴにより、出力回路１の入力信号Ｔ１と入力回路２の受信信号Ｒ１をインバータ６により論理を反転させた信号＃Ｒ１の内の一つを選択して参照電圧選択信号ＶＲＳＥＬに出力するセレクタ回路である。
【００２０】
通常動作時には、テストモード選択信号ＴＥＳＴはデアサートされており、参照電圧選択信号ＶＲＳＥＬには出力回路１の入力信号Ｔ１が出力され、入力信号Ｔ１がＨｉｇｈ（以下Ｈと省略）レベルの時にＶＲＥＦにはＶＲＨが出力され、入力信号Ｔ１がＬｏｗ（以下Ｌと省略）レベルの時にＶＲＥＦにはＶＲＬが出力される。
【００２１】
インターフェース上には出力回路１と同じ出力インピーダンスを持つ他の同時双方向入出力バッファが接続されており、出力回路１の入力信号Ｔ１がＨレベルの時には、対向する同時双方向入出力バッファの出力論理に応じて外部端子Ｐ１に電源電圧と１／２＊電源電圧のレベルが出力される。
【００２２】
この時に入力回路２の参照電圧はＶＲＨ（３／４＊電源電圧）が選択されており、この電圧レベルを閾値として対向する同時双方向入出力バッファの出力論理を判定し、入力回路２の受信信号Ｒ１に出力することが可能になる。
【００２３】
また、出力回路１の入力信号Ｔ１がＬレベルの時には、対向する同時双方向入出力バッファの出力論理に応じて外部端子Ｐ１に１／２電源電圧とグランドレベルが出力される。
【００２４】
この時に入力回路２の参照電圧は参照電圧ＶＲＬ（１／４＊電源電圧）が選択されており、この電圧レベルを閾値として対向する同時双方向入出力バッファの出力論理を判定し、入力回路２の受信信号Ｒ１に出力することが可能になる。
【００２５】
テスト時には、テストモード選択信号ＴＥＳＴがアサートされ、参照電圧選択信号ＶＲＳＥＬには入力回路２の受信信号Ｒ１の反転信号＃Ｒ１が出力される。
【００２６】
イネーブル信号ＥＮ１をデアサートすることにより出力回路１をハイインピーダンス状態にし、外部端子Ｐ１に直接テスト信号が印加されるため外部端子Ｐ１にはテスト信号のＨレベルとして電源電圧レベルが出力され、Ｌレベルとしてグランドレベルが出力される。
【００２７】
本発明では、この外部端子Ｐ１に印加されるテスト信号に対し、参照電圧選択信号ＶＲＳＥＬが変化し、Ｐ１の電圧のＬレベルからＨレベルへの遷移に対しては参照電圧としてＶＲＨ（３／４＊電源電圧）が選択され、ＨレベルからＬレベルへの遷移に対しては参照電圧としてＶＲＬ（１／４＊電源電圧）が選択される。
【００２８】
この様に、同時双方向入出力バッファを動作テスト時のテスト信号入出力回路として使用する際に、現在の受信信号に応じて参照電圧レベルを切り換えることによって、テスト入力信号に対する電圧マージンが大きくなるという効果が得られる。
【００２９】
尚、図１の出力回路１、入力回路２、参照電圧選択回路３、制御用選択回路５、参照電圧生成回路４、インバータ６は、当業者にとってよく知られておりその詳細な構成は省略する。
【００３０】
次に、本発明の実施の形態の動作について図面を参照して説明する。最初に通常動作時の同時双方向バッファの動作について図１と、図２及び図３のタイムチャートを用いて説明する。
【００３１】
図１を参照し、通常動作時には、テストモード選択信号ＴＥＳＴはデアサートされており、参照電圧選択信号ＶＲＳＥＬには出力回路１の入力信号Ｔ１が出力されている。
【００３２】
また、イネーブル信号ＥＮ１はアサートされており、外部端子Ｐ１には出力回路１の入力信号Ｔ１の論理が出力される。出力回路１の入力信号Ｔ１がＨレベルの場合、外部端子Ｐ１は出力回路１の出力インピーダンスで電源電圧ラインに接続され、出力回路１の入力信号Ｔ１がＬレベルの場合、外部端子Ｐ１は出力回路１の出力インピーダンスでグランドラインに接続される。
【００３３】
外部端子Ｐ１に接続されたインターフェース上には出力回路１と同じ出力インピーダンスを持つ他の同時双方向入出力バッファが接続されている。
【００３４】
図２を参照し出力回路１の入力信号Ｔ１がＨレベルの場合の動作を説明する。外部端子Ｐ１は出力回路１の出力インピーダンスで電源電圧ラインに接続されいるため、外部端子Ｐ１の電圧レベルは、インターフェース上に対向して接続されている他の同時双方向バッファの出力論理が１の場合は電源電圧レベルに、０の場合は１／２＊電源電圧レベルになる。
【００３５】
参照電圧選択信号ＶＲＳＥＬは出力回路１の入力信号Ｔ１によりＨレベルになっているため、参照電圧生成回路で生成されたＶＲＨ（３／４＊電源電圧レベル）を選択しており、入力回路２の参照電圧信号ＶＲＥＦは３／４＊電源電圧レベルになる。
【００３６】
よって、外部端子Ｐ１の電圧レベルは、入力回路２によって、このＶＲＥＦレベルを閾値として入力回路２の受信信号Ｒ１に出力される。
【００３７】
次に出力回路１の入力信号Ｔ１がＬレベルの場合について図３を用いて説明する。外部端子Ｐ１は出力回路１の出力インピーダンスでグランドラインに接続されいるため、外部端子Ｐ１の電圧レベルは、インターフェース上に対向して接続されている他の同時双方向バッファの出力論理が１の場合は１／２＊電源電圧レベルに、０の場合はグランドレベルになる。
【００３８】
参照電圧選択信号ＶＲＳＥＬは出力回路１の入力信号Ｔ１によりＬレベルになっているため、参照電圧生成回路で生成されたＶＲＬ（１／４＊電源電圧レベル）を選択しており、入力回路２の参照電圧信号ＶＲＥＦは１／４＊電源電圧レベルになる。
【００３９】
よって、外部端子Ｐ１の電圧レベルは、入力回路２によって、このＶＲＥＦレベルを閾値として入力回路２の受信信号Ｒ１に出力される。
【００４０】
次に、テスト時の動作について図４を用いて説明する。テスト時には、テストモード選択信号ＴＥＳＴがアサートされ、参照電圧選択信号ＶＲＳＥＬには入力回路２の受信信号Ｒ１の反転信号＃Ｒ１が出力される。
【００４１】
内部回路の動作をテストする際には、イネーブル信号ＥＮ１をデアサートすることにより出力回路１をハイインピーダンス状態にし、外部端子Ｐ１に直接テスト信号を印加するため外部端子Ｐ１にはテスト信号のＨレベルとして電源電圧レベルが出力され、Ｌレベルとしてグランドレベルが出力される。
【００４２】
外部端子Ｐ１に印加されるテスト信号がＬレベルのとき入力回路２の受信信号Ｒ１にはＬレベルが出力され、Ｒ１を反転した信号＃Ｒ１により参照電圧選択信号ＶＲＳＥＬはＨレベルになっているため、参照電圧ＶＲＥＦはＶＲＨ（３／４＊電源電圧）が選択される。
【００４３】
よって、入力回路２のＬレベルに対する電圧マージン（Ｌ側電圧マージン）は３／４＊電源電圧となる。
【００４４】
外部端子Ｐ１に印加されるテスト信号がＨレベルのとき入力回路２の受信信号Ｒ１にはＨレベルが出力され、Ｒ１を反転した信号＃Ｒ１により参照電圧選択信号ＶＲＳＥＬはＬレベルになっているため、参照電圧ＶＲＥＦはＶＲＬ（１／４＊電源電圧）が選択される。
よって、入力回路２のＨレベルに対する電圧マージン（Ｈ側電圧マージン）は３／４＊電源電圧となる。
【００４５】
次に本発明の他の実施例を図面を参照し説明する。図５は入出力バッファ回路の他の実施例の構成を示したブロック図である。
【００４６】
この入出力バッファ回路は、前記出力回路１と、前記参照電圧生成回路４と、これによって生成された参照電圧ＶＲＨ（３／４＊電源電圧レベル）を閾値として外部端子Ｐ１の信号の論理を判断する入力回路２−１と、参照電圧生成回路４によって生成された参照電圧ＶＲＬ（１／４＊電源電圧レベル）を閾値として外部端子Ｐ１の信号の論理を判断する入力回路２−２と、制御用選択回路５と、この出力ＤＳＥＬに従って、入力回路２−１、２−２の出力信号ＤＨ、ＨＬを切り換え受信信号Ｒ１とする受信信号選択回路７、インバータ６から構成されている。
【００４７】
制御用選択回路５は通常時はＴ１を、ＴＥＳＴ時は＃Ｒ１をそれぞれ選択して出力とし、受信信号選択回路７の切換信号を供給する。
【００４８】
この入出力バッファ回路の動作を説明すると、通常時（ＴＥＳＴ信号をデアサートしＥＮ１をアサート時）は入力信号Ｔ１のＨ／Ｌレベルに応じて、入力回路２−１出力（ＤＨ）／入力回路２−２出力（ＤＬ）を選択し受信信号Ｒ１とする。
【００４９】
ＴＥＳＴ時（ＴＥＳＴ信号をアサートし、ＥＮ１をデアサート時）に、外部端子Ｐ１に印加されるテスト信号がＬ（グランドレベル）からＨ（電源電圧レベル）に遷移する際には、出力ＤＨから出力ＤＬに切り換わり、テスト信号がＨからＬに遷移する際には、出力ＤＬから出力ＤＨに切り換わる。
【００５０】
これにより入力信号やその抽出動作のマージンが増加し、前記実施例と同様の効果が得られる。
【００５１】
【発明の効果】
以上説明した様に、本発明の入出力バッファは、同時双方向入出力バッファの入力回路部に、テスト時に入力回路の出力電圧（受信信号電圧）により参照電圧の選択を制御する回路を設け、テスト時に外部端子Ｐ１に印加された入力信号に対し常に電圧マージンが大きくなるような参照電圧信号が選択されるため、同時双方向入出力バッファを動作テスト時のテスト信号入出力回路として使用する際に、テスト入力信号に対する電圧マージンが大きくなり通常の入出力バッファと同様なテストが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例としての同時双方向入出力バッファの全体構成を示すブロック図。
【図２】本発明の実施例の同時双方向入出力バッファの通常モードで入力信号Ｔ１がＨｉｇｈの場合の動作を説明するタイムチャート。
【図３】本発明の実施例の同時双方向入出力バッファの通常モードで入力信号Ｔ１がｌｏｗの場合の動作を説明するタイムチャート。
【図４】本発明の実施例の同時双方向入出力バッファのテストモード時の動作を説明するタイムチャート。
【図５】本発明の他の実施例の全体構成を示したブロック図。
【符号の説明】
１ 出力回路
２、２−１、２−２ 入力回路
３ 参照電圧選択回路
４ 参照電圧生成回路
５ 制御用選択回路
６ インバータ
７ 受信信号選択回路
ＥＮ１ イネーブル信号
Ｐ１ 外部端子
Ｒ１ 受信信号
Ｔ１ 入力信号
Claims (6)
- 駆動入力信号を受けこれを外部端子を介して駆動する出力回路と、前記外部端子の電圧レベルを参照電圧レベルと比較し前記外部端子を介し受信する信号の論理レベルを判定し受信信号レベルとする入力回路と、前記出力回路の現在の駆動入力信号レベルに応じて前記入力回路へ供給する参照電圧を切り換えることにより、外部端子に接続された相手バッファとの同時双方向通信を可能とする入出力バッファにおいて、
入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記入力回路への参照電圧レベルを、かさ上げした第１レベル、かさ上げしない第２レベルの何れとするかを制御する手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記参照電圧レベルを決め、テストモード信号がアサートされたテスト状態では、前記入力回路の受信信号を参照し、前記第１レベル／第２レベルの内の現在の受信信号レベルと反対のレベルにある方を前記参照電圧とすることを特徴とする入出力バッファ。 - 前記制御手段が、前記通常状態では前記出力回路の現在の駆動入力信号を選択し、前記テスト状態では前記受信信号の反転出力信号を選択し出力する制御用選択回路と、この出力のハイ／ロウに従って、前記第１レベルの参照電圧出力／第２レベルの参照電圧出力を選択し前記入力回路へ供給する参照電圧とする参照電圧選択回路とを含むことを特徴とする請求項１記載の入出力バッファ。
- 駆動入力信号を受けこれを外部端子を介して駆動する出力回路と、前記外部端子の電圧レベルを、かさ上げされた第１参照電圧レベルと比較しその結果信号を受信信号の第１の候補とする第１の入力回路と、前記外部端子の電圧レベルを、かさ上げされてない第２参照電圧レベルと比較しその結果信号を受信信号の第２の候補とする第２の入力回路と、前記出力回路の現在の駆動入力信号レベルに従って、前記二つの候補の何れかを選択し受信信号とすることで、外部端子に接続された対向するバッファ回路との同時双方向通信を可能とする入出力バッファにおいて、
入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記出力回路の現在の駆動入力信号レベルに従って前記第１の入力回路の出力或いは第２の入力回路の出力の何れかを選択し受信信号とする制御手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記選択を行い、テストモード信号がアサートされたテスト状態では前記受信信号を参照し、前記第１レベル／第２レベルの内、現在の受信信号レベルと反対のレベルにある参照電圧と比較した入力回路の出力を選択し受信信号とすることを特徴とする入出力バッファ。 - 前記制御手段が、前記通常状態では前記出力回路の現在の駆動入力信号を選択し、前記テスト状態では前記受信信号の反転信号を選択し出力する制御用選択回路と、この出力のハイ／ロウに従って、前記第１の入力回路の出力／第２の入力回路の出力を選択し前記受信信号とする受信信号選択回路とを含むことを特徴とする請求項３記載の入出力バッファ。
- 前記参照電圧の第１のレベルを電源電圧の３／４倍とし、第２のレベルを電源電圧の１／４倍とすることを特徴とする請求項１乃至４の何れかに記載の入出力バッファ。
- 請求項１乃至５の何れかに記載の入出力バッファを含み、前記外部端子が集積回路の外部端子に接続されたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002249464A JP3714316B2 (ja) | 2002-08-28 | 2002-08-28 | 入出力バッファ及び集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002249464A JP3714316B2 (ja) | 2002-08-28 | 2002-08-28 | 入出力バッファ及び集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004088641A JP2004088641A (ja) | 2004-03-18 |
| JP3714316B2 true JP3714316B2 (ja) | 2005-11-09 |
Family
ID=32056569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002249464A Expired - Fee Related JP3714316B2 (ja) | 2002-08-28 | 2002-08-28 | 入出力バッファ及び集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3714316B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788224B1 (ko) | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 출력 버퍼 회로 |
| JP4221426B2 (ja) | 2006-08-16 | 2009-02-12 | エルピーダメモリ株式会社 | 入出力回路 |
| JP5347270B2 (ja) * | 2008-01-08 | 2013-11-20 | 富士通セミコンダクター株式会社 | 半導体装置及びその制御方法 |
-
2002
- 2002-08-28 JP JP2002249464A patent/JP3714316B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004088641A (ja) | 2004-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3699764B2 (ja) | ドライバ回路装置及びインターフェース | |
| JP3573701B2 (ja) | 出力バッファ回路 | |
| US8090267B2 (en) | Complementary optical wiring apparatus | |
| RU2369977C2 (ru) | Устройство сопряжения токового режима для высокоскоростной связи вне микросхем | |
| US20100019815A1 (en) | Circuits and Methods Employing a Local Power Block for Leakage Reduction | |
| US11824533B1 (en) | Level-conversion circuits utilizing level-dependent inverter supply voltages | |
| JP3714316B2 (ja) | 入出力バッファ及び集積回路 | |
| JP5109717B2 (ja) | 送信回路 | |
| US6301182B1 (en) | Semiconductor memory device | |
| TWI642276B (zh) | 時脈緩衝器電路和積體電路 | |
| US6700401B2 (en) | Reduced noise line drivers and method of operation | |
| US7378877B2 (en) | Output buffer circuit | |
| US6710638B2 (en) | Voltage conversion circuit and semiconductor device | |
| JP2005010973A (ja) | 双方向バス駆動回路及び双方向バス回路 | |
| US6367044B1 (en) | Semiconductor integrated circuit device | |
| US7719323B2 (en) | Signal receiver circuit capable of improving area and power efficiency in semiconductor integrated circuits | |
| JP3783699B2 (ja) | 出力バッファ回路 | |
| JP3758488B2 (ja) | 受信回路 | |
| US8350613B2 (en) | Signal delay circuit, clock transfer control circuit and semiconductor device having the same | |
| US6646473B1 (en) | Multiple supply voltage dynamic logic | |
| US7080185B2 (en) | Bus control device altering drive capability according to condition | |
| US7365572B2 (en) | Multipath input buffer circuits | |
| US6636076B2 (en) | Quad state logic design methods, circuits, and systems | |
| JP3184101B2 (ja) | 半導体装置 | |
| US7349448B2 (en) | Distributed multiplexing circuit with built-in repeater |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040420 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050308 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050627 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050802 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050815 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080902 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120902 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |