JP3573701B2 - 出力バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に搭載され、半導体集積回路装置の内部で処理された論理情報を適切な論理信号に変換して装置外部に送出する出力バッファ回路に関し、特に伝送線路の減衰量に応じて送出側であらかじめ適切な波形強調を行う機能(プレエンファシス機能)を有する出力バッファ回路に関する。
【0002】
【従来の技術】
従来、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路として、伝送線路上での信号の減衰量に応じて信号波形を強調するいわゆるプレエンファシス機能を有するものがある。この種の出力バッファ回路は、一般的にカレントモード型回路(電流量で表された信号を取り扱う回路)により実現されるが、このカレントモード型回路は、その構成上の理由から低い電源電圧での動作には不利である。
【0003】
しかしながら、近年における半導体集積回路の微細加工技術の進展に伴い、動作電圧低下による低消費電力化が進み、より低い電源電圧でより高速に動作することが要求されている。この要請に応えるための従来技術として、例えば、特開2000−68816号公報に開示された技術が知られている。この従来技術に係る出力バッファ回路は、図6に示す出力段と図示しない制御回路とによって構成される。ここで、この出力段は、第1のインピーダンス回路なるNチャネル電界効果トランジスタN11,N13,N15を高電位電源VDDと出力端子との間に接続し、第2のインピーダンス回路なるNチャネル電界効果トランジスタN12,N14,N16を出力端子と低電位電源VSSとの間に接続している。
【0004】
ここで、第1のインピーダンス回路をなすNチャネル電界効果トランジスタN11,N13,N15のゲート電極には、制御信号A1,A2,A3が与えられ、第2のインピーダンス回路をなすNチャネル電界効果トランジスタN12,N14,N16のゲート電極には、制御信号A1,A2,A3をインバータINV11,INV12,INV13により反転された信号が与えられる。そして、第1のインピーダンス回路と第2のインピーダンス回路とのインピーダンス比が少なくとも3つの異なる所定の値のいずれかになるように、かつ、第1のインピーダンス回路のコンダクタンスと第2のインピーダンス回路のコンダクタンスの総和が前記インピーダンス比に依存しないように、第1および第2のインピーダンス回路の各電界効果トランジスタの導通が制御される。これにより、プレエンファシス量によらず出力インピーダンスを所望の値(一定値)にほぼ保つことができる。
【0005】
【発明が解決しようとする課題】
ところで、この従来技術では、一般的なカレントモード型回路に比べて、より低い電源電圧にて動作可能ではあるが、第1および第2のインピーダンス回路を構成する各電界効果トランジスタの導通を制御するための制御回路を必要とする。この制御回路は、送出すべきデータ自体を用いて論理積(AND)や論理和(OR)等の論理演算を行うことでプレエンファシス処理に必要とされる制御信号A3,A2,A1を生成するものであるため、出力バッファ回路の入力部から出力部までの伝播遅延時間が大きくなり、その間に電源ノイズや電圧変動の影響を受け易く、ジッタが増大するため、高速動作が制限されるという問題がある。
【0006】
本発明は、上記事情に鑑みてなされたもので、プレエンファシス機能を有しながらも、低電源電圧で動作すると共に、入力部から出力部までの伝播遅延時間が短い出力バッファ回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、本発明は、プレエンファシス機能を有し、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路において、前記伝送線路に送出すべき論理信号の論理値を与える第1の論理信号を入力して前記伝送線路を駆動する第1のバッファ(例えば後述する第1のバッファB1に相当する構成要素)と、前記第1の論理信号に対して所定の論理関係を有する第2の論理信号を入力し、前記第1のバッファと協調して前記伝送線路を駆動する第2のバッファ(例えば後述する第2のバッファB2に相当する構成要素)とを備え、前記第2のバッファの出力インピーダンスは、前記伝送線路での信号の減衰量が改善される限度において前記第1のバッファの出力インピーダンスよりも高く設定されたことを特徴とする。
また、前記出力バッファ回路において、前記第2のバッファは、プレエンファシス機能の要否に応じて活性状態が制御される1または2以上のトライステート型バッファ(例えば後述するトライステート型バッファB20,B21,B22に相当する構成要素)からなることを特徴とする。
【0008】
前記出力バッファ回路において、前記第1のバッファは、電流経路が高位の電源と出力端子との間に接続されてゲート電極が第1の入力端子に接続された第1のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第1の入力端子に接続された第1のNチャネル電界効果トランジスタとを備え、前記第2のバッファは、電流経路が高位の電源と前記出力端子との間に接続されてゲート電極が第2の入力端子に接続された第2のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第2の入力端子に接続された第2のNチャネル電界効果トランジスタとを備え、前記第1のPチャネル電界効果トランジスタの駆動能力は、前記第2のNチャネル電界効果トランジスタの駆動能力より大きく、前記第1のNチャネル電界効果トランジスタの駆動能力は、前記第2のPチャネル電界効果トランジスタの駆動能力より大きく設定されたことを特徴とする。
【0009】
前記出力バッファ回路において、前記第1のバッファは、電流経路が高位の電源と出力端子との間に接続されてゲート電極が第1の入力端子に接続された第1のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第1の入力端子に接続された第1のNチャネル電界効果トランジスタとを備え、前記第2のバッファは、電流経路が高位の電源と前記出力端子との間に接続されてゲート電極が第2の入力端子に接続された第2のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第2の入力端子に接続された第2のNチャネル電界効果トランジスタと、電流経路が前記第2のPチャネル電界効果トランジスタと直列に接続されてプレエンファシス処理の要否に応じて導通状態が制御される第3のPチャネル電界効果トランジスタと、電流経路が前記第2のNチャネル電界効果トランジスタと直列に接続されて前記第3のPチャネル電界効果トランジスタと同時的に導通制御される第3のNチャネル電界効果トランジスタとを有するトライステート型バッファを備え、前記第1のPチャネル電界効果トランジスタの駆動能力は、前記第2および第3のNチャネル電界効果トランジスタからなる直列回路の駆動能力より大きく設定され、前記第1のNチャネル電界効果トランジスタの駆動能力は、前記第2および第3のPチャネル電界効果トランジスタからなる直列回路の駆動能力より大きく設定されたことを特徴とする。
【0010】
前記出力バッファ回路において、前記第1のバッファは、電流経路が高位の電源と出力端子との間に接続されてゲート電極が第1の入力端子に接続された第1のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第1の入力端子に接続された第1のNチャネル電界効果トランジスタとを備え、前記第2のバッファは、電流経路が高位の電源と前記出力端子との間に接続されてゲート電極が第2の入力端子に接続された第2のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第2の入力端子に接続された第2のNチャネル電界効果トランジスタと、電流経路が前記第2のPチャネル電界効果トランジスタと直列に接続されてプレエンファシス処理の要否に応じて導通状態が制御される第3のPチャネル電界効果トランジスタと、電流経路が前記第2のNチャネル電界効果トランジスタと直列に接続されて前記第3のPチャネル電界効果トランジスタと同時的に導通制御される第3のNチャネル電界効果トランジスタとを有する複数のトライステート型バッファを備え、前記第1のPチャネル電界効果トランジスタの駆動能力は、前記複数のトライステート型バッファがそれぞれ備える前記第2および第3のNチャネル電界効果トランジスタからなる直列回路の駆動能力の和より大きく設定され、前記第1のNチャネル電界効果トランジスタの駆動能力は、前記複数のトライステート型バッファがそれぞれ備える前記第2および第3のPチャネル電界効果トランジスタからなる直列回路の駆動能力の和より大きく設定されたことを特徴とする。
【0011】
前記出力バッファ回路において、前記伝送線路は、終端電源に接続された終端抵抗により終端処理されたことを特徴とする。
前記出力バッファ回路において、前記伝送線路は、高位の電源に接続された第1の終端抵抗と、低位の電源に接続された第2の終端抵抗とにより終端処理されたことを特徴とする。
【0012】
前記出力バッファ回路において、前記第1のバッファの出力インピーダンスを前記伝送線路の特性インピーダンスに整合させたことを特徴とする。
前記出力バッファ回路において、前記第2のバッファは、前記伝送線路での論理信号の減衰量が大きく前記プレエンファシス処理が必要とされる場合に活性状態とされ、前記伝送線路の減衰量が小さく前記プレエンファシス処理が不要とされる場合に非活性状態とされることを特徴とする。
前記出力バッファ回路において、前記第2のバッファは、テスト時に非活性状態とされることを特徴とする。
前記出力バッファ回路において、前記複数のトライステート型バッファのうちの第n番目(n:2以上の整数)のものは、第n−1番目のものに対し約2分の1倍の駆動能力を有することを特徴とする出力バッファ回路。
【0013】
前記出力バッファ回路において、前記複数のトライステート型バッファの活性状態は、プレエンファシス量を表すバイナリ符号に基づき制御されることを特徴とする。
前記出力バッファ回路において、前記複数のトライステート型バッファは、前記伝送線路の減衰量に応じて選択的に活性状態が制御されることを特徴とする。前記出力バッファ回路において、前記第2のバッファは、テスト時に前記プレエンファシス量が最小となるように活性状態が制御されることを特徴とする。
【0014】
以下、本発明の主な作用を説明する。
本発明に係る出力バッファ回路は、送出すべき信号系列に対応する第1の論理信号を第1の入力端子を介して入力し、この第1の論理信号と所定の論理関係を有する第2の論理信号(例えば、送出すべき第1の論理信号の信号系列を1ビット遅らせかつ反転した信号系列)を第2の入力端子を介して入力する。ここで、第2のバッファは、第1のバッファと協調して伝送線路を駆動する。例えば、第1の論理信号と第2の論理信号の論理値が同じ場合、第1および第2のバッファは、同一の論理値を有する論理信号を出力する。このとき、第2のバッファの出力インピーダンスは、伝送線路での信号の減衰量が改善されるように設定されているので、見かけ上、この出力バッファ回路の出力インピーダンスが有効に低下し(駆動能力が増加し)、エンファシスされた電圧(例えば、図2に示すVoh1、Vol1)を有する論理信号が出力される。
【0015】
また、例えば、第1の論理信号と第2の論理信号の論理値が異なる場合、第2のバッファは、第1のバッファが出力する論理値とは反対の論理値を有する論理信号を出力する。このとき、第2のバッファの出力インピーダンスは、第1のバッファの出力インピーダンスよりも高く設定されているので、第1のバッファから出力される論理信号の論理値は維持される。この結果、見かけ上、この出力バッファ回路の出力インピーダンスが増加し(駆動能力が低下し)、ディエンファシス(非強調)された電圧(例えば、図2に示すVoh2、Vol2)を有する論理信号が出力される(図2参照)。
【0016】
以上のように、送出すべき第1の論理信号の論理値が変化する場合は送出される論理信号の波形が強調され、また、論理値が変化せずに同一の論理値を維持する場合は波形が強調されず(非強調され)、伝送線路に送出される論理信号の電圧が、次の信号変化に備えて論理しきい値電圧(VTT)に近づく。
従って、本発明によれば、送出すべき第1の論理信号の送信波形の高周波成分が増強され、損失の大きい(すなわち長いまたは細い)ケーブルやプレント基板の配線などの伝送線路を通過した後に得られる受信信号の波形のいわゆる「アイ開口(eye−pattern)」が改善されるという効果がある。従って、プレエンファシス機能を持たない出力バッファ回路と比べて、より細いケーブルでより長い距離を高いビットレートで伝送可能になる。
【0017】
また、CMOS型回路構成を基本としているので、カレントモード型の回路構成に比べてより低い電源電圧での動作が可能となる。さらに、プレエンファシス動作の制御を行う上で、第1および第2の論理信号などの入力信号に対して論理積(AND)や論理和(OR)などの論理演算を必要としないので、入力部から出力部までの伝播遅延時間が低減され、したがって高速動作に適しているという効果も得られる。
【0018】
【発明の実施の形態】
以下、図面を参照しながら、本発明の第1ないし第3の実施の形態を順に説明する。
<第1の実施の形態>
図1に、この発明の第1の実施の形態に係る出力バッファ回路の構成を示す。この出力バッファ回路は、プレエンファシス機能を有し、分布定数回路として振る舞う伝送線路Lに論理信号を送出するためのものであって、カレントビット入力端子TA、反転プレビット入力端子TB、第1の入力端子TIN1、第2の入力端子TIN2、インバータINV1、インバータINV2、第1のバッファB1、第2のバッファB2、出力端子TOUT、および受信側の受信端子TRVに接続された終端抵抗Rtから構成される。この伝送線路Lの始端は、この出力バッファ回路の出力端子TOUTに接続され、その終端は受信側の受信端子TRVに接続される。
【0019】
ここで、インバータINV1は、伝送線路Lに送出すべき論理信号と同一の論理値を有するカレントビット信号S01をカレントビット入力端子TAを介して入力し、この反転信号を第1の論理信号S1として出力するものである。この第1の論理信号S1は、伝送線路Lに送出すべき論理信号の論理値を与えるものであって、第1の入力端子TIN1を介して第1のバッファB1の入力部に与えられる。第1のバッファB1は、この第1の論理信号S1を入力して伝送線路Lを駆動するものである。
【0020】
インバータINV2は、プレエンファシスおよびディエンファシスを指定するための反転プレビット信号を反転プレビット入力端子TBを介して入力し、この反転信号を第2の論理信号S2として出力するものである。この反転プレビット信号と上述のカレントビット信号は、伝送線路Lに送出される論理信号の波形に対してプレエンファシスまたはディエンファシスが行われるような論理関係を有するものとして予め生成される。これら反転プレビット信号およびカレントビット信号は、第1の論理信号S1と第2の論理信号S2との間の所定の論理関係、すなわち伝送線路Lに送出される論理信号の波形に対してプレエンファシスまたはディエンファシスが行われるような論理関係を与える。この実施の形態では、第2の論理信号S2は、遅くとも第1の論理信号S1の遷移時に、この第1の論理信号が遷移する直前に第1のバッファB1から出力されていた論理信号の論理値とは反対の論理値を有する。
【0021】
第2の論理信号S2は、第2の入力端子TIN2を介して第2のバッファB2の入力部に与えられる。第2のバッファB2は、第1の論理信号S1に対して上述の所定の論理関係を有する第2の論理信号S2を入力し、第1のバッファB1と協調して伝送線路Lを駆動するものである。第2のバッファB2の出力インピーダンスは、伝送線路Lでの信号の減衰量が改善される限度において第1のバッファB1の出力インピーダンスよりも高く設定される。
【0022】
以下、詳細に、この出力バッファ回路の構成を説明する。
この出力バッファ回路において、第1のバッファB1は、第1のPチャネル電界効果トランジスタP1および第1のNチャネル電界効果トランジスタN1からなるCMOSインバータとして構成される。この第1のPチャネル電界効果トランジスタP1の電流経路は、高位の電源VDDと出力端子TOUTとの間に接続され、そのゲート電極は第1の入力端子TIN1に接続される。また第1のNチャネル電界効果トランジスタN1の電流経路は、低位の電源VSSと出力端子TOUTとの間に接続され、そのゲート電極は第1の入力端子TIN1に接続される。
【0023】
第2のバッファB2は、第2のPチャネル電界効果トランジスタP2および第2のNチャネル電界効果トランジスタN2からなるCMOSインバータとして構成される。この第2のPチャネル電界効果トランジスタP2の電流経路は、高位の電源VDDと出力端子TOUTとの間に接続され、そのゲート電極は第2の入力端子TIN2に接続される。また第2のNチャネル電界効果トランジスタN2の電流経路は、低位の電源VSSと出力端子TOUTとの間に接続され、そのゲート電極は第2の入力端子TIN2に接続される。ここで、上述の第1のPチャネル電界効果トランジスタP1の駆動能力(例えばオン抵抗の小ささで表される量)は、第2のNチャネル電界効果トランジスタN2の駆動能力より大きく、かつ、第1のNチャネル電界効果トランジスタN1の駆動能力は、第2のPチャネル電界効果トランジスタP2の駆動能力より大きく設定されている。
【0024】
さらに、具体的に説明する。
第1のバッファB1において、第1のPチャネル電界効果トランジスタP1のソース電極は高位の電源VDDに接続され、第1のNチャネル電界効果トランジスタN1のソース電極は低位の電源VSSに接続され、これらのドレイン電極は出力端子TOUTに接続されている。一方、第2のバッファB2において、第2のPチャネル電界効果トランジスタP2のソース電極は高位の電源VDDに接続され、第2のNチャネル電界効果トランジスタN2のソース電極は低位の電源VSSに接続され、これらのドレイン電極は、上述の出力端子TOUTに接続されている。第1のPチャネル電界効果トランジスタP1および第1のNチャネル電界効果トランジスタN1のゲート電極は第1の入力端子TIN1に共通接続され、第2のPチャネル電界効果トランジスタP2および第2のNチャネル電界効果トランジスタN2のゲート電極は第2の入力端子TIN2に共通接続される。
【0025】
出力端子TOUTは、伝送線路Lの始端に接続される。この伝送線路Lの終端、すなわち受信側の受信端子TRVは、その特性インピーダンスに整合する終端抵抗を介して終端電源VTTに接続される。ただし、高位の電源VDDと低位の電源VSSと終端電源VTTは、下式(1)の関係を有するものとする。
VDD > VTT > VSS ・・・(1)
なお、この実施の形態では、終端電圧は、論理値0と論理値1との境界を与える論理しきい値に等しいものとする。したがって、伝送線路L上の論理信号は、終端電圧VTTを境とし、その論理値に応じて高い電圧または低い電圧となる。
【0026】
以下、第1の実施の形態1の動作を説明する。
まず、プレエンファシス動作について、図2に示すタイミング波形を参照して説明する。この波形例では、カレントビット信号として信号系列「001101000」を図示しない回路系から入力する。一方、反転プレビット信号として、カレントビット信号の信号系列を1ビット遅らせ、かつ反転した信号系列「111001011」を入力する。
【0027】
カレントビット信号と反転プレビット信号がともに論理値1の場合、第1のPチャネル電界効果トランジスタP1と第2のPチャネル電界効果トランジスタP2がオンし、第1のNチャネル電界効果トランジスタN1と第2のNチャネル電界効果トランジスタN2がオフする。この結果、送出すべき論理信号の論理値1の波形に対してプレエンファシスが行われる。この場合、キルヒホッフの法則を適用して、エンファシス時のハイレベルの出力電圧(Voh1)は下式(2)で表わされる。
Voh1 = VTT+(VDD−VTT)Rt/{Rt+(Rp1//Rp2)} ・・・(2)
ここで、Rtは終端抵抗、Rp1は第1のPチャネル電界効果トランジスタP1のオン抵抗、Rp2は第2のPチャネル電界効果トランジスタP2のオン抵抗を表わす。
【0028】
一方、カレントビット信号と反転プレビット信号がともに論理値0の場合は、第1のPチャネル電界効果トランジスタP1と第2のPチャネル電界効果トランジスタP2がオフし、第1のNチャネル電界効果トランジスタN1と第2のNチャネル電界効果トランジスタN2がオンする。この結果、送出すべき論理信号の論理値0の波形に対してプレエンファシスが行われる。この場合、キルヒホッフの法則を適用して、エンファシス時のロウレベル出力電圧(Vol1)は下式(3)で表わされる。
Vol1 = VTT−(VTT−VSS)Rt/{Rt+(Rn1//Rn2)} ・・・(3)
ここで、Rn1は第1のNチャネル電界効果トランジスタN1のオン抵抗、Rn2は第2のNチャネル電界効果トランジスタN2のオン抵抗を表わす。
【0029】
他方、カレントビット信号が論理値1で、反転プレビット信号が論理値0の場合、第1のPチャネル電界効果トランジスタP1と第2のNチャネル電界効果トランジスタN2がオンし、第1のNチャネル電界効果トランジスタN1と第2のPチャネル電界効果トランジスタP2がオフする。この結果、送出すべき論理信号の論理値1の波形に対してディエンファシスが行われる。この場合、キルヒホッフの法則を適用して、ディエンファシス時のハイレベル出力電圧(Voh2)は下式(4)で表わされる。
Voh2 = VTT+{Rn2(VDD−VTT)−Rp1(VTT−VSS)}Rt/(Rp1・Rn2+Rn2・Rt+Rt・Rp1)・・・(4)
【0030】
ただし、Voh2が論理しきい値である終端電源VTTより高い電圧となることを保証するために、第1のPチャネル電界効果トランジスタP1の駆動能力を第2のNチャネル電界効果トランジスタN2の駆動能力より大きく設定する必要がある。すなわち、下式(5)の関係を満足する必要がある。
Rp1 < Rn2 ・・・(5)
【0031】
他方、カレントビット信号が論理値0で、反転プレビット信号が論理値1の場合、第1のPチャネル電界効果トランジスタP1と第2のNチャネル電界効果トランジスタN2がオフし、第1のNチャネル電界効果トランジスタN1と第2のPチャネル電界効果トランジスタP2がオンする。この結果、送出すべき論理信号の論理値0の波形に対してディエンファシスが行われる。この場合、キルヒホッフの法則を適用して、ディエンファシス時のロウレベル出力電圧Vol2は下式(6)で表わされる。
Vol2 = VTT−{Rp2(VTT−VSS)−Rn1(VDD−VTT)}Rt/(Rn1・Rp2+Rp2・Rt+Rt・Rn1)・・・(6)
【0032】
ただし、ロウレベル出力電圧Vol2が論理しきい値である終端電圧VTTより低い電圧となることを保証するために、第1のNチャネル電界効果トランジスタN1の駆動能力を第2のPチャネル電界効果トランジスタP2の駆動能力より大きく設定する必要がある。すなわち、下式(7)の関係を満足する必要がある。
Rn1 < Rp2 ・・・(7)
【0033】
ここで、上述のハイレベル出力電圧Voh1,Voh2およびロウレベル出力電圧Vol1,Vol2の一例を示す。
例えば、
VDD = 1.5V,VSS = 0V, VTT = 0.75V
Rt = 50Ω, Rp1 = 50Ω,Rn1 = 50Ω,Rp2 = 100Ω,Rn2 = 100Ω
とすると、
Voh1 = 1.2V(プレエンファシスされたハイレベル出力電圧)
Voh2 = 0.9V(ディエンファシスされたハイレベル出力電圧)
Vol1 = 0.3V(プレエンファシスされたロウレベル出力電圧)
Vol2 = 0.6V(ディエンファシスされたロウレベル出力電圧)
という4種類の出力電圧が得られる。
【0034】
このように、カレントビット信号の論理値が0から1に変化する場合は、ハイレベル出力電圧Voh1が出力されて論理値1の波形が強調される(エンファシス動作)。一方、カレントビット信号の論理値が1を維持する場合は、ハイレベル出力電圧Voh2が出力されて論理しきい値を与える終端電源VTTにあらかじめ近づき、次の信号変化(論理値が1から0への変化)に備える(ディエンファシス動作)。また、カレントビット信号の論理値が1から0に変化する場合は、ロウレベル出力電圧Vol1が出力されて論理値0の波形が強調される(エンファシス動作)。一方、カレントビット信号の論理値が0を維持する場合は、ロウレベル出力電圧Vol2が出力されて論理しきい値を与える終端電源VTTにあらかじめ近づき、次の信号変化(論理値が0から1への変化)に備える(ディエンファシス動作)。
【0035】
従って、第1の実施の形態によれば、伝送される信号に減衰が生じるプレント基板上の配線やケーブルなどの伝送線路を通過した後では、伝送線路の受信信号電圧振幅変動と受信信号タイミング変動とを考慮した正常受信領域を示すいわゆる「アイ開口(eye−pattern)」が改善され、より高いビットレートでより遠い距離まで信号を伝送することが可能となる。また、この実施の形態は、基本的にCMOS型回路構成であるから、従来のカレントモード型回路構成に比べてより低い電源電圧での動作が可能となる。また、エンファシス機能のオン/オフを切り替えるための信号変化を検出する排他的論理和ゲート等を信号経路に挿入する必要がないので、カレントビット入力端子TAから出力端子TOUTまでの素子数が2段と少なく、信号伝播時間が短くなる。また、第1のPチャネル電界効果トランジスタP1のオン抵抗Rp1と第1のNチャネル電界効果トランジスタN1のオン抵抗Rn1をともに伝送線路Lの特性インピーダンスに整合させておけば、送信側での信号反射を抑制することが可能となる。
【0036】
なお、上述の第1の実施の形態では、終端電源VTTを適用した終端方式を採用したが、これに限定されることなく、この伝送線路の終端方式として、図3に示すように、いわゆるテブナンの定理を適用した終端方式を用いてもよい。この場合、特性インピーダンスの2倍の抵抗値を有する1対の終端抵抗Rt1,Rt2が高位の電源VDDと低位の電源VSSとの間に必要となるが、終端のための特別な終端電源VTTが不要となり、1電源化が可能となる。
【0037】
<第2の実施の形態>
以下、第2の実施の形態を説明する。
第2の実施の形態の基本構成は、上述の第1の実施の形態と共通するが、本実施の形態では、プレエンファシス機能の活性状態(イネーブル/ディスエーブル)の制御を可能としている。その構成を図4に示す。この出力バッファ回路は、上述の図1に示す第1の実施の形態に係る構成において、第2のバッファB2に代えて、プレエンファシス機能の要否に応じて活性状態が制御されるトライステート型バッファB20と、活性状態を制御するための制御信号TSを反転させるインバータINV3とを備える。
【0038】
以下、構成を詳細に説明する。
なお、インバータINV1、第1のバッファB1、伝送路L、終端抵抗Rtについては、上述の第1の実施の形態と同様であり、その説明を省略する。
図4において、トライステート型バッファB20は、高位の電源VDDと低位の電源VSSとの間に電流経路が直列接続された第2のPチャネル電界効果トランジスタP2と、第3のPチャネル電界効果トランジスタP3と、第2のNチャネル電界効果トランジスタN2と、第3のNチャネル電界効果トランジスタN3とから構成される。
【0039】
第2のPチャネル電界効果トランジスタP2の電流経路は高位の電源VDDと出力端子TOUTとの間に接続され、そのゲート電極は第2の入力端子TIN2に接続される。第2のNチャネル電界効果トランジスタN2の電流経路は低位の電源VSSと出力端子TOUTとの間に接続され、そのゲート電極は第2の入力端子TIN2に接続される。第3のPチャネル電界効果トランジスタP3の電流経路は第2のPチャネル電界効果トランジスタP2と直列に接続され、第3のNチャネル電界効果トランジスタN3の電流経路は第2のNチャネル電界効果トランジスタN2と直列に接続される。
【0040】
ここで、第1のPチャネル電界効果トランジスタP1の駆動能力は、第2のNチャネル電界効果トランジスタN2および第3のNチャネル電界効果トランジスタN3からなる直列回路の駆動能力より大きく設定される。また、第1のNチャネル電界効果トランジスタN1の駆動能力は、第2のPチャネル電界効果トランジスタP2および第3のPチャネル電界効果トランジスタP3からなる直列回路の駆動能力より大きく設定される。
【0041】
第3のPチャネル電界効果トランジスタP3のゲート電極には、制御入力端子TSを介して入力される制御信号SCの反転信号がインバータINV3から与えられ、第3のNチャネル電界効果トランジスタN3のゲート電極には、制御信号SCがそのまま与えられる。これら第3のPチャネル電界効果トランジスタP3および第3のNチャネル電界効果トランジスタN3の導通状態は、制御信号SCに基づきプレエンファシス処理の要否に応じて同時的に制御される。
【0042】
以下、この第2の実施の形態の動作を説明する。
制御入力端子TSに制御信号SCとして論理値1を入力した場合、第3のPチャネル電界効果トランジスタP3と第3のNチャネル電界効果トランジスタN3がともにオンするので、トライステート型バッファB20は、イネーブル状態となり、上述の第1の実施の形態に係る第2のバッファB2と同様に機能する。したがってこの場合、第1の実施の形態に係る出力バッファ回路と基本的には同様に動作する。
【0043】
ただし、第1の実施例に係るオン抵抗Rp2は、本実施の形態では、第2のPチャネル電界効果トランジスタP2のオン抵抗Rp2と第3のPチャネル電界効果トランジスタP3のオン抵抗Rp3との和に相当する。同様に第1の実施の形態に係るオン抵抗でRn2は、本実施例では第2のNチャネル電界効果トランジスタN2のオン抵抗Rn2と第3のNチャネル電界効果トランジスタN3のオン抵抗Rn3との和に相当する。
【0044】
他方、制御入力端子TSに制御信号SCとして論理値0を入力した場合、第2のPチャネル電界効果トランジスタP2と第2のNチャネル電界効果トランジスタN2は、高位の電源VDDと低位の電源VSSとから切り離され、その出力部はハイインピーダンス状態になる。従ってこの場合、第1のPチャネル電界効果トランジスタP1と第1のNチャネル電界効果トランジスタN1とから見ると、トライステート型バッファB20の第2のPチャネル電界効果トランジスタP2と第2のNチャネル電界効果トランジスタN2は単なる容量性の負荷として振る舞い、第1のバッファB1から出力される論理信号の波形に対してプレエンファシスおよびディエンファシスの何れも行われない。すなわち、プレエンファシス機能がディスエーブル状態となる。
【0045】
このように、この第2の実施の形態では、伝送線路Lでの信号の減衰量が大きくプレエンファシス処理が必要とされる場合には、制御信号SCの論理値を1としてプレエンファシス機能をイネーブルとし、伝送線路Lでの信号の減衰量が小さくプレエンファシス処理が不要とされる場合には、制御信号SCの論理値を0としてプレエンファシス機能をディスエーブルとすることにより、信号の減衰量が大きい場合と小さい場合の両方に単一の出力バッファ回路で対応することが可能となる。
【0046】
ここで、信号の減衰量が小さな伝送線路を駆動する場合は、伝送線路の不連続に起因する信号反射を抑制することが重要な課題となるが、本実施の形態において第1のPチャネル電界効果トランジスタP1のオン抵抗Rp1と第1のNチャネル電界効果トランジスタN1のオン抵抗Rn1をともに伝送線路Lの特性インピーダンスに整合させればこれを解決できる。このとき、第2のPチャネル電界効果トランジスタP2と第2のNチャネル電界効果トランジスタN2は、上述のように容量性負荷となるため、出力波形のスルーレートを減少させる働きをし、これにより信号反射が一層抑制されるという特有の効果もある。
【0047】
さらに、この出力バッファ回路を搭載した半導体集積回路(LSI)のテスト時においては、プレエンファシス機能をディスエーブルとすることで、出力バッファ回路の内部のリーク電流を遮断することができ、半導体集積回路のテスト項目の一つである電流リークテスト(IDDQ)を可能ならしめるという効果もある。なお、伝送線路Lの終端方式としては、前述のとおり、いわゆるテブナンの定理を適用した終端方式を用いてもよい。
【0048】
<第3の実施の形態>
以下、第3の実施の形態を説明する。
図5に、本発明の第3の実施の形態に係る出力バッファ回路の構成を示す。
本実施の形態では、上述の図4に示す第2の実施の形態に係る構成において、さらに、インバータINV4とトライステート型バッファB21を備える。換言すれば、この第3の実施の形態に係る出力バッファ回路は、前述の図1に示す第1の実施の形態に係る構成において、第2のバッファB2に代えて、プレエンファシス機能の要否に応じて活性状態が制御される複数のトライステート型バッファB20,B21を備えたものと言える。この実施の形態では、第2番目のトライステート型バッファB21は、第1番目のトライステート型バッファB20に対し約2分の1倍の駆動能力を有する。これらのトライステート型バッファは、伝送線路の減衰量に応じて選択的に活性状態が制御される。
【0049】
以下、構成を詳細に説明する。
なお、インバータINV1〜INV3、第1のバッファB1、トライステート型バッファB20、伝送路L、終端抵抗Rtについては、上述の図4に示す第2の実施の形態と同様であり、その説明を省略する。ただし、図4に示す制御入力端子TSを制御入力端子TS1とし、制御信号SCを制御信号SC1とする。
図5において、トライステート型バッファB21は、図4に示すトライステート型バッファB20と同様に構成される。すなわち、トライステート型バッファB21は、高位の電源VDDと低位の電源VSSとの間に電流経路が直列接続されたPチャネル電界効果トランジスタP4,P5と、Nチャネル電界効果トランジスタN4,N5とから構成される。
【0050】
Pチャネル電界効果トランジスタP4の電流経路は高位の電源VDDと出力端子TOUTとの間に接続され、そのゲート電極は入力端子TIN2に接続される。Nチャネル電界効果トランジスタN4の電流経路は低位の電源VSSと出力端子TOUTとの間に接続され、そのゲート電極は入力端子TIN2に接続される。Pチャネル電界効果トランジスタP5の電流経路はPチャネル電界効果トランジスタP4と直列に接続され、Nチャネル電界効果トランジスタN5の電流経路はNチャネル電界効果トランジスタN4と直列に接続される。
【0051】
ここで、Pチャネル電界効果トランジスタP1の駆動能力は、Nチャネル電界効果トランジスタP2,P3からなる直列回路の駆動能力とNチャネル電界効果トランジスタP4,P5からなる直列回路の駆動能力との和より大きく設定される。また、Nチャネル電界効果トランジスタN1の駆動能力は、Pチャネル電界効果トランジスタP2,P3からなる直列回路の駆動能力と、Pチャネル電界効果トランジスタP4,P5からなる直列回路の駆動能力との和より大きく設定される。
【0052】
Pチャネル電界効果トランジスタP5のゲート電極には、制御入力端子TS2を介して入力される制御信号SC2の反転信号がインバータINV4から与えられ、Nチャネル電界効果トランジスタN5のゲート電極には、制御信号SC2がそのまま与えられる。これらPチャネル電界効果トランジスタP5およびNチャネル電界効果トランジスタN5の導通状態は、制御信号SC2に基づきプレエンファシス処理の要否に応じて同時的に制御される。
【0053】
以下、この第3の実施の形態の動作を説明する。
この第3の実施の形態では、制御入力端子TS1と制御入力端子TS2に与える制御信号の論理値の組み合わせにより、伝送線路Lの減衰量に応じて4種類のエンファシス量(エンファシスしない場合も含む)から最適な値を選択できる。すなわち、制御入力端子TS1に論理値1を入力し、制御入力端子TS2に論理値1を入力した場合、トライステート型バッファB20,B21の双方のエンファシス機能がイネーブル状態となり、エンファシス量が最大になる。
【0054】
一方、制御入力端子TS1に論理値0を入力し制御入力端子TS2に論理値0を入力した場合、トライステート型バッファB20,B21のエンファシス機能が何れもディスエーブル状態とされる。また、制御入力端子TS1,TS2の一方に論理値1を入力し、他方に論理値0を入力した場合、中間のエンファシス量を得ることができる。
【0055】
ここで、Pチャネル電界効果トランジスタP2のゲート幅Wp2とPチャネル電界効果トランジスタP4のゲート幅Wp4との間、ならびにNチャネル電界効果トランジスタN2のゲート幅Wn2とNチャネル電界効果トランジスタN4のゲート幅Wn4との間に2進の重み付けをしておけば、制御入力端子TS1と制御入力端子TS2にバイナリ符号を与えることで、4種類の動作モード(エンファシスなし/エンファシス弱/エンファシス中/エンファシス強)から最適なモードを選択することができる。この場合、第1番目のトライステート型バッファB20の活性状態は、プレエンファシス量を表す2ビットのバイナリ符号のMSB情報に基づき制御され、第2番目のトライステート型バッファB21の活性状態は、バイナリ符号のLSB情報に基づき制御される。
【0056】
また、適切なPチャネル電界効果トランジスタとNチャネル電界効果トランジスタを追加し、n個(nは3以上の整数)のトライステート型バッファを採用することにより、この第3の実施の形態に係る構成を任意のnビットのバイナリ符号によりプレエンファシス量が制御可能なように拡張できる。
る。さらに、トライステート型バッファの活性状態を、テスト時にプレエンファシス量が最小となるように制御することにより、このトライステート型バッファを貫通する電流成分を抑制することができ、例えば電流リークテストなどを精度良く実施することが可能となる。
なお、伝送線路の終端方式としては、前述のように、いわゆるテブナンの定理を適用した終端方式を用いてもよい。
【0057】
以上、この発明の実施の形態1ないし3を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の第2及び第3の実施の形態では、高位の電源VDDと低位の電源VSSとの間に2つのPチャネル電界効果トランジスタと、2つのNチャネル電界効果トランスタを直列に接続して、トライステート機能を実現するものとしたが、これに限定されることなく、例えば、Pチャネル電界効果トランジスタのゲート電極に否定的論理積(NAND)の出力信号を与え、Nチャネル電界効果トランスタのゲート電極に否定的論理和(NOR)の出力信号を与えて、イネーブル時にはこれらPチャネル電界効果トランジスタおよびNチャネル電界効果トランジスタを入力信号に応じて相補的に導通させながら、ディスエーブル時には何れも非導通状態に制御するような構成を採用してもよい。
【0058】
【発明の効果】
以上説明したように、本願発明によれば、プレエンファシス機能を有し、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路において、前記伝送線路に送出すべき論理信号の論理値を与える第1の論理信号を入力して前記伝送線路を駆動する第1のバッファと、前記第1の論理信号に対して所定の論理関係を有する第2の論理信号を入力し、前記第1のバッファと協調して前記伝送線路を駆動する第2のバッファとを備え、前記第2のバッファの出力インピーダンスは、前記伝送線路での信号の減衰量が改善される限度において前記第1のバッファの出力インピーダンスよりも高く設定されたので、プレエンファシス機能を有しながらも、低電源電圧で動作すると共に、入力部から出力部までの伝播遅延時間が短く、高速動作が可能な出力バッファ回路を実現することが可能となる。
【図面の簡単な説明】
【図1】第1の実施の形態に係る出力バッファ回路の構成を示す回路図である。
【図2】第1の実施の形態に係る出力バッファ回路の動作を説明するための波形図である。
【図3】第1の実施の形態に係る出力バッファ回路において終端方式としてテブナンの定理を適用した場合の構成例を示す回路図である。
【図4】第2の実施の形態に係る出力バッファ回路の構成を示す回路図である。
【図5】第3の実施の形態に係る出力バッファ回路の構成を示す回路図である。
【図6】従来技術に係る出力バッファ回路の構成を示す回路図である。
【符号の説明】
TA:カレントビット入力端子
TB:反転プレビット入力端子
TS、TS1,TS2:制御端子
TOUT:出力端子
TRV:受信端子
B1:第1のバッファ
B2:第2のバッファ
B20,B21:トライステート型バッファ
P1〜P5: Pチャネル電界効果トランジスタ
N1〜N5: Nチャネル電界効果トランジスタ
INV1〜INV4: インバータ
L:伝送線路
Rt,Rt1,Rt2:終端抵抗
Claims (14)
- プレエンファシス機能を有し、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路において、
前記伝送線路に送出すべき論理信号の論理値を与える第1の論理信号を入力して前記伝送線路を駆動する第1のバッファと、
前記第1の論理信号を1ビット遅らせ、かつ反転した関係を有する
第2の論理信号を入力し、前記第1のバッファと協調して前記伝送線路を駆動する第2のバッファとを備え、
前記第2のバッファの出力インピーダンスは、前記伝送線路での信号の減衰量が改善される限度において前記第1のバッファの出力インピーダンスよりも高く設定されたことを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記第2のバッファは、プレエンファシス機能の要否に応じて活性状態が制御される1または2以上のトライステート型バッファからなることを特徴とする請求項1に記載の出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記第1のバッファは、電流経路が高位の電源と出力端子との間に接続されてゲート電極が第1の入力端子に接続された第1のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第1の入力端子に接続された第1のNチャネル電界効果トランジスタとを備え、
前記第2のバッファは、電流経路が高位の電源と前記出力端子との間に接続されてゲート電極が第2の入力端子に接続された第2のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第2の入力端子に接続された第2のNチャネル電界効果トランジスタとを備え、
前記第1のPチャネル電界効果トランジスタの駆動能力は、前記第2のNチャネル電界効果トランジスタの駆動能力より大きく、前記第1のNチャネル電界効果トランジスタの駆動能力は、前記第2のPチャネル電界効果トランジスタの駆動能力より大きく設定されたことを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記第1のバッファは、電流経路が高位の電源と出力端子との間に接続されてゲート電極が第1の入力端子に接続された第1のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第1の入力端子に接続された第1のNチャネル電界効果トランジスタとを備え、
前記第2のバッファは、電流経路が高位の電源と前記出力端子との間に接続されてゲート電極が第2の入力端子に接続された第2のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第2の入力端子に接続された第2のNチャネル電界効果トランジスタと、電流経路が前記第2のPチャネル電界効果トランジスタと直列に接続されてプレエンファシス処理の要否に応じて導通状態が制御される第3のPチャネル電界効果トランジスタと、電流経路が前記第2のNチャネル電界効果トランジスタと直列に接続されて前記第3のPチャネル電界効果トランジスタと同時的に導通制御される第3のNチャネル電界効果トランジスタとを有するトライステート型バッファを備え、
前記第1のPチャネル電界効果トランジスタの駆動能力は、前記第2および第3のNチャネル電界効果トランジスタからなる直列回路の駆動能力より大きく設定され、前記第1のNチャネル電界効果トランジスタの駆動能力は、前記第2および第3のPチャネル電界効果トランジスタからなる直列回路の駆動能力より大きく設定されたことを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記第1のバッファは、電流経路が高位の電源と出力端子との間に接続されてゲート電極が第1の入力端子に接続された第1のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第1の入力端子に接続された第1のNチャネル電界効果トランジスタとを備え、
前記第2のバッファは、電流経路が高位の電源と前記出力端子との間に接続されてゲート電極が第2の入力端子に接続された第2のPチャネル電界効果トランジスタと、電流経路が低位の電源と前記出力端子との間に接続されてゲート電極が前記第2の入力端子に接続された第2のNチャネル電界効果トランジスタと、電流経路が前記第2のPチャネル電界効果トランジスタと直列に接続されてプレエンファシス処理の要否に応じて導通状態が制御される第3のPチャネル電界効果トランジスタと、電流経路が前記第2のNチャネル電界効果トランジスタと直列に接続されて前記第3のPチャネル電界効果トランジスタと同時的に導通制御される第3のNチャネル電界効果トランジスタとを有する複数のトライステート型バッファを備え、
前記第1のPチャネル電界効果トランジスタの駆動能力は、前記複数のトライステート型バッファがそれぞれ備える前記第2および第3のNチャネル電界効果トランジスタからなる直列回路の駆動能力の和より大きく設定され、前記第1のNチャネル電界効果トランジスタの駆動能力は、前記複数のトライステート型バッファがそれぞれ備える前記第2および第3のPチャネル電界効果トランジスタからなる直列回路の駆動能力の和より大きく設定されたことを特徴とする出力バッファ回路。 - 請求項1ないし5の何れかに記載の出力バッファ回路において、前記伝送線路は、終端電源に接続された終端抵抗により終端処理されたことを特徴とする出力バッファ回路。
- 請求項1ないし5の何れかに記載の出力バッファ回路において、前記伝送線路は、高位の電源に接続された第1の終端抵抗と、低位の電源に接続された第2の終端抵抗とにより終端処理されたことを特徴とする出力バッファ回路。
- 請求項1ないし5の何れかに記載の出力バッファ回路において、前記第1のバッファの出力インピーダンスを前記伝送線路の特性インピーダンスに整合させたことを特徴とする出力バッファ回路。
- 請求項2、4、5の何れかに記載の出力バッファ回路において、前記第2のバッファは、前記伝送線路での論理信号の減衰量が大きく前記プレエンファシス処理が必要とされる場合に活性状態とされ、前記伝送線路の減衰量が小さく前記プレエンファシス処理が不要とされる場合に非活性状態とされることを特徴とする出力バッファ回路。
- 請求項2、4、5の何れかに記載の出力バッファ回路において、前記第2のバッファは、テスト時に非活性状態とされることを特徴とする出力バッファ回路。
- 請求項5に記載の出力バッファ回路において、前記複数のトライステート型バッファのうちの第n番目(n:2以上の整数)のものは、第n−1番目のものに対し約2分の1倍の駆動能力を有することを特徴とする出力バッファ回路。
- 請求項5に記載の出力バッファ回路において、前記複数のトライステート型バッファの活性状態は、プレエンファシス量を表すバイナリ符号に基づき制御されることを特徴とする出力バッファ回路。
- 請求項5に記載の出力バッファ回路において、前記複数のトライステート型バッファは、前記伝送線路の減衰量に応じて選択的に活性状態が制御されることを特徴とする出力バッファ回路。
- 請求項5に記載の出力バッファ回路において、前記第2のバッファは、テスト時に前記プレエンファシス量が最小となるように活性状態が制御されることを特徴とする出力バッファ回路。
Priority Applications (6)
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