CN113066418A - 源驱动芯片及显示装置 - Google Patents

Abstract

本申请公开了一种源驱动芯片及显示装置，源驱动芯片包括或逻辑运算器、时钟缓冲器、移位寄存器以及与逻辑运算器；通过行锁存信号和第一输出数据延时控制使能信号的或逻辑运算得到第二输出数据延时控制使能信号，以及通过初始行锁存子信号和第二输出数据延时控制使能信号的与逻辑运算，可以降低行锁存信号受到的静电干扰。

Description

源驱动芯片及显示装置

技术领域

本申请涉及显示技术领域，具体涉及一种源驱动芯片及显示装置。

背景技术

ESD(Electro-Static Discharge，静电放电)是一种常见的近场电磁危害源，危害大。显示装置作为一种常用电子设备，应用领域广泛，其抗ESD的能力越来越受到关注。显示装置中的芯片等元器件容易受到静电冲击干扰，例如，测试源驱动芯片的ESD时，会出现源驱动芯片工作异常致使的画异现象，需要重新开关机进行恢复，其所收到的静电干扰强度已经达到了等级C(Class C)，最终会导致测试结果失败。后经测试总结发现，当静电干扰强度较大时，容易导致显示装置的局部区域出现画面异常。

需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。

发明内容

本申请提供一种源驱动芯片及显示装置，缓解了源驱动芯片容易受到静电干扰的技术问题。

第一方面，本申请提供一种源驱动芯片，其包括或逻辑运算器、时钟缓冲器、移位寄存器以及与逻辑运算器；或逻辑运算器用于根据接入的行锁存信号和第一输出数据延时控制使能信号，生成并输出对应的第二输出数据延时控制使能信号；时钟缓冲器与或逻辑运算器连接，用于根据第一时钟信号和第二输出数据延时控制使能信号，输出对应的第二时钟信号；移位寄存器与时钟缓冲器连接，用于根据行锁存信号和第二时钟信号，生成多个初始行锁存子信号；与逻辑运算器与或逻辑运算器和移位寄存器连接，用于根据初始行锁存子信号和第二输出数据延时控制使能信号，生成对应的标的行锁存子信号。

在其中一个实施方式中，两两相邻的标的行锁存子信号之间的相位差是相同的。

在其中一个实施方式中，行锁存信号与标的行锁存子信号中的一个相同。

在其中一个实施方式中，第二输出数据延时控制使能信号为脉冲信号；当第二输出数据延时控制使能信号为低电位时，时钟缓冲器停止输出第二时钟信号。

在其中一个实施方式中，当第二输出数据延时控制使能信号为高电位时，第二时钟信号的驱动能力大于第一时钟信号的驱动能力。

在其中一个实施方式中，移位寄存器包括至少两个并行输出的触发器；至少一个触发器的触发端与时钟缓冲器的输出端连接；至少一个触发器的输入端与行锁存信号连接。

在其中一个实施方式中，与逻辑运算器包括多个与逻辑单元；每个与逻辑单元的一输入端与一触发器的输出端连接；每个与逻辑单元的另一输入端与或逻辑运算器的输出端连接。

在其中一个实施方式中，源驱动芯片用于输出对应的数据信号；行锁存信号的上升沿用于指示源驱动芯片锁存数据信号；行锁存信号的下降沿用于指示源驱动芯片输出数据信号。

在其中一个实施方式中，源驱动芯片还包括时钟模块；时钟模块的输出端与时钟缓冲器的输入端连接。

第二方面，本申请提供一种显示装置，其包括时序控制器和上述任一实施方式中的源驱动芯片，源驱动芯片与时序控制器连接。

本申请提供的源驱动芯片及显示装置，通过行锁存信号和第一输出数据延时控制使能信号的或逻辑运算得到第二输出数据延时控制使能信号，以及通过初始行锁存子信号和第二输出数据延时控制使能信号的与逻辑运算，可以降低或者消除行锁存信号受到的静电干扰，进而提高了源驱动芯片的抗静电干扰能力。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请实施例提供的源驱动芯片的第一种结构示意图。

图2为本申请实施例提供的源驱动芯片的第一种时序示意图。

图3为本申请实施例提供的源驱动芯片的第二种时序示意图。

图4为本申请实施例提供的源驱动芯片的第二种结构示意图。

图5为本申请实施例提供的源驱动芯片的第三种时序示意图。

图6为本申请实施例提供的液晶显示装置的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图1所示，在其中一个实施例中，源驱动芯片可以包括时钟缓冲器1和移位寄存器2；时钟缓冲器1的输出端与移位寄存器2的触发输入端连接。移位寄存器2的信号输入端用于接入行锁存信号TPX。时钟缓冲器1的一输入端用于接入输出数据延时控制使能信号ODDC1-EN；时钟缓冲器1的另一输入端用于接入初始脉冲信号CLK1，时钟缓冲器1的输出端用于输出经过调制后的标的脉冲信号CLK1X。在标的脉冲信号CLK1X的控制下，移位寄存器2用于根据行锁存信号TPX生成并输出多个不同相位延迟的行锁存子信号TPX1～TPX80。

但是，该种结构的源驱动芯片在受到较大强度的静电干扰时，容易导致源驱动芯片输出的电压低于正常(Normal)显示时的电压，进而导致显示装置的局部区域出现画面异常。

具体地，经过不断的研发论证，画面异常时，行锁存信号TPX、数据延时控制使能信号ODDC1-EN以及行锁存子信号TPX1～TPX80之间存在连接关系，当行锁存信号TPX受到静电干扰(ESD)后，会导致数据延时控制使能信号ODDC1-EN出现异常。

其中，如图2所示，数据延时控制使能信号ODDC1-EN与行锁存子信号TPX1～TPX80之间的时序关系为：

源驱动芯片在输出第N个像素行LINE(N)的像素数据时，首先，在接收到的信号控制指令CMD中的指令起始信号CS的控制下，源驱动芯片根据接收到的数据延时控制使能信号ODDC1-EN和行锁存信号TPX，开始生成第N个像素行LINE(N)的行锁存子信号TPX1～TPX80。然后，源驱动芯片根据接收到的信号控制指令CMD中的指令结束信号CE，结束第N个像素行LINE(N)的行锁存子信号TPX1～TPX80。然后经过一个水平消隐周期HBK之后，开始第N+1个像素行LINE(N+1)的像素数据。按照上述过程类推，依次是第N+2个像素行LINE(N+2)的像素数据以及第N+3个像素行LINE(N+3)的像素数据等等。

其中，当第N个像素行LINE(N)的数据延时控制使能信号ODDC1-EN为高电位时，行锁存子信号TPX1跟随行锁存信号TPX动作，行锁存子信号TPX80在行锁存子信号TPX1的基础上延迟TD1时段后动作，行锁存子信号TPX80为低电位时，延迟TD2时段后，拉低数据延时控制使能信号ODDC1-EN为低电位。指令结束信号CE到来后，数据延时控制使能信号ODDC1-EN拉高至高电位，延时TD时段后，行锁存信号TPX拉高为高电位。其中，TD1为输出数据延时控制信号的延迟时间。输出数据延时控制信号(ODDC，Output data Delay Control)用于调整不同位置的充电率，可改善显示品味。数据延时控制使能信号ODDC1-EN用于控制输出数据延时控制信号的开启和关闭。

未受到静电干扰时，假如对应的为第N个像素行LINE(N)，指令结束信号CE结束时，数据延时控制使能信号ODDC1-EN拉高为高电位，延时TD时段后，行锁存信号TPX拉高为高电位。行锁存信号TPX的高电位时段在数据延时控制使能信号ODDC1-EN的高电位时段内，此时，行锁存子信号TPX1～TPX80正常跟随行锁存信号TPX动作。

如图3所示，在第N+1个像素行LINE(N+1)时，受到静电干扰，导致行锁存信号TPX的高电位时段异常加宽，致使行锁存子信号TPX1～TPX80的高电位时段随之加长，这样会压缩电流放大器的充电时间。延迟TD2时段后，数据延时控制使能信号ODDC1-EN异常拉低为低电位，如图3中的S10处和S20处，致使第N+2个像素行LINE(N+2)对应的数据延时控制使能信号ODDC1-EN丢失。

第N+1个像素行LINE(N+1)对应的数据延时控制使能信号ODDC1-EN拉低为低电位前，第N+2个像素行LINE(N+2)对应的行锁存信号TPX拉高为高电位，使第N+2个像素行LINE(N+2)对应的行锁存子信号TPX1～TPX80也随之拉高为高电位，第N+2个像素行LINE(N+2)对应的行锁存信号TPX拉低为低电位。第N+1个像素行LINE(N+1)对应的数据延时控制使能信号ODDC1-EN拉低为低电位之后，第N+2个像素行LINE(N+2)对应的行锁存子信号TPX1～TPX80无法跟随第N+2个像素行LINE(N+2)对应的行锁存信号TPX及时拉低为低电位。

第N+3个像素行LINE(N+3)对应的数据延时控制使能信号ODDC1-EN拉高为高电位，使第N+2个像素行LINE(N+2)对应的行锁存子信号TPX1～TPX80依次拉低为低电位，此时，第N+3个像素行LINE(N+3)对应的行锁存信号TPX拉高为高电位。第N+3个像素行LINE(N+3)对应的数据延时控制使能信号ODDC1-EN拉低为低电位，第N+3个像素行LINE(N+3)对应的行锁存信号TPX拉低为低电位。在第N+3个像素行LINE(N+3)对应的数据延时控制使能信号ODDC1-EN为低电位后，第N+3个像素行LINE(N+3)对应的行锁存子信号TPX1～TPX80无法跟随第N+2个像素行LINE(N+2)对应的行锁存信号TPX及时拉低为低电位。电流放大器的充电能力不足，源驱动芯片的输出电压无法达到正常准位，如此往复。

基于上述分析，如图4所示，本实施例提供了一种源驱动芯片100，其包括或逻辑运算器10、时钟缓冲器20、移位寄存器30以及与逻辑运算器40；或逻辑运算器10用于根据接入的行锁存信号TP和第一输出数据延时控制使能信号ODDC-EN，生成并输出对应的第二输出数据延时控制使能信号ODDC-ENX；时钟缓冲器20与或逻辑运算器10连接，用于根据第一时钟信号CLK和第二输出数据延时控制使能信号ODDC-ENX，输出对应的第二时钟信号CLKX；移位寄存器30与时钟缓冲器20连接，用于根据行锁存信号TP和第二时钟信号CLKX，生成多个初始行锁存子信号PTP1～PTP80；与逻辑运算器40与或逻辑运算器10和移位寄存器30连接，用于根据初始行锁存子信号PTP1～PTP80和第二输出数据延时控制使能信号ODDC-ENX，生成对应的标的行锁存子信号TP1～TP80。

可以理解的是，本申请提供的源驱动芯片100，通过行锁存信号TP和第一输出数据延时控制使能信号ODDC-EN的或逻辑运算得到第二输出数据延时控制使能信号ODDC-ENX，以及通过初始行锁存子信号PTP1～PTP80和第二输出数据延时控制使能信号ODDC-ENX的与逻辑运算，可以降低或者消除行锁存信号TP受到的静电干扰，进而提高了源驱动芯片100的抗静电干扰能力。

具体地，如图4和图5所示，易被干扰的第一输出数据延时控制使能信号ODDC-EN信号不再直接输出到时钟缓冲器20(CK Buffer)，而是通过增加或逻辑运算器10，将第一输出数据延时控制使能信号ODDC-EN和行锁存信号TP经过或门后输出生成的第二输出数据延时控制使能信号ODDC-ENX信号，再输出给到时钟缓冲器20(CK Buffer)。

如图5所示，具体的工作原理及增强抗ESD能力的实现机理如下：

第N+1个像素行LINE(N+1)时，受到静电干扰，导致行锁存信号TP的高电位时段异常加宽，致使标的行锁存子信号TP1～TP80的高电位时段随之加长。延迟TD2时段后，第N+1个像素行LINE(N+1)对应的第一输出数据延时控制使能信号ODDC-EN拉低为低电位，致使第N+2个像素行LINE(N+2)对应的第一输出数据延时控制使能信号ODDC-EN丢失。第N+1个像素行LINE(N+1)对应的第一输出数据延时控制使能信号ODDC-EN拉低为低电位前，第N+2个像素行LINE(N+2)对应的行锁存信号TP拉高为高电位，使第二输出数据延时控制使能信号ODDC-ENX持续为高电位，并将初始行锁存子信号PTP1～PTP80拉高为高电位。第N+2个像素行LINE(N+2)对应的行锁存信号TP拉低为低电位时，由于第一输出数据延时控制使能信号ODDC-EN已经处于低电位，使第二输出数据延时控制使能信号ODDC-ENX也拉低为低电位，从而可以强制拉低标的行锁存子信号TP1～TP80至低电位。

第N+2个像素行LINE(N+2)对应的指令结束信号CE结束前，行锁存信号TP、标的行锁存子信号TP1～TP80以及第一输出数据延时控制使能信号ODDC-EN均为低电位，可以保证从第N+3个像素行LINE(N+3)开始是，恢复至正常的时序。

其中，如图5中的S30处，第N+1个像素行LINE(N+1)对应的第一输出数据延时控制使能信号ODDC-EN为低电位，由于此时行锁存信号TP处于高电位，则经过或逻辑运算器10运算输出后的第二输出数据延时控制使能信号ODDC-ENX可以保持高电位，由此可以避免第一输出数据延时控制使能信号ODDC-EN受到静电干扰时导致的画面异常。

其中，如图5中的S40处，当第二输出数据延时控制使能信号ODDC-ENX为低电位时，此时可以强制拉低标的行锁存子信号TP1～TP80至低电位。

其中，如图5中的S50处，从第N+3个像素行LINE(N+3)开始，可以正常依次输出不同相位的标的行锁存子信号TP1～TP80。

可以理解的是，本实施例可以增强源驱动芯片100的抗ESD能力，提高产品可靠性。

在其中一个实施例中，两两相邻的标的行锁存子信号TP1～TP80之间的相位差是相同的。

例如，标的行锁存子信号TP1～TP80TP1与标的行锁存子信号TP1～TP80TP2之间的相位差，与标的行锁存子信号TP1～TP80TP2与标的行锁存子信号TP1～TP80TP3之间的相位差是相等的。

在其中一个实施例中，行锁存信号TP与标的行锁存子信号TP1～TP80中的一个相同。

例如，行锁存信号TP的频率、相位可以与标的行锁存子信号TP1～TP80TP1的频率、相位均对应相同。

在其中一个实施例中，第二输出数据延时控制使能信号ODDC-ENX为脉冲信号；当第二输出数据延时控制使能信号ODDC-ENX为低电位时，时钟缓冲器20停止输出第二时钟信号CLKX。

需要进行说明的是，时钟缓冲器20可以根据第二输出数据延时控制使能信号ODDC-ENX的电位，决定是否输出第二时钟信号CLKX。

在其中一个实施例中，当第二输出数据延时控制使能信号ODDC-ENX为高电位时，第二时钟信号CLKX的驱动能力大于第一时钟信号CLK的驱动能力。

需要进行说明的是，时钟缓冲器20可以用于增强第一时钟信号CLK的驱动能力，因此，第二时钟信号CLKX的驱动能力大于第一时钟信号CLK的驱动能力。

在其中一个实施例中，移位寄存器30包括至少两个并行输出的触发器；至少一个触发器的触发端与时钟缓冲器20的输出端连接；至少一个触发器的输入端与行锁存信号TP连接。

在其中一个实施例中，与逻辑运算器40包括多个与逻辑单元；每个与逻辑单元的一输入端与一触发器的输出端连接；每个与逻辑单元的另一输入端与或逻辑运算器10的输出端连接。

在其中一个实施例中，源驱动芯片100用于输出对应的数据信号；行锁存信号TP的上升沿用于指示源驱动芯片100锁存数据信号；行锁存信号TP的下降沿用于指示源驱动芯片100输出数据信号。

在其中一个实施例中，源驱动芯片100还包括时钟模块；时钟模块的输出端与时钟缓冲器20的输入端连接。

如图6所示，在其中一个实施例中，本申请提供一种显示装置1000，其包括时序控制器200和上述任一实施方式中的源驱动芯片100，源驱动芯片100与时序控制器200连接。

可以理解的是，本申请提供的显示装置1000，通过行锁存信号TP和第一输出数据延时控制使能信号ODDC-EN的或逻辑运算得到第二输出数据延时控制使能信号ODDC-ENX，以及通过初始行锁存子信号PTP1～PTP80和第二输出数据延时控制使能信号ODDC-ENX的与逻辑运算，可以降低或者消除行锁存信号TP受到的静电干扰，进而提高了源驱动芯片100的抗静电干扰能力。

需要进行说明的是，该显示装置1000通过时序控制器200(TCON)接收低电压差分(LVDS)信号并传输对应的数据信号至源驱动芯片100，同时向源驱动芯片100输出反转信号(POL)及行锁存信号TP，反转信号为脉冲信号，一般为一帧画面的时长内电平变化一次，源驱动芯片100在反转信号的电平变化后将其输出的信号电压的极性反转，防止液晶极化，而行锁存信号TP为脉冲信号，源驱动芯片100在行锁存信号TP的上升沿到来时锁存数据信号，在行锁存信号TP的下降沿到来后输出与锁存的数据信号对应的信号电压至数据线，搭配逐行开启的TFT(Thin Film Transistor，薄膜晶体管)，使信号电压逐行输入各个像素中，实现液晶面板的驱动。

需要进行说明的是，本申请中的显示装置可以但不限于为液晶面板，该液晶面板包括偏振膜、玻璃基板、黑色矩阵、彩色滤光片、保护膜、普通电极、校准层、液晶层(液晶、间隔、密封剂)、电容、显示电极、棱镜层、散光层。

偏振膜又称偏光片(Polarizer)，偏光片分为上偏光片和下偏光片，上下两偏光片的偏振功能相互垂直，其作用就像是栅栏一般，按照要求阻隔光波分量，例如阻隔掉与偏光片栅栏垂直的光波分量，而只准许与栅栏平行的光波分量通过。

玻璃基板(Glass Substrate)在液晶显示器中可分为上基板和下基板，其主要作用在于两基板之间的间隔空间夹持液晶材料。玻璃基板的材料一般采用机械性能优良、耐热与耐化学腐蚀的无碱硼硅玻璃。对于TFT-LCD而言，一层玻璃基板分布有TFT，另一层玻璃基板则沉积彩色滤光片。

黑色矩阵(Black Matrix)借助于高度遮光性能的材料，用以分隔彩色滤光片中红、绿、蓝三原色(防止色混淆)、防止漏光，从而有利于提高各个色块的对比度。此外，在TFT-LCD中，黑色矩阵还能遮掩内部电极走线或者薄膜晶体管。

彩色滤光片(Color Filter)又称滤色膜，其作用是产生红、绿、蓝3种基色光，实现液晶显示器的全彩色显示。

取向膜(Alignment Layer)又称配向膜或定向层，其作用是让液晶分子能够在微观尺寸的层面上实现均匀的排列和取向。

透明电极(Transparent Electrode)分为公共电极与像素电极，输入信号电压就是加载在像素电极与公共电极两电极之间。透明电极通常是在玻璃基板上沉积氧化铟锡(ITO)材料构成透明导电层。

液晶材料(Liquid Crystal Material)在LCD中起到一种类似光阀的作用，可以控制透射光的明暗，从而取得信息显示的效果。

驱动IC其实就是一套集成电路芯片装置，用来对透明电极上电位信号的相位、峰值、频率等进行调整与控制，建立起驱动电场，最终实现液晶的信息显示。

在液晶面板中，有源矩阵液晶显示屏是在两块玻璃基板之间封入扭曲向列(TN)型液晶材料构成的。其中，接近显示屏的上玻璃基板沉积有红、绿、蓝(RGB)三色彩色滤光片(或称彩色滤色膜)、黑色矩阵和公共透明电极。下玻璃基板(距离显示屏较远的基板)，则安装有薄膜晶体管(TFT)器件、透明像素电极、存储电容、栅线、信号线等。两玻璃基板内侧制备取向膜(或称取向层)，使液晶分子定向排列。两玻璃基板之间灌注液晶材料，散布衬垫(Spacer)，以保证间隙的均匀性。四周借助于封框胶黏结，起到密封作用；借助于点银胶工艺使上下两玻璃基板公共电极连接。

上下两玻璃基板的外侧，分别贴有偏光片(或称偏光膜)。当像素透明电极与公共透明电极之间加上电压时，液晶分子的排列状态会发生改变。此时，入射光透过液晶的强度也随之发生变化。液晶显示器正是根据液晶材料的旋光性，再配合上电场的控制，便能实现信息显示。

LCD产品是一种非主动发光电子器件，本身并不具有发光特性，必须依赖背光模组中光源的发射才能获得显示性能，因此LCD的亮度要由其背光模组来决定。由此可见，背光模组的性能好坏直接影响到液晶面板的显示品质。

背光模组包括照明光源、反射板、导光板、扩散片、增亮膜(棱镜片)及框架等。LCD采用的背光模组主要可分为侧光式背光模组和直射式背光模组两大类。手机、笔记本电脑与监视器(15英寸)主要采用侧光式背光模组，而液晶电视大多采用直射式背光模组光源。背光模组光源，主要以冷阴极荧光灯(Cold Cathode Fluorescent Lamp，CCFL)和发光二极管(LED)光源为LCD的背光源。

反射板(Reflector Sheet)又称反射罩，主要作用是将光源发出的光线完全送入导光板，尽可能地减少无益的耗损。

导光板(Light Guide Plate)主要作用是将侧面光源发出的光线导向面板的正面。

棱镜片(Prism Film)又称增亮膜(Brightness Enhancement Film)，主要作用是将各散射光线通过该膜片层的折射和全反射，集中于一定的角度再从背光源发射出去，起到屏幕增亮的显示效果。

扩散片(Diffuser)主要作用是把背光模组的侧光式光线修正为均匀的面光源，以达到光学扩散的效果。扩散片有上扩散片与下扩散片之分。上扩散片，处于棱镜片与液晶组件之间，更接近于显示面板。而下扩散片处于导光板与棱镜片之间，更接近于背光源。

LCD是一种采用液晶为材料的显示器。液晶是一类介于固态和液态间的有机化合物，在常温条件下，呈现出既有液体的流动性，又有晶体的光学各向异性，加热会变成透明液态，冷却后会变成结晶的混浊固态。

在电场作用下，液晶分子会发生排列上的变化，从而影响入射光束透过液晶产生强度上的变化，这种光强度的变化，进一步通过偏光片的作用表现为明暗的变化。据此，通过对液晶电场的控制可以实现光线的明暗变化，从而达到信息显示的目的。因此，液晶材料的作用类似于一个个小的“光阀”。

由于在液晶材料周边存在控制电路和驱动电路。当LCD中的电极产生电场时，液晶分子就会发生扭曲，从而将穿越其中的光线进行有规则的折射(液晶材料的旋光性)，再经过第二层偏光片的过滤而显示在屏幕上。

值得指出的是，液晶材料因为本身并不发光，所以LCD通常都需要为显示面板配置额外的光源，主要光源系统称之为“背光模组”，其中，背光板是由荧光物质组成，可以发射光线，其作用主要是提供均匀的背光源。

LCD技术是把液晶灌入两个列有细槽的平面之间。这两个平面上的槽互相垂直(相交成90度)。也就是说，若一个平面上的分子南北向排列，则另一平面上的分子东西向排列，而位于两个平面之间的分子被强迫进入一种90度扭转的状态。由于光线顺着分子的排列方向传播，所以光线经过液晶时也被扭转90度。当液晶上加一个电压时，液晶分子便会转动，改变光透过率，从而实现多灰阶显示。

LCD通常由两个相互垂直的偏光片构成。偏光片的作用就像是栅栏一般，按照要求阻隔光波分量。例如阻隔掉与偏光片栅栏垂直的光波分量，而只准许与栅栏平行的光波分量通过。自然光线是朝四面八方随机发散的。两个相互垂直的偏光片，在正常情况下应该阻断所有试图穿透的自然光线。但是，由于两个偏光片之间充满了扭曲液晶，所以在光线穿出第一个偏光片后，会被液晶分子扭转90度，最后从第二个偏光片中穿出。

对于笔记本电脑或者桌面型的LCD，需要采用更加复杂的彩色显示器。

就彩色LCD而言，还需要具备专门处理彩色显示的色彩过滤层，即所谓的“彩色滤光片(Color Filter)”，又称“滤色膜”。在彩色LCD面板中，每一个像素通常都是由3个液晶单元格构成，其中每一个单元格前面都分别有红色、绿色或蓝色(RGB)的三色滤光片。这样，通过不同单元格的光线就可以在屏幕上显示出不同的颜色。

彩色滤光片与黑色矩阵和公共透明电极一般都沉积在显示屏的前玻璃基板上。彩色LCD能在高分辨率环境下创造色彩斑斓的画面。

人类视觉器官(眼睛)对动态影像的感知存在所谓“视觉残留”的现象，即高速运动的画面在人脑中会形成短暂的印象。早期的动画片、电影，一直到当下最新的游戏节目正是应用了“视觉残留”的原理，让一系列渐变的图像在人眼前快速连续显示，便形成动态的影像。

当多幅影像产生的速度超过24帧/s，人的眼睛会感觉到连续的画面。这也是电影每秒24帧播放速度的由来。如果显示速度低于这一标准，人就会明显感到画面的停顿和不适。按照这一指标计算，每张画面显示的时间需要小于40ms。快速活动画面高清晰显示，一般影像的运动速度超过60帧/s。这就是说，活动画面每帧的间隔时间为16.67ms。

如果液晶的响应时间大于画面每帧的间隔时间，人们在观看快速运动的影像时，就会感觉到画面有些模糊。响应时间是LCD的一个特殊指标。LCD的响应时间指的是显示器各像素点对输入信号反应的速度，就是液晶由“暗转亮”或由“亮转暗”的反应时间。此值是越小越好，足够快的响应时间才能保证画面的连贯。如果响应时间太长了，就有可能使LCD在显示动态图像时，有尾影拖曳的感觉。LCD一般的响应时间在2～5ms。

所谓TFT是指液晶面板玻璃基片上的晶体管阵列，让LCD每个像素都设有自身的一个半导体开关。每个像素都可以通过点脉冲控制两片玻璃基板之间的液晶，即通过有源开关来实现对各个像素“点对点”的独立精确控制。因此，像素的每一个节点都是相对独立的，并且可以进行连续控制。

TFT型LCD主要由玻璃基板、栅极、漏极、源极、半导体活性层(a-Si)等组成。

TFT阵列一般与透明像素电极、存储电容、栅线、信号线等，共同沉积在显示屏的后玻璃基板(距离显示屏较远的基板)上。这样一种晶体管阵列的配制，有助于提高液晶显示屏的反应速度，而且还可以控制显示灰度，从而保证LCD的影像色彩更为逼真、画面品质更为赏心悦目。因此，大多数的LCD、液晶电视及部分手机均采用TFT实施驱动，无论是采用窄视角扭曲向列(TN)模式的中小尺寸LCD，还是采用宽视角的平行排列(IPS)等模式的大尺寸液晶电视(LCD-TV)，它们通称为“TFT—LCD”。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的源驱动芯片及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种源驱动芯片，其特征在于，包括：

或逻辑运算器，用于根据接入的行锁存信号和第一输出数据延时控制使能信号，生成并输出对应的第二输出数据延时控制使能信号；

时钟缓冲器，与所述或逻辑运算器连接，用于根据第一时钟信号和所述第二输出数据延时控制使能信号，输出对应的第二时钟信号；

移位寄存器，与所述时钟缓冲器连接，用于根据所述行锁存信号和所述第二时钟信号，生成多个初始行锁存子信号；以及

与逻辑运算器，与所述或逻辑运算器和所述移位寄存器连接，用于根据所述初始行锁存子信号和所述第二输出数据延时控制使能信号，生成对应的标的行锁存子信号。

2.根据权利要求1所述的源驱动芯片，其特征在于，两两相邻的所述标的行锁存子信号之间的相位差是相同的。

3.根据权利要求2所述的源驱动芯片，其特征在于，所述行锁存信号与所述标的行锁存子信号中的一个相同。

4.根据权利要求1所述的源驱动芯片，其特征在于，所述第二输出数据延时控制使能信号为脉冲信号；当所述第二输出数据延时控制使能信号为低电位时，所述时钟缓冲器停止输出所述第二时钟信号。

5.根据权利要求4所述的源驱动芯片，其特征在于，当所述第二输出数据延时控制使能信号为高电位时，所述第二时钟信号的驱动能力大于所述第一时钟信号的驱动能力。

6.根据权利要求1所述的源驱动芯片，其特征在于，所述移位寄存器包括至少两个并行输出的触发器；至少一个所述触发器的触发端与所述时钟缓冲器的输出端连接；至少一个所述触发器的输入端与所述行锁存信号连接。

7.根据权利要求6所述的源驱动芯片，其特征在于，所述与逻辑运算器包括多个与逻辑单元；每个所述与逻辑单元的一输入端与一所述触发器的输出端连接；每个所述与逻辑单元的另一输入端与所述或逻辑运算器的输出端连接。

8.根据权利要求1所述的源驱动芯片，其特征在于，所述源驱动芯片用于输出对应的数据信号；所述行锁存信号的上升沿用于指示所述源驱动芯片锁存所述数据信号；所述行锁存信号的下降沿用于指示所述源驱动芯片输出所述数据信号。

9.根据权利要求1至8任一项所述的源驱动芯片，其特征在于，所述源驱动芯片还包括时钟模块；所述时钟模块的输出端与所述时钟缓冲器的输入端连接。

10.一种显示装置，其特征在于，包括：

时序控制器；和

如权利要求1至9任一项所述的源驱动芯片，与所述时序控制器连接。

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