CN115100998B - 一种驱动电路、驱动ic、驱动设备、显示设备 - Google Patents

Abstract

本申请涉及一种驱动电路、驱动IC、驱动设备、显示设备，该驱动电路包括：第一数据处理模块，接收第一数据并基于第一数据产生时钟信号和第二数据，第一数据中表征数据0和1的波形占空比均大于0，且0和1的波形存在至少一处电平不同；时钟信号包括至少四个不同相位的时钟跳变沿，至少一个时钟跳变沿位于电平不同处，至少三个时钟跳变沿分别与表征数据0和1的波形的数据跳变沿所对应；以位于电平不同处的时钟跳变沿对第一数据采样产生第二数据；第二数据处理模块，用于产生与第一数据同相位的第三数据，其中，第三数据基于第二数据，以与数据跳变沿所对应的时钟跳变沿产生表征数据0或1的波形，以此来消除因驱动IC级联导致的时钟延迟。

Description

一种驱动电路、驱动IC、驱动设备、显示设备

技术领域

本申请涉及集成电路领域，具体涉及一种驱动电路、驱动IC、驱动设备、显示设备。

背景技术

集成电路（integrated circuit）是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。参考图1所示，是驱动IC的应用原理，控制卡发送数据、时钟信号、控制信号给驱动IC，各驱动IC级联。数据和时钟信号依次经由上一级驱动IC传入下一级驱动IC。即数据经由SDI线输入再由SDO线输出，上一级驱动IC的输出数据SDO作为下一级驱动IC的输入数据SDI，如图2所示，各级驱动IC的输出数据分别以SDO1、SDO2......SDOn表示。时钟信号CLK也是如此，输入CLK输出CLKO，CLKO作为下一级驱动IC的输入，如图1、图2所示，各级驱动IC输出的时钟信号分别为CLKO、CLKO2.....CLKOn，当最后一级驱动IC也收到数据SDOn后，各驱动IC由其接收到的时钟信号控制统一刷新输出数据。由于CLK经过驱动IC逻辑处理后输出CLKO，这就使得CLKO和CLK之间必然存在一个未知的相位差，假设相位差为ΔT，则任意两级驱动IC之间的相位差即为ΔT，假设N颗级联驱动IC，则第一颗驱动IC和最后一颗驱动IC的时钟信号存在相位差（N-1）ΔT，其原理如图1所示，其中n=N-1。当控制其在同一时钟刷新时，由于各级驱动IC时钟信号的相位差，使得相邻两颗驱动IC刷新存在ΔT延迟，无法实现真正的同步刷新，这就使得驱动效果变差，以LED显示驱动为例，就会造成画面出错。为了解决该技术问题，如图2，可以采用一根时钟信号线CRTL以并联的方式发送时钟信号CLK，但这对时钟信号线CRTL的驱动能力要求非常高，同时各级驱动IC并联，不方便布线。

发明内容

本申请的目的在于克服现有技术的不足，提供一种驱动电路、驱动IC、驱动设备、显示设备，由内部产生时钟信号，同时使输入数据SDI和输出数据SDO保持同相位，使得任意级联驱动IC的数据均为同相位，而基于同相位数据产生的时钟信号也能实现同相位，从而消除了因级联导致的时钟延迟。

本申请的目的是通过以下技术方案来实现的：

本申请第一方面提供一种驱动电路，包括：

第一数据处理模块，接收第一数据并基于所述第一数据产生时钟信号和第二数据，所述第一数据中表征数据0和1的波形占空比均大于0，且0和1的波形存在至少一处电平不同；

所述时钟信号包括至少四个不同相位的时钟跳变沿，其中，至少一个时钟跳变沿位于所述电平不同处，至少三个时钟跳变沿分别与所述表征数据0和1的波形的数据跳变沿所对应；以位于所述电平不同处的时钟跳变沿对所述第一数据采样产生所述第二数据；

第二数据处理模块，用于产生与所述第一数据同相位的第三数据，其中，第三数据基于所述第二数据，以与所述数据跳变沿所对应的时钟跳变沿产生表征数据0或1的波形。

本方案利用第一数据也就是输入数据产生具有固定相位关系的时钟信号，通过对第一数据进行采样，结合采样的第二数据和时钟信号产生第三数据，第三数据本质是对第一数据的恢复，使得恢复产生的第三数据和第一数据同相位，其中第三数据即输出数据，输入下一级驱动IC，这就保证了各级驱动IC接收到的输入数据同相位，而基于同相位输入数据产生的时钟信号也能保持同相位，从而实现数据的同步刷新驱动。

进一步的，所述时钟信号包括一个或多个时钟信号。

进一步的，所述表征数据0和1的波形中包括至少三个不同相位的数据跳变沿，所述一个或多个时钟信号包括与所述数据跳变沿的相位一一对应的时钟跳变沿。 表征数据0和1的波形中有多少个不同相位的数据跳变沿，第一数据处理模块产生的时钟信号就包括多少与之相位一一对应的时钟跳变沿。

更进一步的，表征数据0和1的波形包括：0和1的波形第一跳变沿同相位第二跳变沿不同相位，或0和1的波形第一跳变沿不同相位第二跳变沿同相位，或0和1的波形第一跳变沿和第二跳变沿均不同相位，也就是0和1的波形其中一个跳变沿同相位时，0和1的波形中就包括了至少三个跳变沿，当0和1的波形没有跳变沿同相位时，0和1的波形中就包括了至少四个跳变沿。

进一步的，表征数据0和1的波形第一跳变沿或第二跳变沿同相位时，表征数据0和1的波形中包括三个不同相位的数据跳变沿，时钟信号包括三个时钟跳变沿用于在第三数据中产生表征数据0和1的波形，该三个时钟跳变沿分别与三个数据跳变沿同相位。

优选的，多个时钟信号包括第一时钟和第二时钟；

第一时钟或第二时钟的一个时钟跳变沿恰好位于电平不同处，以该时钟跳变沿对第一数据采样产生第二数据；

第一时钟和第二时钟的其余三个时钟跳变沿，基于第二数据在第三数据中产生表征数据0和或1的波形的第一跳变沿和第二跳变沿。

进一步的，表征0和1的波形第一跳变沿和第二跳变沿均不同相位时，表征数据0和1的波形中包括四个不同相位的数据跳变沿，时钟信号包括四个时钟跳变沿用于在第三数据中产生表征数据0和1的波形，该四个时钟跳变沿分别与四个数据跳变沿同相位。

优选的，多个时钟信号包括一个或两个采样时钟、第一时钟以及第二时钟；

采样时钟的一个或多个时钟跳变沿恰好位于电平不同处，以该时钟跳变沿对第一数据采样产生第二数据；

第一时钟的一个或两个时钟跳变沿基于第二数据在第三数据中产生表征数据0和1的波形的第一跳变沿；

第二时钟的一个或两个时钟跳变沿基于第二数据在第三数据中产生表征数据0或1的波形的第二跳变沿。

进一步的，第一数据处理模块包括：

一个或多个时钟产生单元，用于产生一个或多个时钟信号；

数据产生单元，以一个或多个时钟信号中的一个或多个时钟跳变沿对第一数据采样得到第二数据。

进一步的，第二数据处理模块包括：

信号产生单元，接收第二数据，并基于第二数据产生第三数据的第一跳变沿和或第二跳变沿的选择信号并输出；

时钟选择单元，接收选择信号，基于选择信号选择对应的时钟跳变沿产生第三数据的第一跳变沿和或第二跳变沿；

第二数据产生单元，基于第一跳变沿和第二跳变沿产生第三数据并输出。

进一步的，表征数据0和1的波形第一跳变沿或第二跳变沿同相位时，其对应的第一跳变沿或第二跳变沿直接由对应的时钟跳变沿所产生。

进一步的，时钟选择单元包括：当第二数据波形表征为0时，产生第一选择信号，当第二数据波形表征为1时，产生第二选择信号，基于第一选择信号或第二选择信号选择对应的时钟跳变沿产生第三数据的第一跳变沿或第二跳变沿。

本申请第二方面提供一种驱动IC，驱动IC包括如第一方面的驱动电路。

本申请第三方面提供一种驱动设备，驱动设备包括控制卡和驱动IC，驱动IC如第二方面所述。

本申请第四方面提供一种显示设备，显示设备包括显示面板和驱动设备，驱动设备如第三方面所述。

本申请的有益效果是：本申请无需设置时钟线传输时钟信号，对驱动IC而言，至少可节约两个引脚，简化了布线；采用时钟内部产生的方式，消除了因驱动IC级联造成的串行时钟延迟，本申请中的时钟信号无需串行，每一个时钟都是驱动IC内部自己产生，理论上可以100%消除时钟延迟，使得驱动数据可以同步刷新。

附图说明

图1为现有技术时钟延迟的原理图；

图2为现有技术驱动IC级联方案示意图；

图3为本申请表征数据0和1的几种实施例的波形图，A1至A4分别表示不同的实施例；

图4为图3实施例A1所对应的时钟信号的几种实施例示意图，A11至A13分别表示不同的实施例；

图5为图3实施例A2所对应的时钟信号的几种实施例示意图，A21至A24分别表示不同的实施例；

图6为本申请实施例输入数据和输出数据原理图；

图7为本申请实施例硬件电路原理图；

图8为本申请某一实施例的硬件电路框图；

图9为本申请另一实施例的硬件电路框图；

图10为本申请实施例第二数据模块的硬件电路框图；

图11为本申请信号产生单元的某一实施例电路图；

图12为本申请时钟选择单元的某一实施例电路图；

图13为本申请数据/时钟产生单元的几种实施例电路图。

附图标记说明：

CLK-时钟信号，SDI-第一数据，Data-第二数据，SDO-第三数据，CRTL-时钟信号线，GCLK-系统时钟信号，DATA0-数据0，DATA1-数据1，T-一个完整时钟周期；

10-驱动电路，100-第一数据处理模块，200-第二数据处理模块，101-时钟产生单元，102-数据产生单元，111-第一时钟产生单元，112-第二时钟产生单元，201-信号产生单元，202-时钟选择单元，203-第二数据产生单元，221-跳变沿采样单元，222-逻辑处理单元。

具体实施方式

下面结合具体实施例进一步详细描述本申请的技术方案，但本申请的保护范围不局限于以下所述。

术语解释说明

在进行实施例阐述之前，首先对本申请中涉及到的几个术语进行解释说明，具体如下：

串行数据（SDI、SDO），SDI和SDO是一个串行数据，由控制卡发送给驱动IC，驱动IC采用级联的方式（串联），参考图2所示，串行数据包依次经由驱动IC逐级往下传输，上一级驱动IC的SDO即下一级驱动IC的SDI，假设四颗级联驱动IC，串行数据为ABCD，则第一驱动IC的SDI为ABCD，SDO为BCD，第二驱动IC的SDI为BCD，SDO为CD。

驱动数据，串行数据为ABCD，第一驱动IC的驱动数据则为A，第二驱动IC的驱动数据为B，第三驱动IC的驱动数据则为C，第四驱动IC的驱动数据为D。

同步刷新，同步刷新指驱动数据的同步刷新，即驱动数据同步输出用于驱动，以LED显示驱动IC为例，就是同步输出驱动数据A、驱动数据B、驱动数据C、驱动数据D用于显示驱动。

跳变沿，本申请所提的跳变沿包括上升沿或下降沿，在没有明确限定的情况下，跳变沿应理解为上升沿或下降沿中的一个，当描述表示多个跳变沿时，多个跳变沿中可以全部是上升沿或下降沿，也可以是上升沿和下降沿的混合。

第一跳变沿、第二跳变沿，在没有明确限定的情况下，第一跳变沿、第二跳变沿应理解为一个完整周期内的上升沿和下降沿，且在没有明确限定时，第一跳变沿、第二跳变沿也不表示其在时间关系上的前后顺序，第一跳变沿可以早于第二跳变沿，也可以迟于第二跳变沿。

具体实施例

如图7所示，本实施例第一方面提供一种驱动电路10，包括第一数据处理模块100和第二数据处理模块200。第一数据处理模块100接收第一数据SDI并基于第一数据SDI产生一个或多个时钟信号以及第二数据Data，第二数据处理模块200基于第二数据Data产生与第一数据SDI同相位的第三数据SDO并输出。

本实施例中的产生一个或多个时钟信号，包括直接产生和间接产生两种情况，例如直接产生两个时钟，对这两个时钟求反产生另外两个时钟信号，也就是获得了四个时钟信号，例如在图4的A13，CLK1求反以后得到CLK3，CLK2求反得到CLK4。这种情况下，可以认为是产生了两个时钟信号，也可以解释为产生了四个时钟信号。除此之外，也可以直接产生四个时钟信号，不需要对时钟信号做进一步的处理。

如图7所示，本实施例提供的驱动电路10仅包括一个输入接口和一个输出接口，时钟信号是由驱动电路10内部产生，当第一数据SDI和第三数据SDO同相位后，各驱动电路10基于相同相位产生的时钟信号也能保持同相位。选择其中一个时钟信号的跳变沿作为驱动数据刷新信号，就能实现同步各驱动电路10的驱动数据的同步刷新。

本实施例中，第一数据SDI和第三数据SDO中表征数据0和1的波形占空比均大于0。占空比是指在系统时钟信号GCLK对应的一个单位周期内，高电平所占的比例。在数字电路中通常用高电平表示1，低电平表示0，本实施例中重新定义了数据0和1的波形，使得数据0和1的波形中均包括一段高电平，也就是表征数据0和1的波形占空比均大于0。且0和1的波形存在至少一处电平不同，这里的至少一处包括一个相位点、多个相位点、一段相位、多段相位这几种情况，在实际应用中，为提高容错率一般选择为一段相位或多段相位而不选择一个相位点。

参考图3所示，给出了四种符合条件的实施例波形图，即图3的A1、A2、A3、A4所示的波形图。其所示波形图的共同特征包括表征数据0和1的波形均有一段高电平，以及存在一处电平不同，也就是一个是高电平一个是低电平，即电平相反。如A1中的相位bd段，A2中的相位ac段和相位df段，A3中的相位ac段，A4中的相位ac段和相位df段，均表示电平不同，其中，A4所示，数据1的占空比等于1，这与传统的数据1波形相同，当连续多个数据1时，例如表征1111时，波形就只有一个上升沿和一个下降沿，在进行数据处理时可能出错，所以在实际应用中一般不采用这种情形，也就是占空比尽量取0到1之间，且不等于0和1。值得说明的是，数据0和1的波形定义可以互换，也就是可以用表示数据0的波形定义1。

数据跳变沿包括表征数据0的第一跳变沿、第二跳变沿，以及表征数据1的第一跳变沿、第二跳变沿，即至少包括四个跳变沿，四个跳变沿可以有两个为同相位。如图3的A1和A3所示波形的实施例中，表征数据0和1的波形中包括至少三个不同相位的数据跳变沿，A1中0和1的波形第一跳变沿同相位第二跳变沿不同相位，A3中0和1的波形第一跳变沿不同相位第二跳变沿同相位。

如图3中A2和A4所示波形的实施例中，表征数据0和1的波形第一跳变沿和第二跳变沿均不同相位时，表征数据0和1的波形中包括四个不同相位的数据跳变沿。

由此可知，在进行数据0和1的波形表示中，至少需要确认三个相位点，同时为了区别0和1，还需要一个相位点来识别0和1，也就是用于对第一数据SDI进行采样，该相位点必须位于前述的电平不同处，即本申请至少需要四个相位点。

换言之，本实施例中第一数据处理模块100产生的一个或多个时钟信号包括至少四个不同相位的时钟跳变沿，也就是通过第一数据处理模块100产生时钟信号，在时钟信号中设计至少四个可识别的相位点，对于时钟信号而言，可识别的相位点就是跳变沿，也就是第一数据处理模块100产生的时钟信号中至少应该包括四个不同相位点的跳变沿，至于用几个时钟信号来表示均不重要，值得强调的是，这四个不同相位点的跳变沿必须是相对于同一个时钟周期内的。

以图3所示的数据0和1的波形，在本实施例中，时钟跳变沿必须满足如图3所示的相位，其中A1和A3分别包括了四个不同相位的时钟跳变沿（相位a、相位b、相位c、相位d），A2和A4中包括了六个不同相位的时钟跳变沿（相位a、相位b、相位c、相位d、相位e、相位f）。

参考图4所示的实施例给出了几种符合图3中A1的相位要求的时钟信号，实施例A11提供了一个时钟信号CLK1，在一个完整时钟周期内，CLK1包括四个跳变沿，四个跳变沿的相位分别对应A1中的相位a、相位b、相位c、相位d。但本领域技术人员应知晓，采用一个时钟信号设计四个跳变沿只能算一种理论方案，因为时钟信号是依靠上升沿或下降沿进行计数，如果一个时钟周期内包括两个上升沿，则计数就会更复杂，因此一般情况下不采用实施例A11的方式。实施例A12和实施例A13则分别使用两个时钟信号（CLK1、CLK2）和四个时钟信号（CLK1、CLK2、CLK3、CLK4）产生所需要的跳变沿，以实施例A13为例，四个跳变沿均采用上升沿来实现，由于一个时钟周期内一般只有一个上升沿，因此需要四个时钟信号来实现。

参考图5所示的实施例给出了几种符合图3中A2的相位要求的时钟信号，与图4所示实施例的原理相同，需要不同的时钟信号产生对应相位的跳变沿即可，如A21采用一个时钟信号（CLK1）实现，A22采用三个时钟信号（CLK1、CLK2、CLK3）实现，A23采用四个时钟信号（CLK1、CLK2、CLK3、CLK4）实现，A24采用五个时钟信号（CLK1、CLK2、CLK3、CLK4、CLK5）实现。需说明的是，因A2中的相位ac段和相位df段均可识别数据0和1，所以可选用相位ac段中的相位b和相位df段中的相位e来识别。图5所示为选用相位b进行识别的示例，故相位e未在图5中示出。

在这些不同相位的时钟跳变沿中，可以根据其用途进行分类，其包括两类，一类是用对于第一数据SDI进行采样，另一类是用于产生表征数据0和1的。可将其分别定义为采样跳变沿和数据跳变沿，经过前述实施例可以知道，采样跳变沿至少一个，数据跳变沿至少三个，理论上采样跳变沿和数据跳变沿都可以设计为无数个，采样跳变沿只要位于电平不同的波段上即可，因此可以设计无数个。而数据跳变沿则取决于表征数据0和1的波形，当0和1的波形中只有一段高电平时，数据跳变沿最多为四个，然，可以通过合理设计，在数据0和1的波形中设计无数段高电平，此时就有无数个跳变沿，但这会使得系统运算复杂容易出错。

一个或多个时钟跳变沿（即采样跳变沿）位于表征数据0和1的波形电平不同处，以该时钟跳变沿对第一数据SDI采样产生第二数据Data，参考图3所示，这里的一个或多个时钟跳变沿即位于A1中的相位bd段的相位c、A2中相位ac段的相位b和位于相位df段的相位e，A3中的相位ac段的相位b，A4中的相位ac段的相位b和相位df段的相位e，本领域技术人员应知晓，在任意一个相位段内，理论上包括了无数个相位点，因此用于对第一数据SDI采样产生第二数据Data的跳变沿也有无数个，在实现电路中设置任意一个符合条件（采样点位于电平不同处）的即可。

如图3的A2和A4所示的实施例中，包括了两段电平不同处，即相位ac段和相位df段，在实际电路中一般只要选择一个相位位于相位ac段或相位df段即可，也可以设计两个相位分别位于相位ac段或相位df段，这两种方式均可实现对第一数据SDI的采样，理论上而言，以两个相位点进行采样还能提高数据的准确性。

参考图6所示的本实施例中产生的第二数据Data波形图，第二数据Data产生的波形中表征数据0和1的波形与标准波形一致，即低电平表征数据0高电平表征数据1。如图6所示的波形，就其表征的数据而言，第一数据SDI的波形和第二数据Data的波形表征量均为0101。基于第二数据Data，其余三个或三个以上的时钟跳变沿用于在第三数据SDO中产生所述表征数据0和或1的波形。以图6为例，时钟CLK2的下降沿（相位c）用于对第一数据SDI采样得到第二数据Data，CLK2的上升沿（相位a）用于产生数据0和1的上升沿，CLK1的上升沿（相位b）用于产生数据0的下降沿，CLK1的下降沿（相位d）用于产生数据1的下降沿，就具体而言，当第二数据Data为低电平时，选择CLK1的上升沿（相位b）用于产生数据0的下降沿，当第二数据Data为高电平时，选择CLK1的下降沿（相位d）用于产生数据1的下降沿。输出的第三数据SDO也符合本申请中如图3所定义的数据0和1的波形，其中第三数据SDO作为下一级驱动IC的第一数据SDI。

在一些实施例中，多个时钟信号包括第一时钟和第二时钟，其原理可参考图4中A12所示；第一时钟或第二时钟的一个时钟跳变沿（相位c）恰好位于电平不同处，以该时钟跳变沿对第一数据采样产生第二数据；第一时钟和第二时钟的其余三个时钟跳变沿（相位a、相位b、相位d），基于第二数据在第三数据中产生表征数据0和1的波形的第一跳变沿和第二跳变沿。

在另一些实施例中，多个时钟信号包括采样时钟、第一时钟以及第二时钟，其中，采样时钟、第一时钟以及第二时钟均可以设置为一个或多个。

如图4的A13和图5的A23、A24等实施方式，采样时钟的一个时钟跳变沿恰好位于电平不同处，以该时钟跳变沿对第一数据采样产生第二数据，A13中采样时钟是CLK2，采样的跳变沿相位c，A23和A24中采样时钟是CLK2，采样的跳变沿相位b。但本领域技术人员应知晓，在实际应用中可以使用多个采样时钟的不同跳变沿或一个时钟的多个不同跳变沿进行采样，只要采样相位位于图3所示的电平不同的相位段即可，以图3的A2和A4所示，即给出了两个采样跳变沿相位，也就是相位b和e，在设计采样时钟时，可以是两个时钟分别包含相位b和e，也可以是一个时钟包含相位b和e。

第一时钟的一个或两个时钟跳变沿基于第二数据在第三数据中产生表征数据0和或1的波形的第一跳变沿，当数据0和1的第一跳变沿同相位时，第一时钟仅需产生一个时钟跳变沿即可，如图3所示的A1，其第一跳变沿相位a，对应的时钟信号可参考图4的A12和A13所示，A12中第一时钟为CLK2，A13中第一时钟为CLK4。

当数据0和1的第一跳变沿不同相位时，参考图3的A2所示，数据0的第一跳变沿为相位a，数据1的第一跳变沿为相位d。其对应的第一时钟就可以参考5所示的A21和A22，由一个第一时钟提供相位a和d的跳变沿，也可以参考图5所示的A23和A24分别用两个时钟产生相位a和d的跳变沿。

第二时钟的一个或两个时钟跳变沿基于第二数据在第三数据中产生表征数据0或1的波形的第二跳变沿，第二时钟是设计原理与第一时钟相同，在此不再赘述。其区别在于，当数据0和1的第一跳变沿同相位时，第一时钟仅需一个时钟跳变沿，不同相位时，第一时钟需两个时钟跳变沿，同理，当数据0和1的第二跳变沿同相位时，第二时钟仅需一个时钟跳变沿，不同相位时，第二时钟需两个时钟跳变沿。但本领域技术人员应知晓，数据0和1的波形不可能第一跳变沿和第二跳变沿均同相位，因此当，第一时钟和第二时钟不可能同时用一个时钟跳变沿产生对应的第一跳变沿和第二跳变沿。

参考图8所示给出了一种第一数据处理模块100的实施例，第一数据处理模块100包括时钟产生单元101、数据产生单元102。其中，时钟产生单元101用于产生满足图4或图5中任一实施方式的一个或多个时钟信号。数据产生单元102使用一个或多个时钟跳变沿对第一数据SDI采样得到第二数据Data。

更为具体的，参考图13所示，时钟产生单元101和数据产生单元102的可以通过D触发器实现，除此之外也可以采用其他类似电路结构实现，例如时钟产生单元101可以用PLL（锁相环）或者DLL（延迟锁相环）产生相位，也可使用其他倍频技术实现。不管是时钟产生单元101还是数据产生单元102，其产生都是具有高低电平特性的波形信号，就电路本质而已，时钟产生单元101和数据产生单元102是相同的，区别仅在于波形的特性。

参考图9所示提供了另一种第一数据处理模块100的实施例，第一数据处理模块100包括第一时钟产生单元111、第二时钟产生单元112、数据产生单元102。其中，第一时钟产生单元111产生的时钟信号是基于第二时钟产生单元112所产生的，也就是最终产生的多个时钟信号中，包括了间接产生的时钟信号。

参考图10所示给出了一种第二数据处理模块200的实施例，第二数据处理模块200包括信号产生单元201、时钟选择单元202以及第二数据产生单元203，其中第二数据产生单元203的电路原理基本与数据产生单元102一致，可参考图13所示。D触发器输入第一数据SDI和高电平VDD，使得第三数据SDO与第一数据SDI同相位产生第一跳变沿，以时钟信号作为复位信号，用于产生第三数据SDO的第二跳变沿，最终得到与所述第一数据跳SDI变沿同相位的第三数据SDO。

信号产生单元201接收第二数据Data，并基于第二数据Data产生用于选择第三数据SDO的第一跳变沿和或第二跳变沿的选择信号并输出。就具体而言，当表征数据0和1的波形的第一跳变沿或第二跳变沿对齐时（同相位），此时信号产生单元201产生第一跳变沿或第二跳变沿其中一个选择信号即可，当表征数据0和1的波形的第一跳变沿和第二跳变沿都不对齐时（不同相位），信号产生单元201产生第一跳变沿和第二跳变沿的选择信号。相应的，时钟选择单元202接收选择信号，基于选择信号选择对应的时钟跳变沿产生第三数据SDO的第一跳变沿和或第二跳变沿。

第二数据产生单元203，基于第一跳变沿和第二跳变沿产生第三数据SDO并输出。当表征数据0和1的波形第一跳变沿或第二跳变沿同相位时，其对应的第一跳变沿或第二跳变沿直接由对应的时钟跳变沿所产生，即不需要信号产生单元201产生选择信号。选择信号包括：当第二数据Data波形表征为0时，产生第一选择信号，当第二数据Data波形表征为1时，产生第二选择信号，基于第一选择信号或第二选择信号选择对应的时钟跳变沿产生第三数据的第一跳变沿或第二跳变沿。

参考图11所示，提供了一种信号产生单元201的实施例，通过D触发器、反相器、RS触发器实现，D触发器输入第二数据Data以及用于采样的时钟信号，当Data=1，RS触发器的1输出端输出1，0输出端输出0；当Data=0，RS触发器的1输出端输出0，0输出端输出1，以此实现第一选择信号和第二选择信号的产生，信号产生单元201的本质是基于第二数据Data进行输出。

参考图12所示，给出了一种时钟选择单元202的实施例，时钟选择单元202根据选择信号选择对应的时钟信号以产生对应数据0或1的跳变沿，时钟选择单元202包括一个选择信号接口，跳变沿采样单元221和逻辑处理单元222，根据选择信号选择多相位时钟中对应时钟信号的跳变沿，经逻辑处理单元222处理后得到满足如图6所示的第三数据SDO波形。

本实施例中的跳变沿采样单元221可以是上升沿采样或下降沿采样均可，其具体采用上升沿采样或下降沿采样应根据前述时钟信号的特性选择，假设数据0和1的对应波形均是通过时钟信号的下降沿实现，即可用下降沿采样，反之则使用上升沿采样。

逻辑处理单元222是对采样的跳变沿信号进行处理，使得处理后的信号（第一跳变沿信号或第二跳边沿信号）用于第二数据产生单元203时能够产生其对应的数据0或1的波形，根据不同的波形，逻辑处理单元222的设计也各有不同。

本实施例第二方面提供一种驱动IC，驱动IC包括如第一方面的驱动电路，可参考图7所示，驱动IC仅需一根数据线，在进行驱动IC级联时，各级联驱动IC之间也仅需要一根数据线即可完成，无需时钟数据线，简化了布线方式。

本实施例第三方面提供一种驱动设备，驱动设备包括控制卡和驱动IC，驱动IC如第二方面所述。

本实施例第四方面提供一种显示设备，显示设备包括显示面板和驱动设备，驱动设备如第三方面所述，就具体而言，显示面板可以是LED显示屏或其他类型的显示屏。

以上所述仅是本申请的优选实施方式，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (14)

1.一种驱动电路，其特征在于，包括：

第一数据处理模块，接收第一数据并基于所述第一数据产生时钟信号和第二数据，所述第一数据中表征数据0和1的波形占空比均大于0，且0和1的波形存在至少一处电平不同；

所述时钟信号包括至少四个不同相位的时钟跳变沿，其中，至少一个时钟跳变沿位于所述电平不同处，至少三个时钟跳变沿分别与所述表征数据0和1的波形的数据跳变沿所对应；以位于所述电平不同处的时钟跳变沿对所述第一数据采样产生所述第二数据；

第二数据处理模块，用于产生与所述第一数据同相位的第三数据，其中，第三数据基于所述第二数据，以与所述数据跳变沿所对应的时钟跳变沿产生表征数据0或1的波形。

2.根据权利要求1所述的驱动电路，其特征在于，所述时钟信号包括一个或多个时钟信号。

3.根据权利要求1所述的驱动电路，其特征在于，所述表征数据0和1的波形包括：0和1的波形第一跳变沿同相位第二跳变沿不同相位，或0和1的波形第一跳变沿不同相位第二跳变沿同相位，或0和1的波形第一跳变沿和第二跳变沿均不同相位。

4.根据权利要求3所述的驱动电路，其特征在于，所述表征数据0和1的波形第一跳变沿或第二跳变沿同相位时，表征数据0和1的波形中包括三个不同相位的数据跳变沿，所述时钟信号包括三个时钟跳变沿用于在第三数据中产生表征数据0和1的波形，该三个时钟跳变沿分别与三个数据跳变沿同相位。

5.根据权利要求4所述的驱动电路，其特征在于，所述时钟信号包括第一时钟和第二时钟；

所述第一时钟或第二时钟的一个时钟跳变沿恰好位于所述电平不同处，以该时钟跳变沿对所述第一数据采样产生所述第二数据；

所述第一时钟和第二时钟的其余三个时钟跳变沿，基于所述第二数据在第三数据中产生表征所述数据0和或1的波形的第一跳变沿和第二跳变沿。

6.根据权利要求3所述的驱动电路，其特征在于，所述表征数据0和1的波形第一跳变沿和第二跳变沿均不同相位时，表征数据0和1的波形中包括四个不同相位的数据跳变沿，所述时钟信号包括四个时钟跳变沿用于在第三数据中产生表征数据0和1的波形，该四个时钟跳变沿分别与四个数据跳变沿同相位。

7.根据权利要求6所述的驱动电路，其特征在于，所述时钟信号包括一个或多个采样时钟、第一时钟以及第二时钟；

所述采样时钟的一个或多个时钟跳变沿恰好位于所述电平不同处，以该时钟跳变沿对所述第一数据采样产生所述第二数据；

所述第一时钟的一个或两个时钟跳变沿基于所述第二数据在第三数据中产生表征所述数据0和1的波形的第一跳变沿；

所述第二时钟的一个或两个时钟跳变沿基于所述第二数据在第三数据中产生表征所述数据0或1的波形的第二跳变沿。

8.根据权利要求1-7任一项所述的驱动电路，其特征在于，所述第一数据处理模块包括：

一个或多个时钟产生单元，用于产生所述一个或多个时钟信号；

数据产生单元，以所述一个或多个时钟信号中的一个或多个时钟跳变沿对所述第一数据采样得到第二数据。

9.根据权利要求1-7任一项所述的驱动电路，其特征在于，所述第二数据处理模块包括：

信号产生单元，接收所述第二数据，并基于所述第二数据产生所述第三数据的第一跳变沿和/或第二跳变沿的选择信号并输出；

时钟选择单元，接收所述选择信号，基于所述选择信号选择对应的时钟跳变沿产生所述第三数据的第一跳变沿和/或第二跳变沿；

第二数据产生单元，基于所述第一跳变沿和第二跳变沿产生所述第三数据并输出。

10.根据权利要求9所述的驱动电路，其特征在于，所述表征数据0和1的波形第一跳变沿或第二跳变沿同相位时，其对应的第一跳变沿或第二跳变沿直接由对应的时钟跳变沿所产生。

11.根据权利要求9所述的驱动电路，其特征在于，所述时钟选择单元包括：当所述第二数据波形表征为0时，产生第一选择信号，当所述第二数据波形表征为1时，产生第二选择信号，基于所述第一选择信号或第二选择信号选择所述对应的时钟跳变沿产生所述第三数据的第一跳变沿或第二跳变沿。

12.一种驱动IC，其特征在于，所述驱动IC包括如权利要求1-11任一项所述的驱动电路。

13.一种驱动设备，其特征在于，所述驱动设备包括控制卡和驱动IC，所述驱动IC如权利要求12所述。

14.一种显示设备，其特征在于，所述显示设备包括显示面板和驱动设备，所述驱动设备如权利要求13所述。

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