JP4851956B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関する。

半導体集積回路は、高精度なクロック信号を使用し、クロック信号の品質によって、性能が大きく変動する。半導体集積回路が正常動作することを確認するためには、半導体集積回路内部のクロック信号の品質を確認する必要がある。

下記の特許文献１には、クロック信号を観測するために、クロック信号を半導体集積回路外部に取り出す回路が開示されている。クロック信号を半導体集積回路外部に出力するか否かを、半導体集積回路で選択する。クロック信号を半導体集積回路外部で観測することにより、クロック信号の品質を判定する。

下記の特許文献２には、ＰＬＬによるクロック信号が発振していることを検出して、集積回路の外部に出力する回路が開示されている。集積回路内に、クロック信号が規定の周波数で発振している事を検出する回路を搭載し、検出結果を集積回路の外に出力することによって、クロック信号の品質を判定する。

特開平５−２５７５３号公報 特開２００２−４１１７８号公報

半導体集積回路において、同期回路設計が広く行われている。同期回路設計は、半導体集積回路内のあらゆる回路がクロック信号に同期して動作するため、クロック信号の品質、特に周期の正確さとデューティ比が重要である。

クロック信号が低速な場合は、クロック信号の品質を確かめるために、クロック信号をそのまま集積回路外部に出力して、測定する手法が使われる（特許文献１）。しかしこの手法は、クロック信号が高速になると出力振幅が大きい集積回路の出力バッファや、インピーダンスの大きいパッケージでの信号劣化が大きくなり、正確な信号波形を測定できないという問題がある。

また、高速なクロック信号の品質を確かめる手段として、クロック信号を分周して集積回路外部に出力し観測する手法、集積回路内部にクロック信号評価回路を集積する手法（特許文献２）等がとられる。
クロック信号を分周して出力する手法は、分周によって、クロック信号のデューティ比情報の欠落が起こったり、クロック周波数が平均して下がるため、突発的な周波数変動を捕らえることができず、クロック信号の品質を観測することは困難である。

半導体集積回路内部に、クロック信号評価回路を集積する手法は、十分な精度を得ることが難しく、信号波形を毎サイクル評価するためには、複雑な回路が必要になるという問題がある。

本発明の目的は、クロック信号が高周波数であってもクロック信号を高精度に検査することができる半導体集積回路を提供することである。

本発明の一観点によれば、第１のクロック信号を生成するクロック生成回路と、前記第１のクロック信号で動作する論理回路と、前記第１のクロック信号を分周し、かつ２相以上に多相化した第２のクロック信号を出力する複数のラッチ回路と、セレクト信号が第１の状態のときには前記論理回路のデータの入力又は出力を選択し、セレクト信号が第２の状態のときには前記第２のクロック信号の出力を選択するセレクタとを有することを特徴とする半導体集積回路が提供される。

第２のクロック信号は第１のクロック信号のデューティ比及び毎サイクルのジッタの情報を含んだ信号となるので、第１のクロック信号が高周波数であっても、第２のクロック信号を観測することにより第１のクロック信号のデューティ比及び毎サイクルのジッタを高精度で検査することができる。

（第１の実施形態）
図１は、本発明の第１の実施形態によるクロック信号変換回路を含む半導体集積回路の構成例を示す回路図である。クロック信号変換回路は、フリップフロップ１１〜１８及びインバータ１０，１９を有する。第１のクロック信号ＣＬＫは、半導体集積回路内で生成されるクロック信号であり、検査対象のクロック信号である。このクロック信号変換回路は、第１のクロック信号ＣＬＫを８分周し、かつ８相に多相化した第２のクロック信号ＣＬＫ１〜ＣＬＫ８を出力する（図２参照）。インバータ１０は、第１のクロック信号ＣＬＫを論理反転したクロック信号を出力する。８個のフリップフロップ（ラッチ回路）１１〜１８は、ループ状に接続され、クロック端子には第１のクロック信号ＣＬＫ又は第１のクロック信号ＣＬＫの論理反転信号が入力される。フリップフロップ１１〜１８は、第１のクロック信号ＣＬＫの立ち上がりに同期してラッチするフリップフロップ１２，１４，１６，１８と第１のクロック信号ＣＬＫの立ち下がりに同期してラッチするフリップフロップ１１，１３，１５，１７とが交互に接続される。インバータ１９は、ループ状に接続された８個のフリップフロップ１１〜１８に直列に接続される。

奇数番目のフリップフロップ１１，１３，１５，１７のクロック端子には、第１のクロック信号ＣＬＫの論理反転信号が入力される。偶数番目のフリップフロップ１２，１４，１６，１８のクロック端子には、第１のクロック信号ＣＬＫが入力される。インバータ１９は、最終段のフリップフロップ１８のＱ端子（出力端子）及び最初段のフリップフロップ１１のＤ端子（入力端子）間に接続される。８個のフリップフロップ１１〜１８のＱ端子は、それぞれ８相の第２のクロック信号ＣＬＫ１〜ＣＬＫ８を出力する。リセット信号ＲＳＴをローレベルにすると、フリップフロップ１１〜１８がラッチしている信号レベルは０（ローレベル）にリセットされる。

図２は、図１のクロック信号変換回路の動作を説明するためのタイミングチャートである。リセット信号ＲＳＴがローレベルになると、フリップフロップ１１〜１８のラッチレベルはローレベル（０）にリセットされる。すると、第２のクロック信号ＣＬＫ１〜ＣＬＫ８はローレベルになる。インバータ１９は、ローレベルの第２のクロック信号ＣＬＫ８を論理反転してハイレベルをフリップフロップ１１のＤ端子に出力する。その後、リセット信号ＲＳＴをハイレベルにすると、フリップフロップ１１〜１８は動作状態になり、第２のクロック信号ＣＬＫ１〜ＣＬＫ８の生成が開始される。

第１のクロック信号ＣＬＫの１個目のパルスの立ち下がり時に、奇数番目のフリップフロップ１１，１３，１５，１７がＤ端子の信号レベルをラッチする。フリップフロップ１１は、ハイレベルの信号レベルをラッチし、ハイレベルの第２のクロック信号ＣＬＫ１を出力する。フリップフロップ１３，１５，１７は、それぞれローレベルの第２のクロック信号ＣＬＫ２，ＣＬＫ４，ＣＬＫ６をラッチし、ローレベルの第２のクロック信号ＣＬＫ３，ＣＬＫ５，ＣＬＫ７を出力する。偶数番目のフリップフロップ１２，１４，１６，１８は、それぞれローレベルの第２のクロック信号ＣＬＫ２，ＣＬＫ４，ＣＬＫ６，ＣＬＫ８の出力を維持する。

次に、第１のクロック信号ＣＬＫの２個目のパルスの立ち上がり時に、偶数番目のフリップフロップ１２，１４，１６，１８がＤ端子の信号レベルをラッチする。フリップフロップ１２は、ハイレベルの第２のクロック信号ＣＬＫ１をラッチし、ハイレベルの第２のクロック信号ＣＬＫ２を出力する。フリップフロップ１４，１６，１８は、それぞれローレベルの第２のクロック信号ＣＬＫ３，ＣＬＫ５，ＣＬＫ７をラッチし、ローレベルの第２のクロック信号ＣＬＫ４，ＣＬＫ６，ＣＬＫ８を出力する。奇数番目のフリップフロップ１１，１３，１５，１７は、それぞれ第２のクロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ７の前回の出力を維持する。

次に、第１のクロック信号ＣＬＫの２個目のパルスの立ち下がり時に、上記と同様に、奇数番目のフリップフロップ１１，１３，１５，１７がＤ端子の信号レベルをラッチする。偶数番目のフリップフロップ１２，１４，１６，１８は、それぞれ第２のクロック信号ＣＬＫ２，ＣＬＫ４，ＣＬＫ６，ＣＬＫ８の出力を維持する。その結果、第２のクロック信号ＣＫ３がローレベルからハイレベルに変化し、その他の第２のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ４〜ＣＬＫ８は前回の信号レベルを維持する。

以上のようにして、第２のクロック信号ＣＬＫ１〜ＣＬＫ８は、順次、ローレベルからハイレベルに変化する。第２のクロック信号ＣＬＫ８がハイレベルになると、インバータ１９はローレベルをフリップフロップ１１のＤ端子に出力する。

次に、第１のクロック信号ＣＬＫの５個目のパルスの立ち下がり時に、フリップフロップ１１は、ローレベルの信号レベルをラッチし、ローレベルの第２のクロック信号ＣＬＫ１を出力する。他の第２のクロック信号ＣＬＫ２〜ＣＬＫ８は、前回の信号レベルを維持する。

次に、第１のクロック信号ＣＬＫの６個目のパルスの立ち上がり時に、フリップフロップ１２は、ローレベルの第２のクロック信号ＣＬＫ１をラッチし、ローレベルの第２のクロック信号ＣＬＫ２を出力する。以上のようにして、第２のクロック信号ＣＬＫ１〜ＣＬＫ８は、順次、ハイレベルからローレベルに変化する。

以上の処理を１サイクルとして、第１のクロック信号ＣＬＫを基に８相の第２のクロック信号ＣＬＫ１〜ＣＬＫ８が生成される。第２のクロック信号ＣＬＫ１〜ＣＬＫ８は、４周期毎にハイレベル（１）及びローレベル（０）間で交互に反転する。第２のクロック信号ＣＬＫ１〜ＣＬＫ８の波形を観測しない場合は、リセット信号ＲＳＴをローレベルにすることにより、フリップフロップ１１〜１８は停止する。

半導体集積回路は、第１のクロック信号ＣＬＫに同期して動作する論理回路を有するため、第１のクロック信号ＣＬＫの品質、特に周期の正確さとデューティ比が重要である。第１のクロック信号ＣＬＫが低周波数の場合は、第１のクロック信号ＣＬＫをそのまま半導体集積回路の外部に出力して、第１のクロック信号ＣＬＫを測定することが可能であるが、第１のクロック信号ＣＬＫが高周波数になると出力振幅が大きい半導体集積回路の出力バッファや、インピーダンスの大きいパッケージでの信号劣化が大きくなり、正確な信号波形を測定できない。

また、第１のクロック信号ＣＬＫを分周だけして多相化しない場合には、分周によって第１のクロック信号ＣＬＫのデューティ比情報が欠落し、クロック周波数が平均して下がるため、突発的な周波数変動を捕らえることができず、第１のクロック信号ＣＬＫの品質を検査することは困難である。

本実施形態によれば、第１のクロック信号ＣＬＫを８分周し、かつ８相に多相化した第２のクロック信号ＣＬＫ１〜ＣＬＫ８を生成する。第２のクロック信号ＣＬＫ１〜ＣＬＫ８は、第１のクロック信号ＣＬＫのデューティ比及び毎サイクルのジッタの情報を含んだ信号である。半導体集積回路は、第２のクロック信号ＣＬＫ１〜ＣＬＫ８を外部に出力する。検査者は、第１のクロック信号ＣＬＫが高周波数であっても、第２のクロック信号ＣＬＫを観測することにより、第１のクロック信号ＣＬＫのデューティ比及び毎サイクルのジッタを高精度で検査することができる。また、本実施形態は、半導体集積回路内部にクロック信号評価回路を設ける場合に比べて、回路が簡単である。すなわち、半導体集積回路に与える変更を小規模に抑えつつ、デューティ比及び毎サイクルのジッタを含めたクロック信号の波形観測が可能となる。

なお、第２のクロック信号ＣＬＫ１〜ＣＬＫ８は、８相の信号に限定されず、第１のクロック信号ＣＬＫを２相以上に多相化したクロック信号であればよい。

図３は、２相の第２のクロック信号ＣＬＫ１及びＣＬＫ２を示すタイミングチャートである。クロック信号変換回路は、第１のクロック信号ＣＬＫを２分周し、かつ２相に多相化した第２のクロック信号ＣＬＫ１及びＣＬＫ２を生成及び出力する。その場合、図１のクロック信号変換回路は、２個のフリップフロップ１１及び１２、並びにインバータ１９をループ状に接続し、フリップフロップ１３〜１８を削除すればよい。

図４は、４相の第２のクロック信号ＣＬＫ１〜ＣＬＫ４を示すタイミングチャートである。クロック信号変換回路は、第１のクロック信号ＣＬＫを４分周し、かつ４相に多相化した第２のクロック信号ＣＬＫ１〜ＣＬｋ４を生成及び出力する。その場合、図１のクロック信号変換回路は、４個のフリップフロップ１１〜１４、並びにインバータ１９をループ状に接続し、フリップフロップ１５〜１８を削除すればよい。

なお、フリップフロップ１１〜１８は、ラッチ回路でもよい。ラッチ回路は、クロック端子のパルスの立ち上がり又は立ち下がりに同期してラッチするフリップフロップの他、クロック端子のパルスのハイレベルの間にラッチを行うものも含む。本実施形態の複数のラッチ回路は、第１のクロック信号ＣＬＫをｎ分周し、かつ２相以上のｎ相に多相化した第２のクロック信号を出力する。

（第２の実施形態）
図５は、本発明の第２の実施形態による半導体集積回路の構成例を示す図である。論理回路１０１は、クロック信号生成回路１０５を有する。クロック信号生成回路１０５は、例えばＰＬＬ（位相ロックループ）回路であり、第１のクロック信号ＣＬＫを生成する。論理回路１０１は、第１のクロック信号ＣＬＫに同期して動作し、８本（８ビット）のデータＤＴ１〜ＤＴ８を出力する。クロック信号変換回路１０３は、図１のクロック信号変換回路であり、第１のクロック信号ＣＬＫ及びリセット信号ＲＳＴを入力し、８本の第２のクロック信号ＣＬＫ１〜ＣＬＫ８を出力する。

セレクタ（マルチプレクサ）１０２は、リセット信号ＲＳＴをセレクト信号として、第２のクロック信号ＣＬＫ１〜ＣＬＫ８又はデータＤＴ１〜ＤＴ８を選択し、８本の出力信号ＯＵＴ１〜ＯＵＴ８として出力する。出力バッファ１０４は、出力信号ＯＵＴ１〜ＯＵＴ８をバッファリング（増幅）して、半導体集積回路の外部に出力する。

クロック信号検査を行わないとき（通常動作モードのとき）には、リセット信号ＲＳＴをローレベルにすることにより、クロック信号変換回路１０３は動作を停止し、セレクタ１０２は論理回路１０１の出力データＤＴ１〜ＤＴ８を半導体集積回路の出力バッファ１０４に出力する。

これに対し、クロック信号検査を行うとき（テストモードのとき）には、リセット信号ＲＳＴをハイレベルにすることにより、クロック信号変換回路１０３は動作し、セレクタ１０２はクロック信号変換回路１０３の出力信号ＣＫ１〜ＣＫ８を半導体集積回路の出力バッファ１０４に出力する。

本実施形態によれば、テストモード又は通常動作モードによりセレクタ１０２を切り替えることにより、出力データＤＴ１〜ＤＴ８の出力端子とクロック信号ＣＬＫ１〜ＣＬＫ８の出力端子とを共用することができる。半導体集積回路の出力端子数を増やすことなく、クロック信号の観測及び検査を実現することができる。

なお、データＤＴ１〜ＤＴ８は、出力データに限定されず、半導体集積回路の外部から入力される入力データであってもよい。すなわち、セレクタ１０２は、クロック信号ＣＬＫ１〜ＣＬＫ８の出力と入力データＤＴ１〜ＤＴ８の入力とを選択するようにしてもよい。その場合、バッファ１０４は、入出力バッファとなる。

すなわち、セレクタ１０２は、リセット信号（セレクト信号）ＲＳＴが第１の状態（ローレベル）のときにはデータＤＴ１〜ＤＴ８の入力又は出力を選択し、リセット信号（セレクト信号）ＲＳＴが第２の状態（ハイレベル）のときには第２のクロック信号ＣＬＫ１〜ＣＬＫ８の出力を選択する。

以上のように、第１及び第２の実施形態では、第１のクロック信号ＣＬＫを分周しかつ位相差をつけた第２のクロック信号ＣＬＫ１〜ＣＬＫ８を出力する。分周数に対応した数の位相の信号を出力することにより、第１のクロック信号ＣＬＫがハイレベル及びローレベル間を遷移している時刻に対応して、いずれかひとつの第２のクロック信号ＣＬＫ１〜ＣＬＫ８がハイレベル及びローレベル間を遷移する。各第２のクロック信号ＣＬＫ１〜ＣＬＫ８の遷移時刻を全て記録することにより、第１のクロック信号ＣＬＫの信号遷移時刻が全て記録できる。また、第２のクロック信号ＣＬＫ１〜ＣＬＫ８は分周されており、第１のクロック信号ＣＬＫに比べて十分周波数が低いため、インピーダンスが高い線路上を伝播させても、波形の劣化が少なく、方形波に近い高品質な第２のクロック信号ＣＬＫ１〜ＣＬＫ８を取り出すことが可能になる。第２のクロック信号ＣＬＫ１〜ＣＬＫ８を半導体集積回路外部で観測することにより、第１のクロック信号ＣＬＫの周期及びデューティ比を検査することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態によるクロック信号変換回路を含む半導体集積回路の構成例を示す回路図である。 図１のクロック信号変換回路の動作を説明するためのタイミングチャートである。 ２相の第２のクロック信号を示すタイミングチャートである。 ４相の第２のクロック信号を示すタイミングチャートである。 本発明の第２の実施形態による半導体集積回路の構成例を示す図である。

符号の説明

１０，１９ インバータ
１１〜１８ フリップフロップ
１０１ 論理回路
１０２ セレクタ
１０３ クロック信号変換回路
１０４ 出力バッファ
１０５ クロック信号生成回路

Claims (5)

1. 第１のクロック信号を生成するクロック生成回路と、
   前記第１のクロック信号で動作する論理回路と、
   前記第１のクロック信号を分周し、かつ２相以上に多相化した第２のクロック信号を出力する複数のラッチ回路と、
   セレクト信号が第１の状態のときには前記論理回路のデータの入力又は出力を選択し、セレクト信号が第２の状態のときには前記第２のクロック信号の出力を選択するセレクタと
   を有することを特徴とする半導体集積回路。
2. 前記複数のラッチ回路は、ループ状に接続され、クロック端子には前記第１のクロック信号又は前記第１のクロック信号の論理反転信号が入力される複数のフリップフロップであることを特徴とする請求項１記載の半導体集積回路。
3. 前記複数のフリップフロップは、前記第１のクロック信号の立ち上がりに同期してラッチするフリップフロップと前記第１のクロック信号の立ち下がりに同期してラッチするフリップフロップとが交互に接続されることを特徴とする請求項２記載の半導体集積回路。
4. さらに、前記ループ状に接続された複数のフリップフロップに直列に接続されるインバータを有することを特徴とする請求項３記載の半導体集積回路。
5. 前記第１の状態は通常動作状態であり、前記第２の状態はテストモードであることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。

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