JPH04361426A - ジョンソンカウンタ - Google Patents
ジョンソンカウンタInfo
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- JPH04361426A JPH04361426A JP13772591A JP13772591A JPH04361426A JP H04361426 A JPH04361426 A JP H04361426A JP 13772591 A JP13772591 A JP 13772591A JP 13772591 A JP13772591 A JP 13772591A JP H04361426 A JPH04361426 A JP H04361426A
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- circuit
- latch
- input terminal
- latch circuit
- latch circuits
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- 230000007704 transition Effects 0.000 claims abstract description 30
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ジョンソンカウンタに
関する。
関する。
【０００２】
【従来の技術】ジョンソンカウンタは、半導体集積回路
において、タイミング発生器や分周器として広く使用さ
れている。半導体集積回路上のジョンソンカウンタは、
他の回路と同様に、チップ上の専有面積縮小、消費電力
低減及び動作速度の向上が望まれている。
において、タイミング発生器や分周器として広く使用さ
れている。半導体集積回路上のジョンソンカウンタは、
他の回路と同様に、チップ上の専有面積縮小、消費電力
低減及び動作速度の向上が望まれている。
【０００３】図４は、従来のジョンソンカウンタの基本
型を示す。このジョンソンカウンタは８ビット出力であ
り、４段のＤフリップフロップ１１〜１４が縦続接続さ
れ、Ｄフリップフロップ１４の反転出力端ＱＸがＤフリ
ップフロップ１１のデータ入力端Ｄに接続されている。 Ｄフリップフロップ１１〜１４の各クロック入力端ＣＫ
には、シフトパルスとしてクロックＣＬＫが供給される
。ジョンソンカウンタの出力Ａ１〜Ａ８は、Ｄフリップ
フロップ１１〜１４の非反転出力端Ｑ及びＱＸがアンド
ゲート４１〜４８を介して取り出される。出力Ａ１〜Ａ
８を２進数１０００００００に初期設定するために、Ｄ
フリップフロップ１１〜１４のクリア信号入力端ＣＬＲ
にリセット信号ＲＳＴＸが供給される。この状態でクロ
ックＣＬＫを供給すると、ジョンソンカウンタの８ビッ
ト並列出力は、クロックＣＬＫの１パルス毎に１つの１
のビットがサイクリックにシフトする。
型を示す。このジョンソンカウンタは８ビット出力であ
り、４段のＤフリップフロップ１１〜１４が縦続接続さ
れ、Ｄフリップフロップ１４の反転出力端ＱＸがＤフリ
ップフロップ１１のデータ入力端Ｄに接続されている。 Ｄフリップフロップ１１〜１４の各クロック入力端ＣＫ
には、シフトパルスとしてクロックＣＬＫが供給される
。ジョンソンカウンタの出力Ａ１〜Ａ８は、Ｄフリップ
フロップ１１〜１４の非反転出力端Ｑ及びＱＸがアンド
ゲート４１〜４８を介して取り出される。出力Ａ１〜Ａ
８を２進数１０００００００に初期設定するために、Ｄ
フリップフロップ１１〜１４のクリア信号入力端ＣＬＲ
にリセット信号ＲＳＴＸが供給される。この状態でクロ
ックＣＬＫを供給すると、ジョンソンカウンタの８ビッ
ト並列出力は、クロックＣＬＫの１パルス毎に１つの１
のビットがサイクリックにシフトする。
【０００４】Ｄフリップフロップ１１〜１４は互いに同
一構成であり、Ｄフリップフロップ１１は、例えば図５
に示す如く、２つのラッチ回路２１及び２２と、インバ
ータ２３とを用いて構成されている。ラッチ回路２１及
び２２は互いに同一構成であり、ラッチ回路２２は例え
ば図６に示す如く、４つのナンドゲート３１〜３４を用
いて構成されている。
一構成であり、Ｄフリップフロップ１１は、例えば図５
に示す如く、２つのラッチ回路２１及び２２と、インバ
ータ２３とを用いて構成されている。ラッチ回路２１及
び２２は互いに同一構成であり、ラッチ回路２２は例え
ば図６に示す如く、４つのナンドゲート３１〜３４を用
いて構成されている。
【０００５】
【発明が解決しようとする課題】この様に、１つのＤフ
リップフロップ自体の構成素子数が比較的多いので、ジ
ョンソンカウンタの回路規模が比較的大きくなる。この
ため、ジョンソンカウンタの回路規模を小さくしてチッ
プ上の専有面積を縮小し、消費電力を低減させ、さらに
好ましくは動作速度を向上させることが望まれる。
リップフロップ自体の構成素子数が比較的多いので、ジ
ョンソンカウンタの回路規模が比較的大きくなる。この
ため、ジョンソンカウンタの回路規模を小さくしてチッ
プ上の専有面積を縮小し、消費電力を低減させ、さらに
好ましくは動作速度を向上させることが望まれる。
【０００６】本発明の目的は、このような要望に鑑み、
チップ上の専有面積を縮小し、消費電力を低減させ、動
作速度を向上させることが可能なジョンソンカウンタを
提供することにある。
チップ上の専有面積を縮小し、消費電力を低減させ、動
作速度を向上させることが可能なジョンソンカウンタを
提供することにある。
【０００７】
【課題を解決するための手段及びその作用】本発明に係
るジョンソンカウンタでは、第１段から第ｎ段までの偶
数段のラッチ回路が縦続接続され、第ｎ段のラッチ回路
の反転出力端が第１段のラッチ回路のデータ入力端Ｄに
接続され、隣合うラッチ回路の一方がスルー状態Ｔとな
り他方がホールド状態Ｈとなるようにクロックが入力さ
れる状態遷移回路を備えている。この状態遷移回路は１
／２クロックで状態遷移し、２ｎ個の状態を表す。２ｎ
個の状態のうち、何個をジョンソンカウンタの出力とし
て利用するかは自由であり、また、後述のデコード回路
を用いずに、状態遷移回路の出力をそのままジョンソン
カウンタの出力としてもよい。
るジョンソンカウンタでは、第１段から第ｎ段までの偶
数段のラッチ回路が縦続接続され、第ｎ段のラッチ回路
の反転出力端が第１段のラッチ回路のデータ入力端Ｄに
接続され、隣合うラッチ回路の一方がスルー状態Ｔとな
り他方がホールド状態Ｈとなるようにクロックが入力さ
れる状態遷移回路を備えている。この状態遷移回路は１
／２クロックで状態遷移し、２ｎ個の状態を表す。２ｎ
個の状態のうち、何個をジョンソンカウンタの出力とし
て利用するかは自由であり、また、後述のデコード回路
を用いずに、状態遷移回路の出力をそのままジョンソン
カウンタの出力としてもよい。
【０００８】本発明は、ラッチ回路を用いて状態遷移回
路を構成しており、ラッチ回路はＤフリップフロップの
約半分の素子数で構成されるので、ジョンソンカウンタ
の回路規模を従来よりも大幅に小さくすることができ、
チップ上の専有面積を縮小し、消費電力を低減させるこ
とができる。また、従来では１クロックで状態遷移して
いたのを、１／２クロックで状態遷移させることができ
るので、動作速度を従来の２倍にすることができる。
路を構成しており、ラッチ回路はＤフリップフロップの
約半分の素子数で構成されるので、ジョンソンカウンタ
の回路規模を従来よりも大幅に小さくすることができ、
チップ上の専有面積を縮小し、消費電力を低減させるこ
とができる。また、従来では１クロックで状態遷移して
いたのを、１／２クロックで状態遷移させることができ
るので、動作速度を従来の２倍にすることができる。
【０００９】次に、本発明の第１〜３態様を、実施例図
中の対応する構成要素の符号を引用して説明する。
中の対応する構成要素の符号を引用して説明する。
【００１０】本発明の第１態様では、例えば図１に示す
如く、状態遷移回路は、クロック入力端ＣＫが高レベル
でスルー状態Ｔとなるラッチ回路５１、５３とクロック
入力端ＣＫが低レベルでスルー状態Ｔとなるラッチ回路
５２、５４とが交互に縦続接続されて構成されている。 この構成の場合、各クロック入力端ＣＫには単相クロッ
クＣＬＫを供給すればよい。
如く、状態遷移回路は、クロック入力端ＣＫが高レベル
でスルー状態Ｔとなるラッチ回路５１、５３とクロック
入力端ＣＫが低レベルでスルー状態Ｔとなるラッチ回路
５２、５４とが交互に縦続接続されて構成されている。 この構成の場合、各クロック入力端ＣＫには単相クロッ
クＣＬＫを供給すればよい。
【００１１】本発明の第２態様では、例えば図３に示す
如く、状態遷移回路は、クロック入力端ＣＫの電圧レベ
ルが互いに等しい場合に互いに同一のスルー状態又はホ
ールド状態になるｎ段のラッチ回路、例えば互いに同一
構成のラッチ回路５１、５２Ａ、５３、５４Ａが縦続接
続されて構成されており、簡単になっている。この構成
の場合、隣合うラッチ回路のクロック入力端ＣＫに互い
に逆相のクロックＣＬＫ及びＣＬＫＸを供給する。
如く、状態遷移回路は、クロック入力端ＣＫの電圧レベ
ルが互いに等しい場合に互いに同一のスルー状態又はホ
ールド状態になるｎ段のラッチ回路、例えば互いに同一
構成のラッチ回路５１、５２Ａ、５３、５４Ａが縦続接
続されて構成されており、簡単になっている。この構成
の場合、隣合うラッチ回路のクロック入力端ＣＫに互い
に逆相のクロックＣＬＫ及びＣＬＫＸを供給する。
【００１２】本発明の第３態様では、上記いずれかの状
態遷移回路にさらに、デコード回路を備え、該デコード
回路の出力をジョンソンカウンタの出力としている。こ
のデコード回路は、該状態遷移回路の出力が供給され、
該出力の２ｎ個の状態の全部又は一部をデコードして１
乃至２ｎビットを出力し、該出力は、ｎ−１≧ｍ≧１な
る連続するｍビットが他のビットに対し反転しており、
クロックで該反転ビットが遷移していく。ｍ＝ｎのとき
は、デコード回路を備えない場合である。
態遷移回路にさらに、デコード回路を備え、該デコード
回路の出力をジョンソンカウンタの出力としている。こ
のデコード回路は、該状態遷移回路の出力が供給され、
該出力の２ｎ個の状態の全部又は一部をデコードして１
乃至２ｎビットを出力し、該出力は、ｎ−１≧ｍ≧１な
る連続するｍビットが他のビットに対し反転しており、
クロックで該反転ビットが遷移していく。ｍ＝ｎのとき
は、デコード回路を備えない場合である。
【００１３】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。説明の簡単化のために、以下においては４段のラ
ッチ回路を用いたジョンソンカウンタについて説明する
。
する。説明の簡単化のために、以下においては４段のラ
ッチ回路を用いたジョンソンカウンタについて説明する
。
【００１４】１）．第１実施例
図１は第１実施例のジョンソンカウンタを示す。このジ
ョンソンカウンタは、偶数段（４段）のラッチ回路５１
〜５４が縦続接続された状態遷移回路を備えている。す
なわち、ラッチ回路５１の非反転出力端Ｑとラッチ回路
５２のデータ入力端Ｄとが接続され、ラッチ回路５２の
非反転出力端Ｑとラッチ回路５３のデータ入力端Ｄとが
接続され、ラッチ回路５３の非反転出力端Ｑとラッチ回
路５４のデータ入力端Ｄとが接続され、ラッチ回路５４
の非反転出力端Ｑとラッチ回路５１のデータ入力端Ｄと
が接続されて、４段の状態遷移回路が構成されている。 また、ラッチ回路５４の反転出力端ＱＸが、ラッチ回路
５１のデータ入力端Ｄに接続されている。
ョンソンカウンタは、偶数段（４段）のラッチ回路５１
〜５４が縦続接続された状態遷移回路を備えている。す
なわち、ラッチ回路５１の非反転出力端Ｑとラッチ回路
５２のデータ入力端Ｄとが接続され、ラッチ回路５２の
非反転出力端Ｑとラッチ回路５３のデータ入力端Ｄとが
接続され、ラッチ回路５３の非反転出力端Ｑとラッチ回
路５４のデータ入力端Ｄとが接続され、ラッチ回路５４
の非反転出力端Ｑとラッチ回路５１のデータ入力端Ｄと
が接続されて、４段の状態遷移回路が構成されている。 また、ラッチ回路５４の反転出力端ＱＸが、ラッチ回路
５１のデータ入力端Ｄに接続されている。
【００１５】ラッチ回路５１〜５４の各クロック入力端
ＣＫには、クロックＣＬＫを供給するための配線が共通
に接続され、ラッチ回路５１〜５４のクリア信号入力端
ＣＬＲには、リセット信号ＲＳＴＸを供給するための配
線が共通に接続されている。
ＣＫには、クロックＣＬＫを供給するための配線が共通
に接続され、ラッチ回路５１〜５４のクリア信号入力端
ＣＬＲには、リセット信号ＲＳＴＸを供給するための配
線が共通に接続されている。
【００１６】例えば、ラッチ回路５１及び５３は、図６
に示す如く４個のナンドゲート３１〜３４を用いて構成
されており、ラッチ回路５２及び５４は、図６のクロッ
ク入力端ＣＫに不図示のインバータを１個追加接続した
構成となっている。
に示す如く４個のナンドゲート３１〜３４を用いて構成
されており、ラッチ回路５２及び５４は、図６のクロッ
ク入力端ＣＫに不図示のインバータを１個追加接続した
構成となっている。
【００１７】図６において、クロック入力端ＣＫ、クリ
ア信号入力端ＣＬＲ及びプリセット信号入力端ＰＲが高
レベルのとき、データ入力端Ｄと非反転出力端Ｑのレベ
ルが同一、すなわちスルー状態となる。この状態でクロ
ック入力端ＣＫを低レベルにすると、非反転出力端Ｑの
レベルはデータ入力端Ｄのレベルを変化させても一定、
すなわちホールド状態となる。また、クロック入力端Ｃ
Ｋのレベルによらず、クリア信号入力端ＣＬＲを低レベ
ル、プリセット信号入力端ＰＲを高レベルにすると、非
反転出力端Ｑが低レベル、反転出力端ＱＸが高レベルと
なる。逆に、クリア信号入力端ＣＬＲを高レベル、プリ
セット信号入力端ＰＲを低レベルにすると、非反転出力
端Ｑが高レベル、反転出力端ＱＸが低レベルとなる。
ア信号入力端ＣＬＲ及びプリセット信号入力端ＰＲが高
レベルのとき、データ入力端Ｄと非反転出力端Ｑのレベ
ルが同一、すなわちスルー状態となる。この状態でクロ
ック入力端ＣＫを低レベルにすると、非反転出力端Ｑの
レベルはデータ入力端Ｄのレベルを変化させても一定、
すなわちホールド状態となる。また、クロック入力端Ｃ
Ｋのレベルによらず、クリア信号入力端ＣＬＲを低レベ
ル、プリセット信号入力端ＰＲを高レベルにすると、非
反転出力端Ｑが低レベル、反転出力端ＱＸが高レベルと
なる。逆に、クリア信号入力端ＣＬＲを高レベル、プリ
セット信号入力端ＰＲを低レベルにすると、非反転出力
端Ｑが高レベル、反転出力端ＱＸが低レベルとなる。
【００１８】図１において、ラッチ回路５４の反転出力
端ＱＸとラッチ回路５１の反転出力端ＱＸとが、アンド
ゲート４１の入力端に接続され、ラッチ回路５ｉ（ｉ＝
１〜３）の非反転出力端Ｑとラッチ回路５ｉ＋１の反転
出力端ＱＸとが、アンドゲート４ｉ＋１の入力端に接続
されている。また、ラッチ回路５４の非反転出力端Ｑと
ラッチ回路５１の非反転出力端ＱＸとが、アンドゲート
４５の入力端に接続され、ラッチ回路５ｉ（ｉ＝１〜３
）の反転出力端ＱＸとラッチ回路５ｉ＋１の非反転出力
端Ｑとが、アンドゲート４ｉ＋５の入力端に接続されて
いる。ジョンソンカウンタの出力は、デコード回路とし
てのアンドゲート４１〜４８の出力Ａ１〜Ａ８である。
端ＱＸとラッチ回路５１の反転出力端ＱＸとが、アンド
ゲート４１の入力端に接続され、ラッチ回路５ｉ（ｉ＝
１〜３）の非反転出力端Ｑとラッチ回路５ｉ＋１の反転
出力端ＱＸとが、アンドゲート４ｉ＋１の入力端に接続
されている。また、ラッチ回路５４の非反転出力端Ｑと
ラッチ回路５１の非反転出力端ＱＸとが、アンドゲート
４５の入力端に接続され、ラッチ回路５ｉ（ｉ＝１〜３
）の反転出力端ＱＸとラッチ回路５ｉ＋１の非反転出力
端Ｑとが、アンドゲート４ｉ＋５の入力端に接続されて
いる。ジョンソンカウンタの出力は、デコード回路とし
てのアンドゲート４１〜４８の出力Ａ１〜Ａ８である。
【００１９】本第１実施例では、Ｄフリップフロップの
約半分の素子数で構成されるラッチ回路で状態遷移回路
を構成し、これに簡単なデコード回路を付加してジョン
ソンカウンタを構成しているので、ジョンソンカウンタ
の回路規模を従来の約半分にすることができる。この効
果は、ジョンソンカウンタの出力ビット数が、ＬＳＩの
試験用発生回路で通常使用されるように数十〜数百と多
くなると著しくなる。
約半分の素子数で構成されるラッチ回路で状態遷移回路
を構成し、これに簡単なデコード回路を付加してジョン
ソンカウンタを構成しているので、ジョンソンカウンタ
の回路規模を従来の約半分にすることができる。この効
果は、ジョンソンカウンタの出力ビット数が、ＬＳＩの
試験用発生回路で通常使用されるように数十〜数百と多
くなると著しくなる。
【００２０】次に、上記の如く構成されたジョンソンカ
ウンタの動作を、図２を参照して説明する。図中、Ｈは
ラッチ回路がホールド状態であることを示し、Ｔはラッ
チ回路がスルー状態であることを示す。
ウンタの動作を、図２を参照して説明する。図中、Ｈは
ラッチ回路がホールド状態であることを示し、Ｔはラッ
チ回路がスルー状態であることを示す。
【００２１】（Ａ）クロックＣＬＫは、最初低レベルと
なっており、したがって、ラッチ回路５１及び５３がホ
ールド状態Ｈ、ラッチ回路５２及び５４がスルー状態Ｔ
となっている。この状態で、負パルスのリセット信号Ｒ
ＳＴＸを供給すると、ラッチ回路５１〜５４の非反転出
力端Ｑが全て低レベルとなり、ジョンソンカウンタの出
力Ａ１〜Ａ８は、２進数１０００００００に初期設定さ
れる。
なっており、したがって、ラッチ回路５１及び５３がホ
ールド状態Ｈ、ラッチ回路５２及び５４がスルー状態Ｔ
となっている。この状態で、負パルスのリセット信号Ｒ
ＳＴＸを供給すると、ラッチ回路５１〜５４の非反転出
力端Ｑが全て低レベルとなり、ジョンソンカウンタの出
力Ａ１〜Ａ８は、２進数１０００００００に初期設定さ
れる。
【００２２】（Ｂ）クロックＣＬＫが高レベルに遷移す
ると、ラッチ回路５１及び５３がスルー状態Ｔ、ラッチ
回路５２及び５４がホールド状態Ｈとなるので、ラッチ
回路５１〜５４の非反転出力端Ｑが２進数１０００とな
る。したがって、ジョンソンカウンタの出力Ａ１〜Ａ８
は、２進数０１００００００となる。すなわち、ラッチ
回路５２及び５３が従来のジョンソンカウンタを構成す
る１つのＤフリップフロップとして機能し、ラッチ回路
５２のデータ入力端Ｄに供給された低レベルレベルを保
持してラッチ回路５２及び５３の非反転出力端Ｑからこ
れを出力する。同様に、ラッチ回路５４及び５１が従来
のジョンソンカウンタを構成する１つのＤフリップフロ
ップとして機能し、ラッチ回路５４のデータ入力端Ｄに
供給された低レベルを保持してラッチ回路５４の反転出
力端ＱＸ及びラッチ回路５１の非反転出力端Ｑから高レ
ベルを出力する。
ると、ラッチ回路５１及び５３がスルー状態Ｔ、ラッチ
回路５２及び５４がホールド状態Ｈとなるので、ラッチ
回路５１〜５４の非反転出力端Ｑが２進数１０００とな
る。したがって、ジョンソンカウンタの出力Ａ１〜Ａ８
は、２進数０１００００００となる。すなわち、ラッチ
回路５２及び５３が従来のジョンソンカウンタを構成す
る１つのＤフリップフロップとして機能し、ラッチ回路
５２のデータ入力端Ｄに供給された低レベルレベルを保
持してラッチ回路５２及び５３の非反転出力端Ｑからこ
れを出力する。同様に、ラッチ回路５４及び５１が従来
のジョンソンカウンタを構成する１つのＤフリップフロ
ップとして機能し、ラッチ回路５４のデータ入力端Ｄに
供給された低レベルを保持してラッチ回路５４の反転出
力端ＱＸ及びラッチ回路５１の非反転出力端Ｑから高レ
ベルを出力する。
【００２３】（Ｃ）クロックＣＬＫが低レベルに遷移す
ると、ラッチ回路５１及び５３がホールド状態Ｈ、ラッ
チ回路５２及び５４がスルー状態Ｔとなるので、ラッチ
回路５１〜５４の非反転出力端Ｑが２進数１１００とな
る。したがって、ジョンソンカウンタの出力Ａ１〜Ａ８
は、２進数００１０００００となる。すなわち、ラッチ
回路５１及び５２が従来のジョンソンカウンタを構成す
る１つのＤフリップフロップとして機能し、ラッチ回路
５１のデータ入力端Ｄに供給された高レベルを保持して
ラッチ回路５１及び５２の非反転出力端Ｑからこれを出
力する。同様に、ラッチ回路５３及びラッチ回路５４が
従来のジョンソンカウンタを構成する１つのＤフリップ
フロップとして機能し、ラッチ回路５３のデータ入力端
Ｄに供給された低レベルを保持してラッチ回路５１及び
５２の非反転出力端Ｑからこれを出力する。
ると、ラッチ回路５１及び５３がホールド状態Ｈ、ラッ
チ回路５２及び５４がスルー状態Ｔとなるので、ラッチ
回路５１〜５４の非反転出力端Ｑが２進数１１００とな
る。したがって、ジョンソンカウンタの出力Ａ１〜Ａ８
は、２進数００１０００００となる。すなわち、ラッチ
回路５１及び５２が従来のジョンソンカウンタを構成す
る１つのＤフリップフロップとして機能し、ラッチ回路
５１のデータ入力端Ｄに供給された高レベルを保持して
ラッチ回路５１及び５２の非反転出力端Ｑからこれを出
力する。同様に、ラッチ回路５３及びラッチ回路５４が
従来のジョンソンカウンタを構成する１つのＤフリップ
フロップとして機能し、ラッチ回路５３のデータ入力端
Ｄに供給された低レベルを保持してラッチ回路５１及び
５２の非反転出力端Ｑからこれを出力する。
【００２４】（Ｄ）クロックＣＬＫが高レベルに遷移す
ると、ラッチ回路５１及び５３がスルー状態Ｔ、ラッチ
回路５２及び５４がホールド状態Ｈとなるので、ラッチ
回路５１〜５４の非反転出力端Ｑが２進数１１１０とな
る。したがって、ジョンソンカウンタの出力Ａ１〜Ａ８
は、２進数０００１００００となる。
ると、ラッチ回路５１及び５３がスルー状態Ｔ、ラッチ
回路５２及び５４がホールド状態Ｈとなるので、ラッチ
回路５１〜５４の非反転出力端Ｑが２進数１１１０とな
る。したがって、ジョンソンカウンタの出力Ａ１〜Ａ８
は、２進数０００１００００となる。
【００２５】（Ｅ）クロックＣＬＫが低レベルに遷移す
ると、ラッチ回路５１及び５３がホールド状態Ｈ、ラッ
チ回路５２及び５４がスルー状態Ｔとなるので、ラッチ
回路５１〜５４の非反転出力端Ｑが２進数１１１１とな
る。したがって、ジョンソンカウンタの出力Ａ１〜Ａ８
は、２進数００００１０００となる。
ると、ラッチ回路５１及び５３がホールド状態Ｈ、ラッ
チ回路５２及び５４がスルー状態Ｔとなるので、ラッチ
回路５１〜５４の非反転出力端Ｑが２進数１１１１とな
る。したがって、ジョンソンカウンタの出力Ａ１〜Ａ８
は、２進数００００１０００となる。
【００２６】（Ｆ）クロックＣＬＫが高レベルに遷移す
ると、上記同様にラッチ回路５１及び５３がスルー状態
Ｔ、ラッチ回路５２及び５４がホールド状態Ｈとなるの
で、ラッチ回路５１〜５４の非反転出力端Ｑが２進数０
１１１となる。したがって、ジョンソンカウンタの出力
Ａ１〜Ａ８は、２進数０００００１００となる。
ると、上記同様にラッチ回路５１及び５３がスルー状態
Ｔ、ラッチ回路５２及び５４がホールド状態Ｈとなるの
で、ラッチ回路５１〜５４の非反転出力端Ｑが２進数０
１１１となる。したがって、ジョンソンカウンタの出力
Ａ１〜Ａ８は、２進数０００００１００となる。
【００２７】（Ｇ）クロックＣＬＫが低レベルに遷移す
ると、上記同様にラッチ回路５１及び５３がホールド状
態Ｈ、ラッチ回路５２及び５４がスルー状態Ｔとなるの
で、ラッチ回路５１〜５４の非反転出力端Ｑが２進数０
０１１となる。したがって、ジョンソンカウンタの出力
Ａ１〜Ａ８は、２進数００００００１０となる。
ると、上記同様にラッチ回路５１及び５３がホールド状
態Ｈ、ラッチ回路５２及び５４がスルー状態Ｔとなるの
で、ラッチ回路５１〜５４の非反転出力端Ｑが２進数０
０１１となる。したがって、ジョンソンカウンタの出力
Ａ１〜Ａ８は、２進数００００００１０となる。
【００２８】（Ｈ）クロックＣＬＫが高レベルに遷移す
ると、上記同様にラッチ回路５１及び５３がスルー状態
Ｔ、ラッチ回路５２及び５４がホールド状態Ｈとなるの
で、ラッチ回路５１〜５４の非反転出力端Ｑが２進数０
００１となる。したがって、ジョンソンカウンタの出力
Ａ１〜Ａ８は、２進数０００００００１となる。
ると、上記同様にラッチ回路５１及び５３がスルー状態
Ｔ、ラッチ回路５２及び５４がホールド状態Ｈとなるの
で、ラッチ回路５１〜５４の非反転出力端Ｑが２進数０
００１となる。したがって、ジョンソンカウンタの出力
Ａ１〜Ａ８は、２進数０００００００１となる。
【００２９】以下、上記（Ａ）〜（Ｈ）の動作を繰返す
。但し、上記（Ａ）ではリセット信号ＲＳＴＸを供給し
ない（供給する必要がない）。
。但し、上記（Ａ）ではリセット信号ＲＳＴＸを供給し
ない（供給する必要がない）。
【００３０】２）．第２実施例
図３は第２実施例のジョンソンカウンタを示す。
【００３１】このジョンソンカウンタでは、互いに同一
構成のラッチ回路５１、５２Ａ、５３及び５４Ａが縦続
接続され、ラッチ回路５１及び５３のクロック入力端Ｃ
ＫにクロックＣＬＫが供給され、ラッチ回路５２Ａ及び
５４Ａのクロック入力端ＣＫに反転クロックＣＬＫＸが
供給される。他の点は、上記第１実施例と同一である。
構成のラッチ回路５１、５２Ａ、５３及び５４Ａが縦続
接続され、ラッチ回路５１及び５３のクロック入力端Ｃ
ＫにクロックＣＬＫが供給され、ラッチ回路５２Ａ及び
５４Ａのクロック入力端ＣＫに反転クロックＣＬＫＸが
供給される。他の点は、上記第１実施例と同一である。
【００３２】なお、本発明には他にも種々の変形例が含
まれる。例えば、アンドゲート４１〜４８の代わりにナ
ンドゲート、オアゲート、ノアゲート、イクスクルーシ
ブオアゲート又はイクスクルーシブオアゲートを用いて
デコード回路を構成してもよい。また、アンドゲート４
１〜４８の２入力間のラッチ回路個数は、上記実施例で
は１個であるが、２個以上であってもよい。さらに、ラ
ッチ回路はＤ型に限定されず、ホールド／スルー制御入
力端を備えた各種ゲーテッドラッチ回路を用いることが
できる。
まれる。例えば、アンドゲート４１〜４８の代わりにナ
ンドゲート、オアゲート、ノアゲート、イクスクルーシ
ブオアゲート又はイクスクルーシブオアゲートを用いて
デコード回路を構成してもよい。また、アンドゲート４
１〜４８の２入力間のラッチ回路個数は、上記実施例で
は１個であるが、２個以上であってもよい。さらに、ラ
ッチ回路はＤ型に限定されず、ホールド／スルー制御入
力端を備えた各種ゲーテッドラッチ回路を用いることが
できる。
【００３３】
【発明の効果】以上説明した如く、本発明に係るジョン
ソンカウンタでは、ラッチ回路を縦続接続して状態遷移
回路を構成ており、ラッチ回路はＤフリップフロップの
約半分の素子数で構成されるので、ジョンソンカウンタ
の回路規模を従来よりも大幅に小さくすることができ、
したがって、チップ上の専有面積を縮小し、消費電力を
低減させることができ、また、従来の半分のクロック数
で状態遷移させることができるので、動作速度を従来の
２倍にすることが可能となるという優れた効果を奏する
。
ソンカウンタでは、ラッチ回路を縦続接続して状態遷移
回路を構成ており、ラッチ回路はＤフリップフロップの
約半分の素子数で構成されるので、ジョンソンカウンタ
の回路規模を従来よりも大幅に小さくすることができ、
したがって、チップ上の専有面積を縮小し、消費電力を
低減させることができ、また、従来の半分のクロック数
で状態遷移させることができるので、動作速度を従来の
２倍にすることが可能となるという優れた効果を奏する
。
【図１】本発明の第１実施例のジョンソンカウンタ回路
図である。
図である。
【図２】図１の回路の動作説明図である。
【図３】本発明の第２実施例の第２実施例のジョンソン
カウンタ回路図である。
カウンタ回路図である。
【図４】従来のジョンソンカウンタ回路図である。
【図５】マスタスレーブ型Ｄフリップフロップ回路図で
ある。
ある。
【図６】図５の回路を構成するラッチ回路図である。
【符号の説明】
１１〜１４ Ｄフリップフロップ
２１、２２、５１〜５４、５２Ａ、５４Ａ ラッチ回
路２３ インバータ ３１〜３４ ナンドゲート ４１〜４８ アンドゲート ＣＫ クロック入力端 Ｄ データ入力端 Ｑ 非反転出力端 ＱＸ 反転出力端 ＣＬＲ クリア信号入力端 Ｔ スルー状態 Ｈ ホールド状態 ＣＬＫ クロック ＣＬＫＸ 反転クロック
路２３ インバータ ３１〜３４ ナンドゲート ４１〜４８ アンドゲート ＣＫ クロック入力端 Ｄ データ入力端 Ｑ 非反転出力端 ＱＸ 反転出力端 ＣＬＲ クリア信号入力端 Ｔ スルー状態 Ｈ ホールド状態 ＣＬＫ クロック ＣＬＫＸ 反転クロック
Claims (4)
- 【請求項１】 第１段から第ｎ段までの偶数段のラッ
チ回路（５１〜５４、５２Ａ、５４Ａ）が縦続接続され
、第ｎ段の該ラッチ回路の反転出力端（ＱＸ）が第１段
の該ラッチ回路のデータ入力端（Ｄ）に接続され、隣合
う該ラッチ回路の一方がスルー状態（Ｔ）となり他方が
ホールド状態（Ｈ）となるようにクロック（ＣＬＫ、Ｃ
ＬＫＸ）が入力される状態遷移回路（５１〜５４、５２
Ａ、５４Ａ）を備えたことを特徴とするジョンソンカウ
ンタ。 - 【請求項２】 前記状態遷移回路（５１〜５４）は、
クロック入力端（ＣＫ）が高レベルでスルー状態（Ｔ）
となるラッチ回路（５１、５３）とクロック入力端（Ｃ
Ｋ）が低レベルでスルー状態となるラッチ回路（５２、
５４）とが交互に縦続接続され、各該クロック入力端に
単相クロック（ＣＬＫ）が供給されることを特徴とする
請求項１記載のジョンソンカウンタ。 - 【請求項３】 前記状態遷移回路（５１、５２Ａ、５
３、５４Ａ）は、クロック入力端（ＣＫ）の電圧レベル
が互いに等しい場合に互いに同一のスルー状態（Ｔ）又
はホールド状態（Ｈ）になるｎ段のラッチ回路（５１、
５２Ａ、５３、５４Ａ）が縦続接続され、隣合う該ラッ
チ回路のクロック入力端（ＣＫ）に互いに逆相のクロッ
ク（ＣＬＫ、ＣＬＫＸ）が供給されることを特徴とする
請求項１記載のジョンソンカウンタ。 - 【請求項４】 前記状態遷移回路の出力の２ｎ個の状
態の全部又は一部をデコードして１乃至２ｎビットを出
力し、該出力は、ｎ−１≧ｍ≧１なる連続するｍビット
が他のビットに対し反転しており、クロックで該反転ビ
ットが遷移していくデコード回路（４１〜４８）を備え
ていることを特徴とする請求項１乃至３のいずれか１つ
に記載のジョンソンカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13772591A JPH04361426A (ja) | 1991-06-10 | 1991-06-10 | ジョンソンカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13772591A JPH04361426A (ja) | 1991-06-10 | 1991-06-10 | ジョンソンカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361426A true JPH04361426A (ja) | 1992-12-15 |
Family
ID=15205374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13772591A Withdrawn JPH04361426A (ja) | 1991-06-10 | 1991-06-10 | ジョンソンカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008199533A (ja) * | 2007-02-15 | 2008-08-28 | Fujitsu Ltd | 半導体集積回路 |
-
1991
- 1991-06-10 JP JP13772591A patent/JPH04361426A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008199533A (ja) * | 2007-02-15 | 2008-08-28 | Fujitsu Ltd | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |