JPH0429248B2 - - Google Patents
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- JPH0429248B2 JPH0429248B2 JP61103584A JP10358486A JPH0429248B2 JP H0429248 B2 JPH0429248 B2 JP H0429248B2 JP 61103584 A JP61103584 A JP 61103584A JP 10358486 A JP10358486 A JP 10358486A JP H0429248 B2 JPH0429248 B2 JP H0429248B2
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- circuit
- latch
- clock
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- data
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- 230000000630 rising effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 1
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- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はロジツクデータを別のロジツク信号に
よつて取り込みを行う回路、さらに詳しくいえば
外部クロツク信号によりデータ信号を取込み出力
するフリツプフロツプ回路に関する。
よつて取り込みを行う回路、さらに詳しくいえば
外部クロツク信号によりデータ信号を取込み出力
するフリツプフロツプ回路に関する。
（従来の技術）
外部のクロツク用端子（以下、CK入力と略
す。）信号の立上り、立下りのいずれでも外部の
クロツク入力用端子（以下、DATA入力と略
す。）信号の取り込みを行う場合は、従来は第７
図に示すような回路が用いられていた。第７図に
おいて、５，６，７はＤフリツプフロツプ回路、
８はEX−OR回路、HCKはDATA、CKより十
分高速なクロツクをそれぞれ示している。Ｄフリ
ツプフロツプ回路５，６は高速クロツクにより動
作するシフトレジスタであるので、CKが変化す
るとEX−OR回路８より高速クロツクHCKの一
周期分の長さのパルスが発生し、このパルスによ
つてＤフリツプフロツプ回路７がDATAの取り
込みを行い、取込まれたデータが外部のデータ出
力用端子（以下、Ｑ出力と略す。）へ出力される。
す。）信号の立上り、立下りのいずれでも外部の
クロツク入力用端子（以下、DATA入力と略
す。）信号の取り込みを行う場合は、従来は第７
図に示すような回路が用いられていた。第７図に
おいて、５，６，７はＤフリツプフロツプ回路、
８はEX−OR回路、HCKはDATA、CKより十
分高速なクロツクをそれぞれ示している。Ｄフリ
ツプフロツプ回路５，６は高速クロツクにより動
作するシフトレジスタであるので、CKが変化す
るとEX−OR回路８より高速クロツクHCKの一
周期分の長さのパルスが発生し、このパルスによ
つてＤフリツプフロツプ回路７がDATAの取り
込みを行い、取込まれたデータが外部のデータ出
力用端子（以下、Ｑ出力と略す。）へ出力される。
（発明が解決しようとする問題点）
従来の回路は上述のように、その構成には高速
のクロツクHCKを必要とし、またCKの変化を検
出するのにHCK信号の周期の２倍以上の時間を
必要とするため、CK信号の周期はHCKの４倍以
上必要となり、高速の動作ができないという欠点
があつた。
のクロツクHCKを必要とし、またCKの変化を検
出するのにHCK信号の周期の２倍以上の時間を
必要とするため、CK信号の周期はHCKの４倍以
上必要となり、高速の動作ができないという欠点
があつた。
また、CMOSを用いる場合、消費電流は動作
速度にほぼ比例するのでHCKで常にシフトレジ
スタを動作させている第７図の回路は、消費電流
が大きくなるという欠点があつた。
速度にほぼ比例するのでHCKで常にシフトレジ
スタを動作させている第７図の回路は、消費電流
が大きくなるという欠点があつた。
本発明の目的は、上述の欠点を解決するもの
で、高速のクロツクを用いることなく、十分に高
速で処理することができ、CMOMで構成した場
合には電流消費が軽減化されるとともに、回路構
成も簡単になるフリツプフロツプ回路を提供する
ことにある。
で、高速のクロツクを用いることなく、十分に高
速で処理することができ、CMOMで構成した場
合には電流消費が軽減化されるとともに、回路構
成も簡単になるフリツプフロツプ回路を提供する
ことにある。
（問題点を解決するための手段）
前記目的を達成するために本発明によるフリツ
プフロツプ回路は、外部に、データ入力用端子、
クロツク入力用端子、データ出力用端子を有し、
内部に、クロツク入力用端子信号によつてデータ
入力用端子信号を交互にラツチする２個のラツチ
回路と、この２個のラツチ回路のデータ出力を切
替えてデータ出力用端子へ接続するスイツチ回路
を有し、前記ラツチ回路の一方はクロツク入力用
端子信号の立上りにより、他方は立下りによりデ
ータ入力用端子信号のラツチをそれぞれ行い、前
記スイツチ回路はラツチ動作を行つているラツチ
回路のデータ出力をデータ出力用端子へ出力する
ことにより、外部のクロツク入力用端子から入力
される信号の立上りと立下がりのいずれでも外部
のデータ入力用端子信号を取り込み、外部のデー
タ出力用端子に出力するように構成されている。
プフロツプ回路は、外部に、データ入力用端子、
クロツク入力用端子、データ出力用端子を有し、
内部に、クロツク入力用端子信号によつてデータ
入力用端子信号を交互にラツチする２個のラツチ
回路と、この２個のラツチ回路のデータ出力を切
替えてデータ出力用端子へ接続するスイツチ回路
を有し、前記ラツチ回路の一方はクロツク入力用
端子信号の立上りにより、他方は立下りによりデ
ータ入力用端子信号のラツチをそれぞれ行い、前
記スイツチ回路はラツチ動作を行つているラツチ
回路のデータ出力をデータ出力用端子へ出力する
ことにより、外部のクロツク入力用端子から入力
される信号の立上りと立下がりのいずれでも外部
のデータ入力用端子信号を取り込み、外部のデー
タ出力用端子に出力するように構成されている。
（実施例）
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第１図は、本発明によるフリツプフロツプ回路
の構成を示す回路図である。
の構成を示す回路図である。
第１図において、１，２はラツチ回路、３はス
イツチ回路である。ラツチ回路１はクロツク入力
Ｃ１が“Ｈ”の時スルー、クロツク入力Ｃ１が立
下がるとデータ入力Ｄ１をラツチする。ラツチ回
路２はクロツク入力Ｃ２が“Ｌ”の時スルー、ク
ロツク入力Ｃ２が立上がるとデータ入力Ｄ２をラ
ツチする。スイツチ回路SWはクロツクCKが
“Ｌ”の時データ出力端子Ｑへラツチ回路１のデ
ータ出力端子Ｑ１を接続し、“Ｈ”の時ラツチ回
路２のデータ出力端子Ｑ２を接続する。したがつ
て、クロツクCKの立下り、立上がりによつてラ
ツチ回路１，２は交互にラツチし、スイツチ回路
３はラツチ動作を行つているラツチ回路の出力を
データ出力端子Ｑへ接続する。
イツチ回路である。ラツチ回路１はクロツク入力
Ｃ１が“Ｈ”の時スルー、クロツク入力Ｃ１が立
下がるとデータ入力Ｄ１をラツチする。ラツチ回
路２はクロツク入力Ｃ２が“Ｌ”の時スルー、ク
ロツク入力Ｃ２が立上がるとデータ入力Ｄ２をラ
ツチする。スイツチ回路SWはクロツクCKが
“Ｌ”の時データ出力端子Ｑへラツチ回路１のデ
ータ出力端子Ｑ１を接続し、“Ｈ”の時ラツチ回
路２のデータ出力端子Ｑ２を接続する。したがつ
て、クロツクCKの立下り、立上がりによつてラ
ツチ回路１，２は交互にラツチし、スイツチ回路
３はラツチ動作を行つているラツチ回路の出力を
データ出力端子Ｑへ接続する。
第２図は本発明によるフリツプフロツプ回路の
一実施例を示す回路図である。図において１１，
１２はクロツクCK入力の反転用のインバータ回
路、２１，２２はラツチ回路、３１〜３３は
AND回路、３４はOR回路、３５はインバータ回
路である。ラツチ回路２１，２２ともクロツク入
力Ｃ１，Ｃ２が“Ｈ”レベルのときスルーで、ク
ロツク入力Ｃ１，Ｃ２の立下りでデータ入力
DATAをラツチするように構成されている。ク
ロツク入力Ｃ２はインバータ回路１１によつて反
転させられているので、ラツチ回路２１，２２は
クロツクCKの立下り、立上りによつて交互にラ
ツチを行うこととなる。スイツチ回路はインバー
タ回路１１，１２、AND回路３１〜３４、およ
びOR回路３４より構成されており、クロツク
CKが“Ｈ”のときはラツチ回路２２のデータ出
力端子Ｑ２を、“Ｌ”のときはラツチ回路２１の
データ出力端子Ｑ１をＱへつなぐ。AND回路を
３１，３２，３３と３個設けてあるのは、AND
回路が２個のときにはラツチ回路のデータ出力端
子Ｏ１，Ｑ２ともＨのときスイツチからスパイク
が発生する恐れがあるためである。
一実施例を示す回路図である。図において１１，
１２はクロツクCK入力の反転用のインバータ回
路、２１，２２はラツチ回路、３１〜３３は
AND回路、３４はOR回路、３５はインバータ回
路である。ラツチ回路２１，２２ともクロツク入
力Ｃ１，Ｃ２が“Ｈ”レベルのときスルーで、ク
ロツク入力Ｃ１，Ｃ２の立下りでデータ入力
DATAをラツチするように構成されている。ク
ロツク入力Ｃ２はインバータ回路１１によつて反
転させられているので、ラツチ回路２１，２２は
クロツクCKの立下り、立上りによつて交互にラ
ツチを行うこととなる。スイツチ回路はインバー
タ回路１１，１２、AND回路３１〜３４、およ
びOR回路３４より構成されており、クロツク
CKが“Ｈ”のときはラツチ回路２２のデータ出
力端子Ｑ２を、“Ｌ”のときはラツチ回路２１の
データ出力端子Ｑ１をＱへつなぐ。AND回路を
３１，３２，３３と３個設けてあるのは、AND
回路が２個のときにはラツチ回路のデータ出力端
子Ｏ１，Ｑ２ともＨのときスイツチからスパイク
が発生する恐れがあるためである。
第３図は各回路入出力部のタイミング波形図で
ある。図においてSWはラツチ回路２１，２２の
データ出力端子Ｑ１，Ｑ２のどちらかがデータ出
力端子Ｑにつながつていることを示している。
ある。図においてSWはラツチ回路２１，２２の
データ出力端子Ｑ１，Ｑ２のどちらかがデータ出
力端子Ｑにつながつていることを示している。
Ｔ１〜Ｔ４はクロツクCKの半周期毎の時間を
示している。時間Ｔ１ではクロツクCKが“Ｌ”
のときデータ出力端子Ｑにはラツチ回路２１のデ
ータ出力端子Ｑ１が接続されている。クロツク
CKが立上がるとラツチ回路２２はDATAの値
DATA１をラツチし、スイツチ回路はラツチ回
路のデータ出力端子Ｑ２をデータ出力端子Ｑに接
続する。そしてラツチ回路２１はスルーとなり、
データ出力端子Ｑ１はDATA１となる。したが
つてクロツクCKが“Ｈ”の間はデータ出力端子
ＱはDATA１を保持する。
示している。時間Ｔ１ではクロツクCKが“Ｌ”
のときデータ出力端子Ｑにはラツチ回路２１のデ
ータ出力端子Ｑ１が接続されている。クロツク
CKが立上がるとラツチ回路２２はDATAの値
DATA１をラツチし、スイツチ回路はラツチ回
路のデータ出力端子Ｑ２をデータ出力端子Ｑに接
続する。そしてラツチ回路２１はスルーとなり、
データ出力端子Ｑ１はDATA１となる。したが
つてクロツクCKが“Ｈ”の間はデータ出力端子
ＱはDATA１を保持する。
次にクロツクＴ２の間にDATAがDATA１か
らDATA２に変化するとラツチ回路２１のデー
タ出力端子Ｑ１はDATA２になる。そしてクロ
ツクCKが立下がるとラツチ回路２１はDATAを
ラツチし、ラツチ回路２２のデータ出力端子Ｑ２
はDATA２になり、スイツチ回路はラツチ回路
２１のデータ出力端子Ｑ１に切替わる。ここでラ
ツチ回路２２のデータ出力端子Ｑ２が変化すると
きとスイツチ回路が切替わる時のタイミングは必
ずしも明らかではないが、スイツチ回路が切替わ
る前のラツチ回路２１のデータ出力端子Ｑ１は一
般に変化しない、ラツチ回路２２のデータ出力端
子Ｑ２はCKの立下がりでＱ１と同じになるなど
の理由によりスパイクは発生しない。これはクロ
ツクCKの立上りのときも同じような理由により
同様である。さらに時間Ｔ３の間は、データ出力
端子Ｑはラツチ回路２１のデータ出力端子Ｑ１に
接続され、DATA２を保持する。
らDATA２に変化するとラツチ回路２１のデー
タ出力端子Ｑ１はDATA２になる。そしてクロ
ツクCKが立下がるとラツチ回路２１はDATAを
ラツチし、ラツチ回路２２のデータ出力端子Ｑ２
はDATA２になり、スイツチ回路はラツチ回路
２１のデータ出力端子Ｑ１に切替わる。ここでラ
ツチ回路２２のデータ出力端子Ｑ２が変化すると
きとスイツチ回路が切替わる時のタイミングは必
ずしも明らかではないが、スイツチ回路が切替わ
る前のラツチ回路２１のデータ出力端子Ｑ１は一
般に変化しない、ラツチ回路２２のデータ出力端
子Ｑ２はCKの立下がりでＱ１と同じになるなど
の理由によりスパイクは発生しない。これはクロ
ツクCKの立上りのときも同じような理由により
同様である。さらに時間Ｔ３の間は、データ出力
端子Ｑはラツチ回路２１のデータ出力端子Ｑ１に
接続され、DATA２を保持する。
以上の動作の繰返しにより第２図の回路はクロ
ツクCKの立上りと立下がりでDATAを取込みそ
のデータをＱに出力する。
ツクCKの立上りと立下がりでDATAを取込みそ
のデータをＱに出力する。
第２図におけるラツチ回路にset，resetをもつ
ラツチ回路を用いれば、Set，Reset端子を持つ
フリツプフロツプ回路を作ることができる。
ラツチ回路を用いれば、Set，Reset端子を持つ
フリツプフロツプ回路を作ることができる。
第４図はその場合の回路例を示す図である。
Set，Reset端子を有することを除けば動作は第
２図と全く同様である。
Set，Reset端子を有することを除けば動作は第
２図と全く同様である。
第６図は本発明によるフリツプフロツプ回路を
分周回路に用いた場合と、通常のフリツプフロツ
プ回路を用いた場合の分周回路とを示す実験回路
である。５１が一般的なフリツプフロツプを用い
た３分周回路、５２が本発明によるフリツプフロ
ツプを用いて５１と同様な回路構成をもたせた回
路でクロツクCLKのデユーテイが50％の場合は
1.5分周回路となる。分周回路５２中の６１，６
２は本発明によるフリツプフロツプ回路、分周回
路５１中の７１，７２は一般的なフリツプフロツ
プ回路、７３〜７６はラツチ回路である。フリツ
プフロツプ回路６１，６２はクロツクの反転回路
７７，７８を共有している。
分周回路に用いた場合と、通常のフリツプフロツ
プ回路を用いた場合の分周回路とを示す実験回路
である。５１が一般的なフリツプフロツプを用い
た３分周回路、５２が本発明によるフリツプフロ
ツプを用いて５１と同様な回路構成をもたせた回
路でクロツクCLKのデユーテイが50％の場合は
1.5分周回路となる。分周回路５２中の６１，６
２は本発明によるフリツプフロツプ回路、分周回
路５１中の７１，７２は一般的なフリツプフロツ
プ回路、７３〜７６はラツチ回路である。フリツ
プフロツプ回路６１，６２はクロツクの反転回路
７７，７８を共有している。
第６図は第５図の回路におけるクロツクCLK
に対するOUT１，OUT２の出力を示してある。
なお、OUT１，OUT２の位相は必ずしも第６図
と同じではない。第５図の回路を4000シリーズの
CMOSで組んだ実験回路では分周回路５１がほ
ぼ4MHzまで動作したのに対し、分周回路５２は
ほぼ2MHzまで動作した。したがつて、一般のフ
リツプフロツプ回路に対して約半分の動作速度と
なつたが入力データのサンプル速度ではほぼ同一
となる。
に対するOUT１，OUT２の出力を示してある。
なお、OUT１，OUT２の位相は必ずしも第６図
と同じではない。第５図の回路を4000シリーズの
CMOSで組んだ実験回路では分周回路５１がほ
ぼ4MHzまで動作したのに対し、分周回路５２は
ほぼ2MHzまで動作した。したがつて、一般のフ
リツプフロツプ回路に対して約半分の動作速度と
なつたが入力データのサンプル速度ではほぼ同一
となる。
（発明の効果）
以上、詳しく説明したように本発明によるフリ
ツプフロツプ回路は、従来の回路と比較して高速
クロツクを必要としない、処理速度が高速クロツ
クの影響をうけず部品の動作速度によるので十分
高速である。CMOSの場合は低消費電流となる、
回路が簡単であるという種々の利点を有する。ま
た、AND，OR、一般的なフリツプフロツプと同
様に回路部品として利用できるため大規模なロジ
ツク回路の設計の自由度が増すという効果があ
る。
ツプフロツプ回路は、従来の回路と比較して高速
クロツクを必要としない、処理速度が高速クロツ
クの影響をうけず部品の動作速度によるので十分
高速である。CMOSの場合は低消費電流となる、
回路が簡単であるという種々の利点を有する。ま
た、AND，OR、一般的なフリツプフロツプと同
様に回路部品として利用できるため大規模なロジ
ツク回路の設計の自由度が増すという効果があ
る。
第１図は本発明によるフリツプフロツプのブロ
ツク図、第２図は本発明によるフリツプフロツプ
回路の実施例を示す回路図、第３図は第２図の動
作を説明するためのタイミングチヤート、第４図
はSet，Reset入力を持つたフリツプフロツプ回
路の回路図、第５図は本発明によるフリツプフロ
ツプ用の実験回路図、第６図は第５図の動作を説
明するためのタイミングチヤート、第７図は従来
のフリツプフロツプ回路の回路図である。 １，２…ラツチ回路、３…スイツチ回路、５，
６，７…一般的なフリツプフロツプ、８…EX−
OR回路、１１，１２…インバータ回路、２１，
２２…ラツチ回路、３１〜３３…AND回路、３
４…OR回路、３５…インバータ回路、SW…第
２図Ｑにつながつている信号名、５１…３分周回
路、５２…1.5分周回路、６１，６２…本発明に
よるフリツプフロツプ回路、７１，７２…一般的
なフリツプフロツプ、７３〜７６…ラツチ回路。
ツク図、第２図は本発明によるフリツプフロツプ
回路の実施例を示す回路図、第３図は第２図の動
作を説明するためのタイミングチヤート、第４図
はSet，Reset入力を持つたフリツプフロツプ回
路の回路図、第５図は本発明によるフリツプフロ
ツプ用の実験回路図、第６図は第５図の動作を説
明するためのタイミングチヤート、第７図は従来
のフリツプフロツプ回路の回路図である。 １，２…ラツチ回路、３…スイツチ回路、５，
６，７…一般的なフリツプフロツプ、８…EX−
OR回路、１１，１２…インバータ回路、２１，
２２…ラツチ回路、３１〜３３…AND回路、３
４…OR回路、３５…インバータ回路、SW…第
２図Ｑにつながつている信号名、５１…３分周回
路、５２…1.5分周回路、６１，６２…本発明に
よるフリツプフロツプ回路、７１，７２…一般的
なフリツプフロツプ、７３〜７６…ラツチ回路。
Claims (1)
- １ 外部に、データ入力用端子、クロツク入力用
端子、データ出力用端子を有し、内部に、クロツ
ク入力用端子信号によつてデータ入力用端子信号
を交互にラツチする２個のラツチ回路と、この２
個のラツチ回路のデータ出力を切替えてデータ出
力用端子へ接続するスイツチ回路とを有し、前記
ラツチ回路の一方はクロツク入力用端子信号の立
上りにより、他方は立下りによりデータ入力用端
子信号のラツチをそれぞれ行い、前記スイツチ回
路はラツチ動作を行つているラツチ回路のデータ
出力をデータ出力用端子へ出力することにより外
部のクロツク入力用端子から入力される信号の立
上りと立下がりのいずれでも外部のデータ入力用
端子信号を取り込み外部のデータ出力用端子に出
力することを特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103584A JPS62260418A (ja) | 1986-05-06 | 1986-05-06 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103584A JPS62260418A (ja) | 1986-05-06 | 1986-05-06 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260418A JPS62260418A (ja) | 1987-11-12 |
| JPH0429248B2 true JPH0429248B2 (ja) | 1992-05-18 |
Family
ID=14357825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103584A Granted JPS62260418A (ja) | 1986-05-06 | 1986-05-06 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260418A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105222U (ja) * | 1988-01-07 | 1989-07-14 | ||
| US4873456A (en) * | 1988-06-06 | 1989-10-10 | Tektronix, Inc. | High speed state machine |
| JPH09312553A (ja) * | 1996-05-22 | 1997-12-02 | Nec Corp | 論理回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062234A (ja) * | 1983-09-14 | 1985-04-10 | Oki Electric Ind Co Ltd | 三状態入力回路 |
| JPS60142732A (ja) * | 1983-12-29 | 1985-07-27 | Matsushita Electric Ind Co Ltd | シフトレジスタ回路 |
-
1986
- 1986-05-06 JP JP61103584A patent/JPS62260418A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062234A (ja) * | 1983-09-14 | 1985-04-10 | Oki Electric Ind Co Ltd | 三状態入力回路 |
| JPS60142732A (ja) * | 1983-12-29 | 1985-07-27 | Matsushita Electric Ind Co Ltd | シフトレジスタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62260418A (ja) | 1987-11-12 |
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