JP2001156858A - データ信号取込み回路 - Google Patents
データ信号取込み回路Info
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Power Sources (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 システムクロックで動作する回路を、最低限
必要なタイミングで駆動することによって、無駄な動作
を排除し、消費電力を削減するのに好適な回路を提供す
る。 【解決手段】 データ信号ｓ１とクロック信号ｓ６を入
力し、データ信号ｓ１の状態変化後に最初に現われるク
ロックを含む整形クロック信号ｓ３７を出力するクロッ
ク整形回路４３と、データ信号ｓ１を整形クロック信号
ｓ３７の立上りで取込んで出力するＤＦＦ回路７とから
なり、ＤＦＦ回路７の不必要な動作を排除する。
必要なタイミングで駆動することによって、無駄な動作
を排除し、消費電力を削減するのに好適な回路を提供す
る。 【解決手段】 データ信号ｓ１とクロック信号ｓ６を入
力し、データ信号ｓ１の状態変化後に最初に現われるク
ロックを含む整形クロック信号ｓ３７を出力するクロッ
ク整形回路４３と、データ信号ｓ１を整形クロック信号
ｓ３７の立上りで取込んで出力するＤＦＦ回路７とから
なり、ＤＦＦ回路７の不必要な動作を排除する。
Description
【０００１】
【発明の属する技術分野】本発明は、消費電力を削減す
る回路に関し、特にシステムクロックで作動する消費電
力削減機能つきのデータ信号取込み回路に関する。
る回路に関し、特にシステムクロックで作動する消費電
力削減機能つきのデータ信号取込み回路に関する。
【０００２】
【従来の技術】近年、特に特定用途むけのＩＣであるＡ
ＳＩＣ（application specific integrated circuit）
やＣＭＯＳ ＬＳＩでは、大規模化及び高速動作化が進
むにつれて、消費電力が著しく増大してきている。
ＳＩＣ（application specific integrated circuit）
やＣＭＯＳ ＬＳＩでは、大規模化及び高速動作化が進
むにつれて、消費電力が著しく増大してきている。
【０００３】従来、消費電力の削減対策として、テスト
モードでテストする回路ブロック以外の回路ブロックを
バイパスできるように構成されたＬＳＩにおいては、バ
イパスされた回路ブロックのシステムクロックを停止さ
せ、そのブロックの機能を停止してＬＳＩ全体の消費電
力を削減していた。
モードでテストする回路ブロック以外の回路ブロックを
バイパスできるように構成されたＬＳＩにおいては、バ
イパスされた回路ブロックのシステムクロックを停止さ
せ、そのブロックの機能を停止してＬＳＩ全体の消費電
力を削減していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ようなバイパス機能を備えていないＬＳＩもあり、また
上記のようしても消費電力の削減が十分でない場合もあ
った。本発明の目的は、システムクロックで動作する回
路を最低限必要なタイミングで駆動することによって、
消費電力を削減することができる回路を提供することに
ある。
ようなバイパス機能を備えていないＬＳＩもあり、また
上記のようしても消費電力の削減が十分でない場合もあ
った。本発明の目的は、システムクロックで動作する回
路を最低限必要なタイミングで駆動することによって、
消費電力を削減することができる回路を提供することに
ある。
【０００５】
【課題を解決するための手段】データ信号取込み回路
を、“Ｈ”、“Ｌ”の各状態を取りえるデータ信号及び
クロック信号を入力し、前記データ信号の状態変化の際
に発生するクロック信号のみを出力するクロック削減回
路と、前記データ信号及び前記クロック削減回路から出
力されるクロック信号を入力し、該クロック削減回路か
ら出力されるクロック信号に同期して前記データ信号の
状態を取り込んで保持するフリップフロップ回路とで構
成する。
を、“Ｈ”、“Ｌ”の各状態を取りえるデータ信号及び
クロック信号を入力し、前記データ信号の状態変化の際
に発生するクロック信号のみを出力するクロック削減回
路と、前記データ信号及び前記クロック削減回路から出
力されるクロック信号を入力し、該クロック削減回路か
ら出力されるクロック信号に同期して前記データ信号の
状態を取り込んで保持するフリップフロップ回路とで構
成する。
【０００６】また、前記フリップフロップ回路をＤ型フ
リップフロップ回路で構成してもよい。更に、前記削減
回路を、前記データ信号の状態変化に応じて所定幅のウ
インドウ信号を発生する回路と、前記ウインドウ信号と
前記クロック信号の論理積を取るＡＮＤ回路とで構成し
てもよい。
リップフロップ回路で構成してもよい。更に、前記削減
回路を、前記データ信号の状態変化に応じて所定幅のウ
インドウ信号を発生する回路と、前記ウインドウ信号と
前記クロック信号の論理積を取るＡＮＤ回路とで構成し
てもよい。
【０００７】
【発明の実施の形態】図１は、本発明の第１の実施の形
態のデータ信号取込み回路を示す回路図であり、図２
は、このデータ信号取込み回路１０を構成するクロック
削減回路９、及びＤ型フリップ・フロップ回路（以下Ｄ
ＦＦ回路と称す）７の各部での信号波形を示すタイミン
グチャートである。ＤＦＦ回路７のデータ入力端子７ａ
に接続されたデータ信号入力端子１１は、インバータ１
の入力端子、ＮＯＲ回路３及びＡＮＤ回路４の各一方の
入力端子にも接続されている。
態のデータ信号取込み回路を示す回路図であり、図２
は、このデータ信号取込み回路１０を構成するクロック
削減回路９、及びＤ型フリップ・フロップ回路（以下Ｄ
ＦＦ回路と称す）７の各部での信号波形を示すタイミン
グチャートである。ＤＦＦ回路７のデータ入力端子７ａ
に接続されたデータ信号入力端子１１は、インバータ１
の入力端子、ＮＯＲ回路３及びＡＮＤ回路４の各一方の
入力端子にも接続されている。
【０００８】インバータ１の出力端子は、遅延回路２の
入力端子に接続され、遅延回路２の出力端子は、ＮＯＲ
回路３及びＡＮＤ回路４の各他方の入力端子に接続され
ている。ＮＯＲ回路３の出力端子はＯＲ回路５の一方の
入力端子に、そしてＡＮＤ回路４の出力端子はＯＲ回路
５の他方の入力端子に各々接続されている。
入力端子に接続され、遅延回路２の出力端子は、ＮＯＲ
回路３及びＡＮＤ回路４の各他方の入力端子に接続され
ている。ＮＯＲ回路３の出力端子はＯＲ回路５の一方の
入力端子に、そしてＡＮＤ回路４の出力端子はＯＲ回路
５の他方の入力端子に各々接続されている。
【０００９】ＯＲ回路５の出力端子はＡＮＤ回路６の一
方の入力端子に接続され、クロック信号ｓ６が印加され
るクロック信号入力端子８はＡＮＤ回路６の他方の入力
端子に接続され、ＡＮＤ回路６の出力端子はＤＦＦ回路
７のクロック入力端子７ｂに接続されている。このＤＦ
Ｆ回路７は、クロック入力端子７ｂの入力の立上りエッ
ジでデータ入力端子７ａの入力を取込んで、出力端子７
ｃから出力する。
方の入力端子に接続され、クロック信号ｓ６が印加され
るクロック信号入力端子８はＡＮＤ回路６の他方の入力
端子に接続され、ＡＮＤ回路６の出力端子はＤＦＦ回路
７のクロック入力端子７ｂに接続されている。このＤＦ
Ｆ回路７は、クロック入力端子７ｂの入力の立上りエッ
ジでデータ入力端子７ａの入力を取込んで、出力端子７
ｃから出力する。
【００１０】以上の構成において、図２のタイムチャー
トを参照しながら動作について説明する。データ信号ｓ
１は、インバータ１で反転され、更に遅延回路２でクロ
ック信号ｓ６の周期より長い時間、例えばクロック信号
ｓ６の略１．５周期に相当する遅延時間Ｄだけ遅延され
た反転遅延信号ｓ２となる。ＮＯＲ回路３は、データ信
号ｓ１及び反転遅延信号ｓ２とから、データ信号ｓ１の
立下り時にパルスが発生する立下り検出パルス信号ｓ３
を出力し、ＡＮＤ回路４は、データ信号ｓ１及び反転遅
延信号ｓ２とから、データ信号ｓ１の立上り時にパルス
が発生する立上り検出パルス信号ｓ４を出力する。
トを参照しながら動作について説明する。データ信号ｓ
１は、インバータ１で反転され、更に遅延回路２でクロ
ック信号ｓ６の周期より長い時間、例えばクロック信号
ｓ６の略１．５周期に相当する遅延時間Ｄだけ遅延され
た反転遅延信号ｓ２となる。ＮＯＲ回路３は、データ信
号ｓ１及び反転遅延信号ｓ２とから、データ信号ｓ１の
立下り時にパルスが発生する立下り検出パルス信号ｓ３
を出力し、ＡＮＤ回路４は、データ信号ｓ１及び反転遅
延信号ｓ２とから、データ信号ｓ１の立上り時にパルス
が発生する立上り検出パルス信号ｓ４を出力する。
【００１１】ＯＲ回路５は、立下り検出パルス信号ｓ３
及び立上り検出パルス信号ｓ４とから、データ信号ｓ１
の立上り及び立下り時に、遅延時間Ｄに相当する時間だ
け“Ｈ”状態となるウインドウ信号ｓ５を出力する。以
上のように、インバータ１、遅延回路２、ＮＯＲ回路
３、ＡＮＤ回路４、及びＯＲ回路５は、データ信号ｓ１
の立上り時及び立下り時に所定幅のウインドウ信号ｓ５
を発生するウインドウ信号発生回路１２を構成する。
及び立上り検出パルス信号ｓ４とから、データ信号ｓ１
の立上り及び立下り時に、遅延時間Ｄに相当する時間だ
け“Ｈ”状態となるウインドウ信号ｓ５を出力する。以
上のように、インバータ１、遅延回路２、ＮＯＲ回路
３、ＡＮＤ回路４、及びＯＲ回路５は、データ信号ｓ１
の立上り時及び立下り時に所定幅のウインドウ信号ｓ５
を発生するウインドウ信号発生回路１２を構成する。
【００１２】ＡＮＤ回路６は、このウインドウ信号ｓ５
とクロック信号ｓ６を入力し、ウインドウ信号ｓ５が
“Ｈ”状態の時のみクロック信号ｓ５を通過させること
により、データ信号ｓ１の状態反転に同期する最も近い
クロックパルスを含む整形クロック信号ｓ７を出力す
る。
とクロック信号ｓ６を入力し、ウインドウ信号ｓ５が
“Ｈ”状態の時のみクロック信号ｓ５を通過させること
により、データ信号ｓ１の状態反転に同期する最も近い
クロックパルスを含む整形クロック信号ｓ７を出力す
る。
【００１３】ＤＦＦ回路７は、この整形クロック信号ｓ
７の立上りで、データ信号ｓ１の状態を取込んだ整形デ
ータ信号ｓ８を出力する。従って、この整形データ信号
ｓ８は、立上り、立下りの各タイミングがクロック信号
ｓ６の立上りに同期した信号となる。
７の立上りで、データ信号ｓ１の状態を取込んだ整形デ
ータ信号ｓ８を出力する。従って、この整形データ信号
ｓ８は、立上り、立下りの各タイミングがクロック信号
ｓ６の立上りに同期した信号となる。
【００１４】第１の実施の形態の回路で整形される整形
データ信号ｓ８は、クロック信号ｓ６がそのままＤＦＦ
回路７のクロック入力端子７ｂに印加された場合にＤＦ
Ｆ回路７から出力される信号と略同じ波形を有する。詳
しく言えば、クロック信号ｓ６が“Ｌ”状態のときにデ
ータ信号ｓ１が立上ったり立下がったりすると、整形デ
ータ信号ｓ８の立上りや立下りのタイミングは、クロッ
ク信号ｓ６が直接クロック入力端子７ｂに印加されたと
きと全く同じになる。一方、クロック信号ｓ６が“Ｈ”
状態のときにデータ信号ｓ１が立上ったり立下がったり
すると、その時点からクロック信号ｓ６が“Ｌ”状態と
なるまで整形クロック信号ｓ７は“Ｈ”状態となる。従
って、その時間幅がＤＦＦ回路７のクロック入力として
十分であれば、整形データ信号ｓ８の立上りや立下りの
タイミングは、データ信号ｓ８の変化と殆ど同時となる
ためクロック信号ｓ６が直接クロック入力端子７ｂに印
加されたときより早くなる。
データ信号ｓ８は、クロック信号ｓ６がそのままＤＦＦ
回路７のクロック入力端子７ｂに印加された場合にＤＦ
Ｆ回路７から出力される信号と略同じ波形を有する。詳
しく言えば、クロック信号ｓ６が“Ｌ”状態のときにデ
ータ信号ｓ１が立上ったり立下がったりすると、整形デ
ータ信号ｓ８の立上りや立下りのタイミングは、クロッ
ク信号ｓ６が直接クロック入力端子７ｂに印加されたと
きと全く同じになる。一方、クロック信号ｓ６が“Ｈ”
状態のときにデータ信号ｓ１が立上ったり立下がったり
すると、その時点からクロック信号ｓ６が“Ｌ”状態と
なるまで整形クロック信号ｓ７は“Ｈ”状態となる。従
って、その時間幅がＤＦＦ回路７のクロック入力として
十分であれば、整形データ信号ｓ８の立上りや立下りの
タイミングは、データ信号ｓ８の変化と殆ど同時となる
ためクロック信号ｓ６が直接クロック入力端子７ｂに印
加されたときより早くなる。
【００１５】以上のように、クロック信号ｓ６がＤＦＦ
回路７のクロック入力端子７ｂに印加されるのは、デー
タ信号ｓ１が変化するときのみであるので、ＤＦＦ回路
７の動作量が減り、同回路の消費電力が削減される。
回路７のクロック入力端子７ｂに印加されるのは、デー
タ信号ｓ１が変化するときのみであるので、ＤＦＦ回路
７の動作量が減り、同回路の消費電力が削減される。
【００１６】図３は、本発明の第２の実施の形態を示す
データ信号取込み回路で、図１に示すデータ信号取込み
回路１０のウインドウ信号発生回路１２を、別構成のウ
インドウ信号発生回路２６としたものである。このデー
タ信号取込み回路２０の、図１の回路と共通する部分に
は同符号を付けてその詳細な説明は省略する。
データ信号取込み回路で、図１に示すデータ信号取込み
回路１０のウインドウ信号発生回路１２を、別構成のウ
インドウ信号発生回路２６としたものである。このデー
タ信号取込み回路２０の、図１の回路と共通する部分に
は同符号を付けてその詳細な説明は省略する。
【００１７】データ信号入力端子１１は、遅延回路２１
の入力端子、ＯＲ回路２２及びＮＡＮＤ回路２３の各一
方の入力端子に接続されている。遅延回路２１の出力端
子は、ＯＲ回路２２及びＮＡＮＤ回路２３の各他方の入
力端子に接続され、ＯＲ回路２２の出力端子はＡＮＤ回
路２４の一方の入力端子に、そしてＮＡＮＤ回路２３の
出力端子はＡＮＤ回路２４の他方の入力端子にそれぞれ
接続されている。
の入力端子、ＯＲ回路２２及びＮＡＮＤ回路２３の各一
方の入力端子に接続されている。遅延回路２１の出力端
子は、ＯＲ回路２２及びＮＡＮＤ回路２３の各他方の入
力端子に接続され、ＯＲ回路２２の出力端子はＡＮＤ回
路２４の一方の入力端子に、そしてＮＡＮＤ回路２３の
出力端子はＡＮＤ回路２４の他方の入力端子にそれぞれ
接続されている。
【００１８】以上の構成のウインドウ信号発生回路２６
において、クロック削減回路２５、及びＤＦＦ回路７の
各部での信号波形を示す図４のタイムチャートを参照し
ながら動作について説明する。遅延回路２１に印加され
たデータ信号ｓ１は、ここでクロック信号ｓ６の略１．
５周期に相当する遅延時間Ｄだけ遅延された遅延信号ｓ
２１となる。ＯＲ回路２２は、データ信号ｓ１及び遅延
信号ｓ２１とからこれらのＯＲ信号ｓ２２、即ちデータ
信号ｓ１の立下りを遅延時間Ｄだけ遅らせた信号を出力
する。一方、ＮＡＮＤ回路２３は、データ信号ｓ１及び
遅延信号ｓ２１とからこれらのＮＡＮＤ信号ｓ２３、即
ちデータ信号ｓ１の立上りを遅延時間Ｄだけ遅らせ、更
に反転した信号を出力する。
において、クロック削減回路２５、及びＤＦＦ回路７の
各部での信号波形を示す図４のタイムチャートを参照し
ながら動作について説明する。遅延回路２１に印加され
たデータ信号ｓ１は、ここでクロック信号ｓ６の略１．
５周期に相当する遅延時間Ｄだけ遅延された遅延信号ｓ
２１となる。ＯＲ回路２２は、データ信号ｓ１及び遅延
信号ｓ２１とからこれらのＯＲ信号ｓ２２、即ちデータ
信号ｓ１の立下りを遅延時間Ｄだけ遅らせた信号を出力
する。一方、ＮＡＮＤ回路２３は、データ信号ｓ１及び
遅延信号ｓ２１とからこれらのＮＡＮＤ信号ｓ２３、即
ちデータ信号ｓ１の立上りを遅延時間Ｄだけ遅らせ、更
に反転した信号を出力する。
【００１９】ＡＮＤ回路２４は、ＯＲ信号ｓ２２及びＮ
ＡＮＤ信号ｓ２３とからこれらのＡＮＤ信号、即ちデー
タ信号ｓ１の立上り及び立下り時に、遅延時間Ｄに相当
する時間だけ“Ｈ”状態となるウインドウ信号ｓ１５を
出力する。このウインドウ信号ｓ１５は、図１のウイン
ドウ信号発生回路１２から出力されるウインドウ信号ｓ
５と同等の信号である。
ＡＮＤ信号ｓ２３とからこれらのＡＮＤ信号、即ちデー
タ信号ｓ１の立上り及び立下り時に、遅延時間Ｄに相当
する時間だけ“Ｈ”状態となるウインドウ信号ｓ１５を
出力する。このウインドウ信号ｓ１５は、図１のウイン
ドウ信号発生回路１２から出力されるウインドウ信号ｓ
５と同等の信号である。
【００２０】従って、アンド回路６から出力される整形
クロック信号ｓ１７、及びＤＦＦ回路７から出力される
整形データ信号ｓ１８も、各々図１の整形クロック信号
ｓ７、及び整形データ信号ｓ８と同等となる。
クロック信号ｓ１７、及びＤＦＦ回路７から出力される
整形データ信号ｓ１８も、各々図１の整形クロック信号
ｓ７、及び整形データ信号ｓ８と同等となる。
【００２１】以上のように、第２の実施の形態のデータ
信号取込み回路２０によれば、図１のデータ信号取込み
回路１０と同等に動作するだけでなく、図１のウインド
ウ信号発生回路１２に比べ、ウインドウ信号発生回路２
６の構成素子数を減らすことができる。
信号取込み回路２０によれば、図１のデータ信号取込み
回路１０と同等に動作するだけでなく、図１のウインド
ウ信号発生回路１２に比べ、ウインドウ信号発生回路２
６の構成素子数を減らすことができる。
【００２２】図５は、本発明の第３の実施の形態を示す
データ信号取込み回路で、図１に示すデータ信号取込み
回路１０のウインドウ信号発生回路１２を、更に別構成
のウインドウ信号発生回路３５としたものである。この
データ信号取込み回路３０の、図１の回路と共通する部
分には同符号を付けてその詳細な説明は省略する。
データ信号取込み回路で、図１に示すデータ信号取込み
回路１０のウインドウ信号発生回路１２を、更に別構成
のウインドウ信号発生回路３５としたものである。この
データ信号取込み回路３０の、図１の回路と共通する部
分には同符号を付けてその詳細な説明は省略する。
【００２３】データ信号入力端子１１は、インバータ３
１の入力端子、及びイクスクルーシブ・ＮＯＲ（exclus
ive NOR : 以下、ＥＸ−ＮＯＲと称す）回路３３の一方
の入力端子に印加されている。インバータ３１の出力端
子は、遅延回路３２の入力端子に接続され、遅延回路３
２の出力端子は、ＥＸ−ＮＯＲ回路３３の他方の入力端
子に接続されている。ＥＸ−ＮＯＲ回路３３の出力端子
はＡＮＤ回路６の一方の入力端子に接続されている。
１の入力端子、及びイクスクルーシブ・ＮＯＲ（exclus
ive NOR : 以下、ＥＸ−ＮＯＲと称す）回路３３の一方
の入力端子に印加されている。インバータ３１の出力端
子は、遅延回路３２の入力端子に接続され、遅延回路３
２の出力端子は、ＥＸ−ＮＯＲ回路３３の他方の入力端
子に接続されている。ＥＸ−ＮＯＲ回路３３の出力端子
はＡＮＤ回路６の一方の入力端子に接続されている。
【００２４】以上の構成のウインドウ信号発生回路３５
において、クロック削減回路３４、及びＤＦＦ回路７の
各部での信号波形を示す図６のタイムチャートを参照し
ながら動作について説明する。データ信号ｓ１は、イン
バータ３１で反転され、更に遅延回路３２でクロック信
号ｓ６の略１．５周期に相当する遅延時間Ｄだけ遅延さ
れた反転遅延信号ｓ３１となる。ＥＸ−ＮＯＲ回路３３
は、データ信号ｓ１及び反転遅延信号ｓ３１を入力し、
これらの入力信号が同状態のときのみ“Ｈ”状態となる
信号、即ち、データ信号ｓ１の立上り及び立下り時に、
遅延時間Ｄに相当する時間だけ“Ｈ”状態となるウイン
ドウ信号ｓ２５を出力する。このウインドウ信号ｓ２５
は、図１のウインドウ信号発生回路１２から出力される
ウインドウ信号ｓ５と同等の信号である。
において、クロック削減回路３４、及びＤＦＦ回路７の
各部での信号波形を示す図６のタイムチャートを参照し
ながら動作について説明する。データ信号ｓ１は、イン
バータ３１で反転され、更に遅延回路３２でクロック信
号ｓ６の略１．５周期に相当する遅延時間Ｄだけ遅延さ
れた反転遅延信号ｓ３１となる。ＥＸ−ＮＯＲ回路３３
は、データ信号ｓ１及び反転遅延信号ｓ３１を入力し、
これらの入力信号が同状態のときのみ“Ｈ”状態となる
信号、即ち、データ信号ｓ１の立上り及び立下り時に、
遅延時間Ｄに相当する時間だけ“Ｈ”状態となるウイン
ドウ信号ｓ２５を出力する。このウインドウ信号ｓ２５
は、図１のウインドウ信号発生回路１２から出力される
ウインドウ信号ｓ５と同等の信号である。
【００２５】従って、アンド回路６から出力される整形
クロック信号ｓ２７、及びＤＦＦ回路７から出力される
整形データ信号ｓ２８も、各々図１の整形クロック信号
ｓ７、及び整形データ信号ｓ８と同等となる。
クロック信号ｓ２７、及びＤＦＦ回路７から出力される
整形データ信号ｓ２８も、各々図１の整形クロック信号
ｓ７、及び整形データ信号ｓ８と同等となる。
【００２６】以上のように、第３の実施の形態のデータ
信号取込み回路３０によれば、図１のデータ信号取込み
回路１０と同等に動作するだけでなく、図３のウインド
ウ信号発生回路２６に比べ、ウインドウ信号発生回路３
５の構成素子数を更に減らすことができる。
信号取込み回路３０によれば、図１のデータ信号取込み
回路１０と同等に動作するだけでなく、図３のウインド
ウ信号発生回路２６に比べ、ウインドウ信号発生回路３
５の構成素子数を更に減らすことができる。
【００２７】図７は、本発明の第４の実施の形態を示す
データ信号取込み回路で、図１に示すデータ信号取込み
回路１０のウインドウ信号発生回路１２を、更に別構成
のウインドウ信号発生回路４４としたものである。この
データ信号取込み回路４０の、図１の回路と共通する部
分には同符号を付けてその詳細な説明は省略する。
データ信号取込み回路で、図１に示すデータ信号取込み
回路１０のウインドウ信号発生回路１２を、更に別構成
のウインドウ信号発生回路４４としたものである。この
データ信号取込み回路４０の、図１の回路と共通する部
分には同符号を付けてその詳細な説明は省略する。
【００２８】データ信号入力端子１１は、遅延回路４１
の入力端子、及びイクスクルーシブ・ＯＲ（exclusive
OR : 以下、ＥＸ−ＯＲと称す）回路４２の一方の入力
端子に接続され、遅延回路４１の出力端子は、ＥＸ−Ｏ
Ｒ回路４２の他方の入力端子に接続されている。ＥＸ−
ＯＲ回路４２の出力端子はＡＮＤ回路６の一方の入力端
子に接続されている。
の入力端子、及びイクスクルーシブ・ＯＲ（exclusive
OR : 以下、ＥＸ−ＯＲと称す）回路４２の一方の入力
端子に接続され、遅延回路４１の出力端子は、ＥＸ−Ｏ
Ｒ回路４２の他方の入力端子に接続されている。ＥＸ−
ＯＲ回路４２の出力端子はＡＮＤ回路６の一方の入力端
子に接続されている。
【００２９】以上の構成のウインド信号発生回路４４に
おいて、クロック削減回路４３、及びＤＦＦ回路７の各
部での信号波形を示す図８のタイムチャートを参照しな
がら動作について説明する。遅延回路４１に印加された
データ信号ｓ１は、ここでクロック信号ｓ６の略１．５
周期に相当する遅延時間Ｄだけ遅延された遅延信号ｓ４
１となる。ＥＸ−ＯＲ回路４２は、データ信号ｓ１及び
遅延信号ｓ４１を入力し、これらの入力信号が異なる状
態のときのみ“Ｈ”状態となる信号、即ち、データ信号
ｓ１の立上り及び立下り時に、遅延時間Ｄに相当する時
間だけ“Ｈ”状態となるウインドウ信号ｓ３５を出力す
る。このウインドウ信号ｓ３５は、図１のウインドウ信
号発生回路１２から出力されるウインドウ信号ｓ５と同
等の信号である。
おいて、クロック削減回路４３、及びＤＦＦ回路７の各
部での信号波形を示す図８のタイムチャートを参照しな
がら動作について説明する。遅延回路４１に印加された
データ信号ｓ１は、ここでクロック信号ｓ６の略１．５
周期に相当する遅延時間Ｄだけ遅延された遅延信号ｓ４
１となる。ＥＸ−ＯＲ回路４２は、データ信号ｓ１及び
遅延信号ｓ４１を入力し、これらの入力信号が異なる状
態のときのみ“Ｈ”状態となる信号、即ち、データ信号
ｓ１の立上り及び立下り時に、遅延時間Ｄに相当する時
間だけ“Ｈ”状態となるウインドウ信号ｓ３５を出力す
る。このウインドウ信号ｓ３５は、図１のウインドウ信
号発生回路１２から出力されるウインドウ信号ｓ５と同
等の信号である。
【００３０】従って、アンド回路６から出力される整形
クロック信号ｓ３７、及びＤＦＦ回路７から出力される
整形データ信号ｓ３８も、各々図１の整形クロック信号
ｓ７、及び整形データ信号ｓ８と同等となる。
クロック信号ｓ３７、及びＤＦＦ回路７から出力される
整形データ信号ｓ３８も、各々図１の整形クロック信号
ｓ７、及び整形データ信号ｓ８と同等となる。
【００３１】以上のように、第４の実施の形態のデータ
信号取込み回路４０によれば、図１のデータ信号取込み
回路１０と同等に動作するだけでなく、図５のウインド
ウ信号発生回路３５に比べ、ウインドウ信号発生回路４
４の構成素子数を更に減らすことができる。
信号取込み回路４０によれば、図１のデータ信号取込み
回路１０と同等に動作するだけでなく、図５のウインド
ウ信号発生回路３５に比べ、ウインドウ信号発生回路４
４の構成素子数を更に減らすことができる。
【００３２】前記した第１から第４の実施の形態に示し
たデータ取込み回路における消費電力削減効果につい
て、以下の条件 使用ライブラリ：沖電気ＭＳＭ３０Ｓファミリ（０．８
μｍ３層メタル） 動作周波数：１ＭＨｚ 電源電圧：５Ｖ 使用温度：２５° の下に、試算した推定結果について以下に記す。
たデータ取込み回路における消費電力削減効果につい
て、以下の条件 使用ライブラリ：沖電気ＭＳＭ３０Ｓファミリ（０．８
μｍ３層メタル） 動作周波数：１ＭＨｚ 電源電圧：５Ｖ 使用温度：２５° の下に、試算した推定結果について以下に記す。
【００３３】各実施の形態の回路においてクロック削減
回路を除き、１ＭＨｚのクロック信号ｓ８を直接ＦＤＤ
回路７のクロック入力端子７ｂに印加した場合、データ
変化時の消費電力は４００μＷ／ＭＨｚであり、データ
なし時の消費電力は２００μＷ／ＭＨｚである。
回路を除き、１ＭＨｚのクロック信号ｓ８を直接ＦＤＤ
回路７のクロック入力端子７ｂに印加した場合、データ
変化時の消費電力は４００μＷ／ＭＨｚであり、データ
なし時の消費電力は２００μＷ／ＭＨｚである。
【００３４】これに対して構成素子数の一番多い図１の
データ取り込み回路にクロック信号ｓ８を印加した場
合、データ変化時の消費電力は６０８μＷ／ＭＨｚとな
り、データなし時の消費電力は１０μＷ／ＭＨｚとな
る。同じく構成素子数の一番少ない図７のデータ取り込
み回路の場合、データ変化時の消費電力は５８２μＷ／
ＭＨｚであり、データなし時の消費電力は１０μＷ／Ｍ
Ｈｚとなる。
データ取り込み回路にクロック信号ｓ８を印加した場
合、データ変化時の消費電力は６０８μＷ／ＭＨｚとな
り、データなし時の消費電力は１０μＷ／ＭＨｚとな
る。同じく構成素子数の一番少ない図７のデータ取り込
み回路の場合、データ変化時の消費電力は５８２μＷ／
ＭＨｚであり、データなし時の消費電力は１０μＷ／Ｍ
Ｈｚとなる。
【００３５】以上のように上記の各実施例回路では、消
費電力が、データ変化時には約２００μＷ／ＭＨｚ増加
され、データなし時には約２００μＷ／ＭＨｚ減少する
ことになる。従って本発明の各実施例回路の場合、入力
するデータ信号ｓ１の変化する頻度がクロック信号ｓ８
の半分以下の場合、電力消費の点で有利となる。
費電力が、データ変化時には約２００μＷ／ＭＨｚ増加
され、データなし時には約２００μＷ／ＭＨｚ減少する
ことになる。従って本発明の各実施例回路の場合、入力
するデータ信号ｓ１の変化する頻度がクロック信号ｓ８
の半分以下の場合、電力消費の点で有利となる。
【００３６】図９は、図７に示すデータ信号取込み回路
４０をハードマクロ化した回路図を示している。ハード
マクロとは、遅延回路５１、ＥＸ−ＯＲ回路５２、アン
ド回路５３、及びＤＦＦ回路５５からなるデータ信号取
込み回路５７の回路レイアウトを固定してブロック化し
たものである。図９で太線で囲まれた部分がレイアウト
を固定されたブロックである。このようにハードマクロ
化することによって、例えばＬＳＩなどで同じデータ信
号取込み回路５７が複数箇所に用いられる場合、ハード
マクロ化した回路レイアウトを適用することによって、
新たに回路レイアウトを設計する必要がなく、設計作業
の効率を上げることが出来る。
４０をハードマクロ化した回路図を示している。ハード
マクロとは、遅延回路５１、ＥＸ−ＯＲ回路５２、アン
ド回路５３、及びＤＦＦ回路５５からなるデータ信号取
込み回路５７の回路レイアウトを固定してブロック化し
たものである。図９で太線で囲まれた部分がレイアウト
を固定されたブロックである。このようにハードマクロ
化することによって、例えばＬＳＩなどで同じデータ信
号取込み回路５７が複数箇所に用いられる場合、ハード
マクロ化した回路レイアウトを適用することによって、
新たに回路レイアウトを設計する必要がなく、設計作業
の効率を上げることが出来る。
【００３７】尚、前記各実施の形態では、クロック削減
回路の整形クロック信号を１つのＤＦＦ回路のクロック
入力端子に印加したが、必要に応じて複数のＤＦＦ回路
のクロック入力端子に並列に印加するように構成しても
よい。
回路の整形クロック信号を１つのＤＦＦ回路のクロック
入力端子に印加したが、必要に応じて複数のＤＦＦ回路
のクロック入力端子に並列に印加するように構成しても
よい。
【００３８】また、前記実施の形態では、各クロック削
減回路が前記データ信号の状態変化後に発生する最初の
クロックのみを取込み、このクロックの有する整形クロ
ック信号を出力するように構成したが、これに限定され
るものではなく、取込むクロックの数及び取込みタイミ
ングは、適宜設定されるものである。
減回路が前記データ信号の状態変化後に発生する最初の
クロックのみを取込み、このクロックの有する整形クロ
ック信号を出力するように構成したが、これに限定され
るものではなく、取込むクロックの数及び取込みタイミ
ングは、適宜設定されるものである。
【００３９】
【発明の効果】本発明によれば、クロックで動作する回
路を最低限必要なタイミングで駆動することによって無
駄な動作を排除できるので、例えば、クロックで動作す
る回路を多用するＬＳＩに適用することによりＬＳＩ全
体の消費電力を削減することができる。
路を最低限必要なタイミングで駆動することによって無
駄な動作を排除できるので、例えば、クロックで動作す
る回路を多用するＬＳＩに適用することによりＬＳＩ全
体の消費電力を削減することができる。
【図１】 本発明の第１の実施の形態のデータ信号取込
み回路を示す回路図である。
み回路を示す回路図である。
【図２】 データ信号取込み回路１０を構成するクロッ
ク削減回路９、及びＤＦＦ回路７の各部での信号波形を
示すタイミングチャートである。
ク削減回路９、及びＤＦＦ回路７の各部での信号波形を
示すタイミングチャートである。
【図３】 本発明の第２の実施の形態のデータ信号取込
み回路を示す回路図である。
み回路を示す回路図である。
【図４】 データ信号取込み回路２０を構成するクロッ
ク削減回路２５、及びＤＦＦ回路７の各部での信号波形
を示すタイミングチャートである。
ク削減回路２５、及びＤＦＦ回路７の各部での信号波形
を示すタイミングチャートである。
【図５】 本発明の第３の実施の形態のデータ信号取込
み回路を示す回路図である。
み回路を示す回路図である。
【図６】 データ信号取込み回路３０を構成するクロッ
ク削減回路３４、及びＤＦＦ回路７の各部での信号波形
を示すタイミングチャートである。
ク削減回路３４、及びＤＦＦ回路７の各部での信号波形
を示すタイミングチャートである。
【図７】 本発明の第４の実施の形態のデータ信号取込
み回路を示す回路図である。
み回路を示す回路図である。
【図８】 データ信号取込み回路４０を構成するクロッ
ク削減回路４３、及びＤＦＦ回路７の各部での信号波形
を示すタイミングチャートである。
ク削減回路４３、及びＤＦＦ回路７の各部での信号波形
を示すタイミングチャートである。
【図９】 図８のデータ信号取込み回路４０をハードマ
クロ化した回路図を示す。
クロ化した回路図を示す。
１ インバータ、２ 反転遅延回路、３ ＮＯＲ回路、
４ ＡＮＤ回路、５ＯＲ回路、６ ＡＮＤ回路、７ Ｄ
ＦＦ回路、８ クロック信号入力端子、９クロック削減
回路、１０ データ信号取込み回路、１１ データ信号
入力端子、１２ ウインドウ信号発生回路、２０ デー
タ信号取込み回路、２１ 遅延回路、２２ ＯＲ回路、
２３ ＮＡＮＤ回路、２４ ＡＮＤ回路、２５ クロッ
ク削減回路、２６ ウインドウ信号発生回路、３０ デ
ータ信号取込み回路、３１インバータ、３２ 遅延回
路、３３ ＥＸ−ＮＯＲ回路、３４ クロック削減回
路、３５ ウインドウ信号発生回路、４０ データ信号
取込み回路、４１ 遅延回路、４２ ＥＸ−ＯＲ回路、
４３ クロック削減回路、４４ ウインドウ信号発生回
路、５７ ハードマクロ化したデータ信号取込み回路。
４ ＡＮＤ回路、５ＯＲ回路、６ ＡＮＤ回路、７ Ｄ
ＦＦ回路、８ クロック信号入力端子、９クロック削減
回路、１０ データ信号取込み回路、１１ データ信号
入力端子、１２ ウインドウ信号発生回路、２０ デー
タ信号取込み回路、２１ 遅延回路、２２ ＯＲ回路、
２３ ＮＡＮＤ回路、２４ ＡＮＤ回路、２５ クロッ
ク削減回路、２６ ウインドウ信号発生回路、３０ デ
ータ信号取込み回路、３１インバータ、３２ 遅延回
路、３３ ＥＸ−ＮＯＲ回路、３４ クロック削減回
路、３５ ウインドウ信号発生回路、４０ データ信号
取込み回路、４１ 遅延回路、４２ ＥＸ−ＯＲ回路、
４３ クロック削減回路、４４ ウインドウ信号発生回
路、５７ ハードマクロ化したデータ信号取込み回路。
フロントページの続き Ｆターム(参考） 5B077 FF11 GG16 GG34 5B079 BA12 BB04 BC01 DD05 DD13 5J043 AA03 AA05 BB04 DD05 DD07 DD10 5K029 AA13 EE06 HH26 LL00 LL11 LL15 5K047 AA00 GG03 MM28 MM31 MM53
Claims (4)
- 【請求項１】 “Ｈ”、“Ｌ”の各状態を取りえるデー
タ信号及びクロック信号を入力し、前記データ信号の状
態変化の際に発生するクロック信号を出力するクロック
削減回路と、 前記データ信号及び前記クロック削減回路から出力され
るクロック信号を入力し、該クロック削減回路から出力
されるクロック信号に同期して前記データ信号の状態を
取り込んで保持するフリップフロップ回路とからなるこ
とを特徴とするデータ信号取込み回路。 - 【請求項２】 前記フリップフロップ回路をＤ型フリッ
プフロップ回路としたことを特徴とする請求項１記載の
データ信号取込み回路。 - 【請求項３】 前記削減回路は、前記データ信号の状態
変化に応じて所定幅のウインドウ信号を発生する回路
と、前記ウインドウ信号と前記クロック信号の論理積を
取るＡＮＤ回路とからなることを特徴とする請求項１記
載のデータ信号取込み回路。 - 【請求項４】 回路レイアウトを固定してマクロハード
化したことを特徴とする請求項１記載のデータ信号取込
み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33247399A JP2001156858A (ja) | 1999-11-24 | 1999-11-24 | データ信号取込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33247399A JP2001156858A (ja) | 1999-11-24 | 1999-11-24 | データ信号取込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156858A true JP2001156858A (ja) | 2001-06-08 |
Family
ID=18255364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33247399A Pending JP2001156858A (ja) | 1999-11-24 | 1999-11-24 | データ信号取込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001156858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229826A (ja) * | 2005-02-21 | 2006-08-31 | Oki Electric Ind Co Ltd | デジタル回路装置、及び半導体装置 |
-
1999
- 1999-11-24 JP JP33247399A patent/JP2001156858A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229826A (ja) * | 2005-02-21 | 2006-08-31 | Oki Electric Ind Co Ltd | デジタル回路装置、及び半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080129 |