JP3768663B2 - バーストモード制御信号を発生する半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、バーストモードで動作する半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に同期式メモリデバイスは、アドレッシング(Addressing)する方法によって幾つかの種類に分けられる。その中でバーストモード(Burst Mode)で動作するメモリ回路の場合は、書込(Write)又は読出(Read)動作時に入力される外部アドレスを基準としてメモリ装置内部で連続する幾つかのアドレスを生成し、これらに対して読出又は書込動作を行うように要求される。その際、連続したアドレスを内部的に生成するためにカウンタを使用する。このようにカウンタを使用するバーストモードメモリ装置は、任意の外部制御信号でカウンティング回数を調節して連続するアドレスの数が調節できる。
【０００３】
要求されるバーストモード動作を行うための制御信号が、バーストモード制御信号ＡＤＶ(Burst Address Advance)である。この信号は、外部のＣＰＵによって生成され、メモリ装置で内部的に発生するアドレスを制御する。
【０００４】
図１は、従来のバーストモードメモリ装置とＣＰＵのブロック図である。ＣＰＵ２０１から出力される書込及び読出制御信号ＡＤＳＣ、チップイネーブル信号ＣＥ、読出待ち時間(latency)信号ＲＬ、及びバーストモード制御信号ＡＤＶは、読出又は書込動作を開始させる制御信号である。図１のように従来のメモリ装置２０２は、ＣＰＵ３０１からバーストモード制御信号ＡＤＶの印加を受けている。
【０００５】
【発明が解決しようとする課題】
上記のようにＣＰＵ２０１から出力されるバーストモード制御信号によってバーストモードの動作制御を行った場合、一定なサイクル回数の長さ、即ち常に決まった長さの制御信号パルスが発生されるだけであり、所望のバーストモード制御信号を生成することが出来ない。本発明は、バーストモード制御信号をメモリ装置の内部で生成でき、バーストモード制御信号のパルス長さが自在に調節できるる半導体メモリ装置を提供するものである。
【０００６】
【課題を解決するための手段】
このために本発明のバーストモードメモリ装置は、外部から提供される書込及び読出制御信号とチップイネーブル信号の第１レベルに応じて駆動信号を出力する第１論理回路と、該駆動信号をクロック信号のエッジに同期してシフトさせる１以上のシフトレジスタと、読出待ち時間制御信号に応じて前記シフトさせた駆動信号のいずれかを組み合わせることでバーストモード制御信号を出力する第２論理回路と、書込及び読出制御信号が第１レベルに遷移し、チップイネーブル信号が第２レベルに遷移する時、シフトレジスタを初期化するためのリセット信号を提供する第３論理回路と、を備える。第２論理回路は、読出待ち時間制御信号に応じて第１論理回路による駆動信号と最終段のシフトレジスタによる駆動信号とを選択するマルチプレクサと、該マルチプレクサの出力信号と該マルチプレクサで選択される駆動信号を除外したシフトレジスタによる駆動信号とを論理組合せてバーストモード制御信号を出力する論理手段で構成し、第３論理回路は、チップイネーブル信号を反転させるインバータと、書込及び読出制御信号とインバータの出力信号を入力としてリセット信号を提供するＡＮＤゲートとで構成することができる。
【０００７】
【発明の実施の形態】
本発明の実施形態を図面を参照して説明する。
【０００８】
外部から１番目のアドレスが与えられた後、常に一定数のアドレスに対してバーストモード動作を行うプロセッサの場合は、メモリチップ、即ちメモリ装置の内部で一番目の外部アドレスの印加を受けた後、一定なサイクルの回数だけ連続したアドレスを発生させるようにチップ内部的にバーストモード制御信号ＡＤＶを生成させることができる。
【０００９】
図２は、本発明のバーストモードメモリ装置及びＣＰＵのブロック図である。書込み及び読出制御信号ＡＤＳＣ、チップイネーブル信号ＣＥ、及び読出待ち時間(latency)信号ＲＬ等の制御信号は、従来と同様にＣＰＵ３０１から与えられ、読出又は書込動作を開始させる。
同図においては外部から与えられる制御信号ＡＤＶは無く、一番目の外部アドレスの印加を受けた後、一定なサイクルの回数だけ連続したアドレスを発生させるようにチップ内部的にバーストモード制御信号ＡＤＶを生成する。このＡＤＶは、読出又は書込サイクルの次にどれだけ連続するアドレスに対して読出又は書込動作を続けるかを決定する。
【００１０】
図３Ａ及び図３Ｂは、本発明のバーストモード制御信号を発生させる回路図である。これは、読出又は書込動作を始めた後、３度のサイクルの間連続したアドレスを発生するようにカウンタを制御する制御信号ＡＤＶを生成させる回路構成となっている。図４は、図３Ａ及び図３Ｂの出力タイミングチャートである。
【００１１】
図３Ａを参照すると、読出又は書込動作が始まる前は、ノードＢ，Ｑ０，Ｑ１，Ｑ２が全て論理“ロウ”レベルに初期化されている。読出又は書込動作が始まると、ノードＢが図４に示すように論理“ハイ”レベルに遷移する。このノードＢは、シフトレジスタ１０２の入力端子に接続され、シフトレジスタ１０２の出力は、シフトレジスタ１０３の入力に接続され、シフトレジスタ１０３の出力は、シフトレジスタ１０４の入力に接続されることにより、シフトレジスタチェーンを構成する。全てのシフトレジスタ１０２，１０３，１０４は同一クロックＣＫによって同期し、リセット信号のノードＲＥＳＥＴが論理“ハイ”レベルであればリセットされ、ノードＱ０，Ｑ１，Ｑ２は論理“ロウ”レベルに初期化される。ノードＲＥＳＥＴは、書込及び読出制御信号ＡＤＳＣが論理“ハイ”レベル、チップイネーブル信号ＣＥが論理“ロー”レベルの時にのみ論理“ハイ”レベルになり、これにより、全てのシフトレジスタ１０２，１０３、１０４をリセットする。
ノードＢは、読出又は書込動作が始まると論理“ハイ”レベルになり、この論理“ハイ”レベルがクロックＣＫによってレジスタ１０２，１０３，１０４に移っていく。
【００１２】
図３Ｂを参照すると、読出待ち時間信号ＲＬが論理“ハイ”レベルの時は、ノードＱ２に流入する信号を２×１マルチプレクサ(ＭＵＸ)１０７を通じて出力し、その信号とノードＱ０，Ｑ１，Ｑ２に流入する信号とをＯＲゲート１０８で論理組合せてバーストモード制御信号ＡＤＶとして出力する。一方、読出待ち時間信号ＲＬが論理“ロウ”レベルの時はノードＢ，Ｑ０，Ｑ１をＯＲゲート１０８を通じてバーストモード制御信号ＡＤＶとして出力する。
【００１３】
書込及び読出制御信号ＡＤＳＣとチップイネーブル信号ＣＥが同時に論理“ハイ”レベルでＡＮＤゲート１０１に入力された場合、読出又は書込動作を開始する。そして、この際、読み待ち時間制御信号ＲＬが論理“ロウ”レベルか論理“ハイ”レベルかによって、バーストモード制御信号ＡＤＶを、読出又は書込動作を始めた後のサイクルから論理“ハイ”レベルにするか、それとも始めた後の１サイクルは、論理“ロウ”レベルに保持し、その次のサイクルからは論理“ハイ”レベルにするかを決定する。
【００１４】
バーストモード制御信号ＡＤＶは、読出又は書込動作が始まらなければ、常に論理“ロウ”レベルである“０”の状態を保持し、どんな状態にあるかに関係なく、リセット信号ＲＥＳＥＴ、即ち書込及び読出制御信号ＡＤＳＣが論理“ハイ”レベル、チップイネーブル信号ＣＥが論理“ロウ”レベルになると、やはり、バーストモード制御信号ＡＤＶも論理“ロウ”レベルに遷移して初期化状態になる。即ち、バーストモード制御信号ＡＤＶは、図３Ａに示すように、チップイネーブル信号ＣＥを反転させるインバータ１０５と、この反転したチップイネーブル信号ＣＥと書込及び読出制御信号ＡＤＳＣを入力とするＡＮＤゲート１０６から生成される信号によって初期化される。
【００１５】
以上に示した実施形態は、読出又は書込動作を始めた後、３度のサイクルの間連続したアドレスを発生するようにカウンタを制御するバーストモード制御信号ＡＤＶを生成させるもので、シフトレジスタが３つの回路としたが、必要に応じてシフトレジスタを拡張することができる。つまり、レジスタ１０４の出力端子に続けてシフトレジスタを接続することにより、４度のサイクル以上の連続したアドレスを内部的に発生させるメモリ装置が実現可能である。シフトレジスタをｎ個まで拡張した場合、例えば図３ＢのＱ２がＱｎになり、ＯＲゲートの入力はＱ０〜Ｑｎ−１までとなる。読出待ち時間信もＯＲゲーティングするノードをマルチプレクサ１０７を通じて調整することにより容易に変更できる。
【００１６】
【発明の効果】
本発明によれば、任意の個数のシフトレジスタ回路をチップ内部に装備することでメモリ装置内部で任意のパルス長さを有するバーストモード制御信号を発生する回路が形成でき、メタルオプション等の技法によりユーザーの必要に応じてバーストモード制御信号を調節できる。即ち、メモリ装置の内部からバーストモード制御信号が提供され、バーストモード制御信号のパルス長さを自在に調節することができる。
【図面の簡単な説明】
【図１】従来のバーストモードメモリ装置及びＣＰＵのブロック図。
【図２】本発明のバーストモードメモリ装置及びＣＰＵのブロック図。
【図３】分図Ａはバーストモード制御信号を発生するための回路図、分図Ｂはバーストモード制御信号を発生するための回路図。
【図４】図３Ａ及び図３Ｂの回路の出力タイミングチャート。
【符号の説明】
１０１，１０６ ＡＮＤゲート
１０２〜１０４ シフトレジスタ
１０５ インバータ
１０７ ２X１マルチプレクサ
１０８ ＯＲゲート
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、バーストモードで動作する半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に同期式メモリデバイスは、アドレッシング(Addressing)する方法によって幾つかの種類に分けられる。その中でバーストモード(Burst Mode)で動作するメモリ回路の場合は、書込(Write)又は読出(Read)動作時に入力される外部アドレスを基準としてメモリ装置内部で連続する幾つかのアドレスを生成し、これらに対して読出又は書込動作を行うように要求される。その際、連続したアドレスを内部的に生成するためにカウンタを使用する。このようにカウンタを使用するバーストモードメモリ装置は、任意の外部制御信号でカウンティング回数を調節して連続するアドレスの数が調節できる。
【０００３】
要求されるバーストモード動作を行うための制御信号が、バーストモード制御信号ＡＤＶ(Burst Address Advance)である。この信号は、外部のＣＰＵによって生成され、メモリ装置で内部的に発生するアドレスを制御する。
【０００４】
図１は、従来のバーストモードメモリ装置とＣＰＵのブロック図である。ＣＰＵ２０１から出力される書込及び読出制御信号ＡＤＳＣ、チップイネーブル信号ＣＥ、読出待ち時間(latency)信号ＲＬ、及びバーストモード制御信号ＡＤＶは、読出又は書込動作を開始させる制御信号である。図１のように従来のメモリ装置２０２は、ＣＰＵ３０１からバーストモード制御信号ＡＤＶの印加を受けている。
【０００５】
【発明が解決しようとする課題】
上記のようにＣＰＵ２０１から出力されるバーストモード制御信号によってバーストモードの動作制御を行った場合、一定なサイクル回数の長さ、即ち常に決まった長さの制御信号パルスが発生されるだけであり、所望のバーストモード制御信号を生成することが出来ない。本発明は、バーストモード制御信号をメモリ装置の内部で生成でき、バーストモード制御信号のパルス長さが自在に調節できるる半導体メモリ装置を提供するものである。
【０００６】
【課題を解決するための手段】
このために本発明のバーストモードメモリ装置は、外部から提供される書込及び読出制御信号とチップイネーブル信号の第１レベルに応じて駆動信号を出力する第１論理回路と、該駆動信号をクロック信号のエッジに同期してシフトさせる１以上のシフトレジスタと、読出待ち時間制御信号に応じて前記シフトさせた駆動信号のいずれかを組み合わせることでバーストモード制御信号を出力する第２論理回路と、書込及び読出制御信号が第１レベルに遷移し、チップイネーブル信号が第２レベルに遷移する時、シフトレジスタを初期化するためのリセット信号を提供する第３論理回路と、を備える。第２論理回路は、読出待ち時間制御信号に応じて第１論理回路による駆動信号と最終段のシフトレジスタによる駆動信号とを選択するマルチプレクサと、該マルチプレクサの出力信号と該マルチプレクサで選択される駆動信号を除外したシフトレジスタによる駆動信号とを論理組合せてバーストモード制御信号を出力する論理手段で構成し、第３論理回路は、チップイネーブル信号を反転させるインバータと、書込及び読出制御信号とインバータの出力信号を入力としてリセット信号を提供するＡＮＤゲートとで構成することができる。
【０００７】
【発明の実施の形態】
本発明の実施形態を図面を参照して説明する。
【０００８】
外部から１番目のアドレスが与えられた後、常に一定数のアドレスに対してバーストモード動作を行うプロセッサの場合は、メモリチップ、即ちメモリ装置の内部で一番目の外部アドレスの印加を受けた後、一定なサイクルの回数だけ連続したアドレスを発生させるようにチップ内部的にバーストモード制御信号ＡＤＶを生成させることができる。
【０００９】
図２は、本発明のバーストモードメモリ装置及びＣＰＵのブロック図である。書込み及び読出制御信号ＡＤＳＣ、チップイネーブル信号ＣＥ、及び読出待ち時間(latency)信号ＲＬ等の制御信号は、従来と同様にＣＰＵ３０１から与えられ、読出又は書込動作を開始させる。
同図においては外部から与えられる制御信号ＡＤＶは無く、一番目の外部アドレスの印加を受けた後、一定なサイクルの回数だけ連続したアドレスを発生させるようにチップ内部的にバーストモード制御信号ＡＤＶを生成する。このＡＤＶは、読出又は書込サイクルの次にどれだけ連続するアドレスに対して読出又は書込動作を続けるかを決定する。
【００１０】
図３Ａ及び図３Ｂは、本発明のバーストモード制御信号を発生させる回路図である。これは、読出又は書込動作を始めた後、３度のサイクルの間連続したアドレスを発生するようにカウンタを制御する制御信号ＡＤＶを生成させる回路構成となっている。図４は、図３Ａ及び図３Ｂの出力タイミングチャートである。
【００１１】
図３Ａを参照すると、読出又は書込動作が始まる前は、ノードＢ，Ｑ０，Ｑ１，Ｑ２が全て論理“ロウ”レベルに初期化されている。読出又は書込動作が始まると、ノードＢが図４に示すように論理“ハイ”レベルに遷移する。このノードＢは、シフトレジスタ１０２の入力端子に接続され、シフトレジスタ１０２の出力は、シフトレジスタ１０３の入力に接続され、シフトレジスタ１０３の出力は、シフトレジスタ１０４の入力に接続されることにより、シフトレジスタチェーンを構成する。全てのシフトレジスタ１０２，１０３，１０４は同一クロックＣＫによって同期し、リセット信号のノードＲＥＳＥＴが論理“ハイ”レベルであればリセットされ、ノードＱ０，Ｑ１，Ｑ２は論理“ロウ”レベルに初期化される。ノードＲＥＳＥＴは、書込及び読出制御信号ＡＤＳＣが論理“ハイ”レベル、チップイネーブル信号ＣＥが論理“ロー”レベルの時にのみ論理“ハイ”レベルになり、これにより、全てのシフトレジスタ１０２，１０３、１０４をリセットする。
ノードＢは、読出又は書込動作が始まると論理“ハイ”レベルになり、この論理“ハイ”レベルがクロックＣＫによってレジスタ１０２，１０３，１０４に移っていく。
【００１２】
図３Ｂを参照すると、読出待ち時間信号ＲＬが論理“ハイ”レベルの時は、ノードＱ２に流入する信号を２×１マルチプレクサ(ＭＵＸ)１０７を通じて出力し、その信号とノードＱ０，Ｑ１，Ｑ２に流入する信号とをＯＲゲート１０８で論理組合せてバーストモード制御信号ＡＤＶとして出力する。一方、読出待ち時間信号ＲＬが論理“ロウ”レベルの時はノードＢ，Ｑ０，Ｑ１をＯＲゲート１０８を通じてバーストモード制御信号ＡＤＶとして出力する。
【００１３】
書込及び読出制御信号ＡＤＳＣとチップイネーブル信号ＣＥが同時に論理“ハイ”レベルでＡＮＤゲート１０１に入力された場合、読出又は書込動作を開始する。そして、この際、読み待ち時間制御信号ＲＬが論理“ロウ”レベルか論理“ハイ”レベルかによって、バーストモード制御信号ＡＤＶを、読出又は書込動作を始めた後のサイクルから論理“ハイ”レベルにするか、それとも始めた後の１サイクルは、論理“ロウ”レベルに保持し、その次のサイクルからは論理“ハイ”レベルにするかを決定する。
【００１４】
バーストモード制御信号ＡＤＶは、読出又は書込動作が始まらなければ、常に論理“ロウ”レベルである“０”の状態を保持し、どんな状態にあるかに関係なく、リセット信号ＲＥＳＥＴ、即ち書込及び読出制御信号ＡＤＳＣが論理“ハイ”レベル、チップイネーブル信号ＣＥが論理“ロウ”レベルになると、やはり、バーストモード制御信号ＡＤＶも論理“ロウ”レベルに遷移して初期化状態になる。即ち、バーストモード制御信号ＡＤＶは、図３Ａに示すように、チップイネーブル信号ＣＥを反転させるインバータ１０５と、この反転したチップイネーブル信号ＣＥと書込及び読出制御信号ＡＤＳＣを入力とするＡＮＤゲート１０６から生成される信号によって初期化される。
【００１５】
以上に示した実施形態は、読出又は書込動作を始めた後、３度のサイクルの間連続したアドレスを発生するようにカウンタを制御するバーストモード制御信号ＡＤＶを生成させるもので、シフトレジスタが３つの回路としたが、必要に応じてシフトレジスタを拡張することができる。つまり、レジスタ１０４の出力端子に続けてシフトレジスタを接続することにより、４度のサイクル以上の連続したアドレスを内部的に発生させるメモリ装置が実現可能である。シフトレジスタをｎ個まで拡張した場合、例えば図３ＢのＱ２がＱｎになり、ＯＲゲートの入力はＱ０〜Ｑｎ−１までとなる。読出待ち時間信もＯＲゲーティングするノードをマルチプレクサ１０７を通じて調整することにより容易に変更できる。
【００１６】
【発明の効果】
本発明によれば、任意の個数のシフトレジスタ回路をチップ内部に装備することでメモリ装置内部で任意のパルス長さを有するバーストモード制御信号を発生する回路が形成でき、メタルオプション等の技法によりユーザーの必要に応じてバーストモード制御信号を調節できる。即ち、メモリ装置の内部からバーストモード制御信号が提供され、バーストモード制御信号のパルス長さを自在に調節することができる。
【図面の簡単な説明】
【図１】従来のバーストモードメモリ装置及びＣＰＵのブロック図。
【図２】本発明のバーストモードメモリ装置及びＣＰＵのブロック図。
【図３】分図Ａはバーストモード制御信号を発生するための回路図、分図Ｂはバーストモード制御信号を発生するための回路図。
【図４】図３Ａ及び図３Ｂの回路の出力タイミングチャート。
【符号の説明】
１０１，１０６ ＡＮＤゲート
１０２〜１０４ シフトレジスタ
１０５ インバータ
１０７ ２X１マルチプレクサ
１０８ ＯＲゲート
Claims (12)
- バーストモードで動作する半導体メモリ装置において、外部から提供される書込及び読出制御信号とチップイネーブル信号の第１レベルに応じて駆動信号を出力する第１論理回路と、該駆動信号をクロック信号のエッジに同期してシフトさせる１以上のシフトレジスタと、読出待ち時間制御信号に応じて前記シフトさせた駆動信号のいずれかを組み合わせることでバーストモード制御信号を出力する第２論理回路と、書込及び読出制御信号が第１レベルに遷移し、チップイネーブル信号が第２レベルに遷移する時、シフトレジスタを初期化するためのリセット信号を提供する第３論理回路とを備えることを特徴とする半導体メモリ装置。
- 第３論理回路は、チップイネーブル信号を反転させるインバータと、書込及び読出制御信号とインバータの出力信号を入力としてリセット信号を提供するＡＮＤゲートと、から構成される請求項１記載の半導体メモリ装置。
- 第１論理回路は、ＡＮＤゲートである請求項１又は２に記載の半導体メモリ装置。
- 第２論理回路は、読出待ち時間制御信号に応じて第１論理回路による駆動信号と最終段のシフトレジスタによる駆動信号とを選択するマルチプレクサと、該マルチプレクサの出力信号と該マルチプレクサで選択される駆動信号を除外したシフトレジスタによる駆動信号とを論理組合せてバーストモード制御信号を出力する論理手段と、から構成される請求項１〜３のいずれかに記載の半導体メモリ装置。
- 論理手段は、ＯＲゲートである請求項４記載の半導体メモリ装置。
- クロック信号の立ち上がりエッジでシフトレジスタが動作する請求項１〜５のいずれかに記載の半導体メモリ装置。
- バーストモードで動作する半導体メモリ装置において、外部から提供される書込及び読出制御信号とチップイネーブル信号の第１レベルへの遷移に応じて駆動信号を出力する第１論理ゲートと、前記駆動信号をクロック信号の立ち上がりエッジに同期してシフトさせる１以上のシフトレジスタと、読出待ち時間制御信号に応じて前記駆動信号と前記シフトレジスタの最終段の出力信号を選択するマルチプレクサと、前記マルチプレクサの出力信号と残りの前記シフトレジスタの出力信号とを論理組合せてバーストモード制御信号を出力する第２論理ゲートと、前記書込及び読出制御信号が第１レベルに遷移し、前記チップイネーブル信号が第２レベルに遷移するとき、前記シフトレジスタを初期化するためのリセット信号を提供する論理回路と、を備えることを特徴とする半導体メモリ装置。
- 第１論理ゲートは、ＡＮＤゲートである請求項７記載の半導体メモリ装置。
- 第２論理ゲートは、ＯＲゲートである請求項７記載の半導体メモリ装置。
- 論理回路は、チップイネーブル信号を反転させるインバータと、書込及び読出制御信号と前記インバータの出力信号とを入力として、リセット信号を提供するＡＮＤゲートと、から構成される請求項７記載の半導体メモリ装置。
- 半導体メモリ装置内に設けられるバーストモード制御信号発生回路であって、外部から印加されるメモリ制御信号を論理組合せて駆動信号を生成する駆動信号発生部と、縦列接続された多数のレジスタを含み、印加されるクロック信号に応答して前記の駆動信号をラッチ出力することによりシフトさせていくシフトレジスタと、読出待ち時間制御信号に従って前記最初の駆動信号または最終シフト出力の駆動信号のいずれかを選択し、その選択した信号と残りのシフト出力の駆動信号とを論理組合せて、所望のバーストモード制御信号を発生するゲーティング部と、を有することを特徴とするバーストモード制御信号発生回路。
- バーストモード制御信号の活性化期間は、読出待ち時間制御信号の論理レベルに従って調節される請求項１１記載のバーストモード制御信号発生回路。
Applications Claiming Priority (2)
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| KR1019960064390A KR100238869B1 (ko) | 1996-12-11 | 1996-12-11 | 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치 |
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Publications (2)
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| JP34176597A Expired - Fee Related JP3768663B2 (ja) | 1996-12-11 | 1997-12-11 | バーストモード制御信号を発生する半導体メモリ装置 |
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|---|---|
| US (1) | US6023177A (ja) |
| JP (1) | JP3768663B2 (ja) |
| KR (1) | KR100238869B1 (ja) |
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