JP2001155484A - レイテンシ決定回路、レイテンシ決定方法、可変レイテンシ回路及びメモリ装置 - Google Patents
レイテンシ決定回路、レイテンシ決定方法、可変レイテンシ回路及びメモリ装置Info
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Abstract
(57)【要約】
【課題】 クロック周波数によってレイテンシ調節が可
能なレイテンシ決定回路及びレイテンシ決定方法を提供
する。 【解決手段】 レイテンシ決定回路は、クロック信号に
同期してレイテンシ決定を始めるレイテンシ決定開始信
号の活性化に応答して内部開始信号を発するレイテンシ
決定指示入力部5と、レイテンシ決定開始信号に応答し
てクロック信号のエッジごとに所定のレイテンシ決定区
間信号を発するレイテンシ区間定義回路20と、内部開
始信号を所定時間遅延させてレイテンシを調節するよう
に遅延信号を発する遅延部10と、遅延信号の活性化時
点でレイテンシ決定開始信号及びレイテンシ決定区間信
号に応答してレイテンシ数を決定するレイテンシ指示回
路30を具備する。
能なレイテンシ決定回路及びレイテンシ決定方法を提供
する。 【解決手段】 レイテンシ決定回路は、クロック信号に
同期してレイテンシ決定を始めるレイテンシ決定開始信
号の活性化に応答して内部開始信号を発するレイテンシ
決定指示入力部5と、レイテンシ決定開始信号に応答し
てクロック信号のエッジごとに所定のレイテンシ決定区
間信号を発するレイテンシ区間定義回路20と、内部開
始信号を所定時間遅延させてレイテンシを調節するよう
に遅延信号を発する遅延部10と、遅延信号の活性化時
点でレイテンシ決定開始信号及びレイテンシ決定区間信
号に応答してレイテンシ数を決定するレイテンシ指示回
路30を具備する。
Description
【0001】
【発明の属する技術分野】本発明は同期式半導体メモリ
装置に係り、特にクロック周波数によってレイテンシ調
節が可能なレイテンシ決定回路、レイテンシ決定方法、
可変レイテンシ回路及びメモリ装置に関する。
装置に係り、特にクロック周波数によってレイテンシ調
節が可能なレイテンシ決定回路、レイテンシ決定方法、
可変レイテンシ回路及びメモリ装置に関する。
【0002】
【従来の技術】同期式半導体メモリ装置(Synchr
onous DRAM:以下「SDRAM」と称する)は
一般的に外部クロック信号に同期して受信される外部命
令、例えば、読出し命令から所定のクロックサイクル後
にその命令に該当するメモリセルのデータをクロック信
号に同期して出力する。このように外部命令に同期する
クロックから出力データに同期するクロックまで所要す
るクロック数をレイテンシ数(Latency numb
er)という。
onous DRAM:以下「SDRAM」と称する)は
一般的に外部クロック信号に同期して受信される外部命
令、例えば、読出し命令から所定のクロックサイクル後
にその命令に該当するメモリセルのデータをクロック信
号に同期して出力する。このように外部命令に同期する
クロックから出力データに同期するクロックまで所要す
るクロック数をレイテンシ数(Latency numb
er)という。
【0003】SDRAMを内蔵するシステム装置の高速
化によって、SDRAMは高速動作にぴったり合うよう
に高い周波数のクロック信号に対しても安定的に作動し
なければならない。このためにSDRAMは出力データ
の遅延、ジッタ(jitter)及びスキュー(skew)
などを最小化する方法で設計されることもある。しか
し、このような方法でSDRAMの動作周波数を高める
にはある程度限界がある。この時にはレイテンシを延ば
す方法を使うのだが、高い動作周波数によってレイテン
シ数を増加するようになればSDRAMの最大動作周波
数も高まる。
化によって、SDRAMは高速動作にぴったり合うよう
に高い周波数のクロック信号に対しても安定的に作動し
なければならない。このためにSDRAMは出力データ
の遅延、ジッタ(jitter)及びスキュー(skew)
などを最小化する方法で設計されることもある。しか
し、このような方法でSDRAMの動作周波数を高める
にはある程度限界がある。この時にはレイテンシを延ば
す方法を使うのだが、高い動作周波数によってレイテン
シ数を増加するようになればSDRAMの最大動作周波
数も高まる。
【0004】ところで、高いレイテンシ数を持って最大
動作周波数で動作するSDRAMを低い周波数のクロッ
ク信号で動作させれば、高いレイテンシ数に該当するク
ロックサイクル後にデータを出力するようになる。そう
してSDRAMのアクセス時間が延びる。すなわち、低
周波のクロック信号に対しても同じレイテンシ数が維持
されるために低周波クロック信号に応答してすでに出力
バッファにラッチされたデータがレイテンシ数に該当す
るクロックサイクルを待って出力されるレイテンシ損失
をもたらすようになる。このような現象を図1を参照し
て説明する。
動作周波数で動作するSDRAMを低い周波数のクロッ
ク信号で動作させれば、高いレイテンシ数に該当するク
ロックサイクル後にデータを出力するようになる。そう
してSDRAMのアクセス時間が延びる。すなわち、低
周波のクロック信号に対しても同じレイテンシ数が維持
されるために低周波クロック信号に応答してすでに出力
バッファにラッチされたデータがレイテンシ数に該当す
るクロックサイクルを待って出力されるレイテンシ損失
をもたらすようになる。このような現象を図1を参照し
て説明する。
【0005】図1は従来の高いレイテンシを有するSD
RAMの一部分であって、データ出力回路部分を概略的
に示す図面である。メモリセルデータは、動作において
内部回路ブロック2を経る間に物理的及び論理的な動作
として生じる意図された遅延時間DeL1をもって、デ
ータラインDIOに伝えられる。通例的に、この遅延時
間DeL1は出力バッファ入力端までの遅延時間であ
る。この後、データラインDIO上のデータはラッチ部
LAT1に伝えられて出力バッファ3によってパッドD
Qに伝えられる。この時、この遅延時間DeL1は高周
波のクロック信号に対し高いレイテンシを決定する一つ
の要素として作用するのだが、遅延時間DeL1に合わ
せてラッチ部LAT1のデータホールド信号holdは
ロジック「ハイレベル」になってデータラインDIO上
のメモリセルデータを出力バッファ3に伝達する。これ
にともなう動作は図2のタイミング図に図示されてい
る。
RAMの一部分であって、データ出力回路部分を概略的
に示す図面である。メモリセルデータは、動作において
内部回路ブロック2を経る間に物理的及び論理的な動作
として生じる意図された遅延時間DeL1をもって、デ
ータラインDIOに伝えられる。通例的に、この遅延時
間DeL1は出力バッファ入力端までの遅延時間であ
る。この後、データラインDIO上のデータはラッチ部
LAT1に伝えられて出力バッファ3によってパッドD
Qに伝えられる。この時、この遅延時間DeL1は高周
波のクロック信号に対し高いレイテンシを決定する一つ
の要素として作用するのだが、遅延時間DeL1に合わ
せてラッチ部LAT1のデータホールド信号holdは
ロジック「ハイレベル」になってデータラインDIO上
のメモリセルデータを出力バッファ3に伝達する。これ
にともなう動作は図2のタイミング図に図示されてい
る。
【0006】図2ではクロック信号CLKサイクルのほ
ぼ半周期に該当する区間を区分して各々第1、第2及び
第3区間として設定されている。第1ないし第3区間は
レイテンシ決定区間を意味して、図1の遅延時間DeL
1が第1ないし第3区間中のどの区間に入るかによって
レイテンシが決定される。第1区間はレイテンシ1を、
第2区間はレイテンシ1.5を、そして第3区間はレイ
テンシ2を意味する。ここではデータ読出し命令REA
Dに同期するクロック信号CLKから第3区間内に入る
遅延時間DeL1を持ったメモリセルデータがデータラ
インDIOに伝送されるのであるが、これはレイテンシ
2を意味する。そうしてデータ読出し命令READに同
期するクロック信号CLKから2クロックサイクル後に
DQパッドにメモリセルデータの有効なデータが出力さ
れる。
ぼ半周期に該当する区間を区分して各々第1、第2及び
第3区間として設定されている。第1ないし第3区間は
レイテンシ決定区間を意味して、図1の遅延時間DeL
1が第1ないし第3区間中のどの区間に入るかによって
レイテンシが決定される。第1区間はレイテンシ1を、
第2区間はレイテンシ1.5を、そして第3区間はレイ
テンシ2を意味する。ここではデータ読出し命令REA
Dに同期するクロック信号CLKから第3区間内に入る
遅延時間DeL1を持ったメモリセルデータがデータラ
インDIOに伝送されるのであるが、これはレイテンシ
2を意味する。そうしてデータ読出し命令READに同
期するクロック信号CLKから2クロックサイクル後に
DQパッドにメモリセルデータの有効なデータが出力さ
れる。
【0007】
【発明が解決しようとする課題】ところで、このように
高周波クロック信号CLKでレイテンシ2として決定さ
れるSDRAM1を低周波クロック信号CLK_1で動
作させれば、内部回路ブロック2を通過したメモリセル
データはデータ読出し命令READに同期するクロック
信号CLK_1から遅延時間DeL1後にデータライン
上にあらかじめ来ている状態でラッチ部LAT1によっ
てデータホールド信号holdのロジック「ローレベ
ル」によってレイテンシ2を満足する時間TL OSSまで待
ってDQパッドに伝えられる。このように待ち時間TL
OSSによってSDRAMの動作性能が落ちるようにな
る。言い換えれば、高周波で決められてしまったレイテ
ンシによって低周波ではそのレイテンシを守るためにデ
ータ待機時間TL OSSなどのレイテンシ損失をもたらすよ
うになる。
高周波クロック信号CLKでレイテンシ2として決定さ
れるSDRAM1を低周波クロック信号CLK_1で動
作させれば、内部回路ブロック2を通過したメモリセル
データはデータ読出し命令READに同期するクロック
信号CLK_1から遅延時間DeL1後にデータライン
上にあらかじめ来ている状態でラッチ部LAT1によっ
てデータホールド信号holdのロジック「ローレベ
ル」によってレイテンシ2を満足する時間TL OSSまで待
ってDQパッドに伝えられる。このように待ち時間TL
OSSによってSDRAMの動作性能が落ちるようにな
る。言い換えれば、高周波で決められてしまったレイテ
ンシによって低周波ではそのレイテンシを守るためにデ
ータ待機時間TL OSSなどのレイテンシ損失をもたらすよ
うになる。
【0008】そして、図2でのようにレイテンシ決定区
間、すなわち、第1ないし第3区間を定めるにあたって
クロック信号CLKサイクルのほぼ半周期に該当する区
間として設定するのが回路具現上で困難で、さらにこの
遅延時間DeL1を感知してレイテンシを決定しやすく
ない。
間、すなわち、第1ないし第3区間を定めるにあたって
クロック信号CLKサイクルのほぼ半周期に該当する区
間として設定するのが回路具現上で困難で、さらにこの
遅延時間DeL1を感知してレイテンシを決定しやすく
ない。
【0009】従って、レイテンシ損失を防止するため
に、SDRAMはクロック周波数によってレイテンシを
最適化できる回路が要求される。さらにレイテンシ決定
区間を定めるにあってもよりやさしく安定した方法が要
求される。
に、SDRAMはクロック周波数によってレイテンシを
最適化できる回路が要求される。さらにレイテンシ決定
区間を定めるにあってもよりやさしく安定した方法が要
求される。
【0010】本発明の目的は、レイテンシ決定区間が定
めやすくてクロック周波数によって最適のレイテンシを
決定するレイテンシ決定回路、可変レイテンシ回路及び
メモリ装置を提供することにある。本発明のもう一つの
目的は、容易にレイテンシ決定区間を決定してクロック
周波数によって最適のレイテンシを決定する方法を提供
することにある。
めやすくてクロック周波数によって最適のレイテンシを
決定するレイテンシ決定回路、可変レイテンシ回路及び
メモリ装置を提供することにある。本発明のもう一つの
目的は、容易にレイテンシ決定区間を決定してクロック
周波数によって最適のレイテンシを決定する方法を提供
することにある。
【0011】
【課題を解決するための手段】本発明は、一定数のクロ
ックサイクル後にメモリセルデータを出力するようにレ
イテンシを決定するレイテンシ決定回路を持つ同期式半
導体メモリ装置において、前記レイテンシ決定回路は、
前記クロック信号に同期してレイテンシ決定を始めるレ
イテンシ決定開始信号の活性化に応答して内部開始信号
を発するレイテンシ決定指示入力部と、前記レイテンシ
決定開始信号に応答して前記クロック信号のエッジごと
に所定のレイテンシ決定区間信号を発するレイテンシ区
間定義回路と、前記内部開始信号を所定時間遅延させ、
前記レイテンシを調節するように遅延信号を発する遅延
部と、前記遅延信号の活性化時点で前記レイテンシ決定
区間信号に応答して前記レイテンシ数を決定するレイテ
ンシ指示回路とを具備する。望ましくは、前記レイテン
シ選択信号は前記同期式半導体メモリ装置内の出力バッ
ファのイネーブル信号に連結して前記レイテンシを決定
する。
ックサイクル後にメモリセルデータを出力するようにレ
イテンシを決定するレイテンシ決定回路を持つ同期式半
導体メモリ装置において、前記レイテンシ決定回路は、
前記クロック信号に同期してレイテンシ決定を始めるレ
イテンシ決定開始信号の活性化に応答して内部開始信号
を発するレイテンシ決定指示入力部と、前記レイテンシ
決定開始信号に応答して前記クロック信号のエッジごと
に所定のレイテンシ決定区間信号を発するレイテンシ区
間定義回路と、前記内部開始信号を所定時間遅延させ、
前記レイテンシを調節するように遅延信号を発する遅延
部と、前記遅延信号の活性化時点で前記レイテンシ決定
区間信号に応答して前記レイテンシ数を決定するレイテ
ンシ指示回路とを具備する。望ましくは、前記レイテン
シ選択信号は前記同期式半導体メモリ装置内の出力バッ
ファのイネーブル信号に連結して前記レイテンシを決定
する。
【0012】本発明は、命令に同期するクロック信号か
ら一定数のクロックサイクル後にメモリセルデータを出
力する同期式半導体メモリ装置のレイテンシ決定方法に
おいて、前記クロック信号に同期して、かつレイテンシ
決定を指示する開始信号に応答して内部開始信号を発す
る段階と、前記レイテンシ決定開始信号に応答して前記
クロック信号のエッジごとに所定のレイテンシ決定区間
信号を提供する段階と、前記内部開始信号を所定時間遅
延させ、前記レイテンシを調節するように遅延信号を発
する段階と、前記遅延信号の活性化時点で前記レイテン
シ決定区間信号に応答して前記レイテンシ数を決定する
レイテンシ選択信号を発する段階とを具備する。望まし
くは、前記レイテンシ選択信号が前記同期式半導体メモ
リ装置内の出力バッファのイネーブル信号として提供さ
れる段階をさらに具備する。
ら一定数のクロックサイクル後にメモリセルデータを出
力する同期式半導体メモリ装置のレイテンシ決定方法に
おいて、前記クロック信号に同期して、かつレイテンシ
決定を指示する開始信号に応答して内部開始信号を発す
る段階と、前記レイテンシ決定開始信号に応答して前記
クロック信号のエッジごとに所定のレイテンシ決定区間
信号を提供する段階と、前記内部開始信号を所定時間遅
延させ、前記レイテンシを調節するように遅延信号を発
する段階と、前記遅延信号の活性化時点で前記レイテン
シ決定区間信号に応答して前記レイテンシ数を決定する
レイテンシ選択信号を発する段階とを具備する。望まし
くは、前記レイテンシ選択信号が前記同期式半導体メモ
リ装置内の出力バッファのイネーブル信号として提供さ
れる段階をさらに具備する。
【0013】本発明によれば、レイテンシ決定を指示す
る開始信号から遅延時間を調節してクロック周波数によ
ってレイテンシを調節できて、クロック信号のエッジト
リガ(edge trigger)時をレイテンシ設定の
基準とみなしてレイテンシ区間設定が容易である。
る開始信号から遅延時間を調節してクロック周波数によ
ってレイテンシを調節できて、クロック信号のエッジト
リガ(edge trigger)時をレイテンシ設定の
基準とみなしてレイテンシ区間設定が容易である。
【0014】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施の形態を説明する。ただし、実施の
形態は一具体例に過ぎず、本技術分野の通常の知識を持
った者ならばこれから多様な変形及び均等な他の実施の
形態が可能であるということが分かる。従って、本発明
の真の技術的保護範囲は特許請求の範囲の技術的思想に
より決定されなければならない。また、各図面上の同一
参照符号は同一部分であることを示す。
発明の望ましい実施の形態を説明する。ただし、実施の
形態は一具体例に過ぎず、本技術分野の通常の知識を持
った者ならばこれから多様な変形及び均等な他の実施の
形態が可能であるということが分かる。従って、本発明
の真の技術的保護範囲は特許請求の範囲の技術的思想に
より決定されなければならない。また、各図面上の同一
参照符号は同一部分であることを示す。
【0015】本発明の実施の形態は、本発明をDDR
(Double Data Rate)SDRAMに適用し
た例が記述され、受信される命令に同期するクロック信
号から所定のクロックサイクル後にクロック信号の立上
がりエッジ及び立下がりエッジでメモリセルデータを入
出力する例が記述される。しかし、本発明は、DDRS
DRAM以外の他の同期式半導体メモリ装置、例えば、
SDR(SingleData Rate) SDRAMに
も適用できることは当然のことである。
(Double Data Rate)SDRAMに適用し
た例が記述され、受信される命令に同期するクロック信
号から所定のクロックサイクル後にクロック信号の立上
がりエッジ及び立下がりエッジでメモリセルデータを入
出力する例が記述される。しかし、本発明は、DDRS
DRAM以外の他の同期式半導体メモリ装置、例えば、
SDR(SingleData Rate) SDRAMに
も適用できることは当然のことである。
【0016】図3は本発明の一実施形態によるクロック
周波数によって最適のレイテンシ(Latency)を決
定するレイテンシ決定回路4を示す図面である。図3で
はレイテンシ決定指示入力部5、遅延部10、レイテン
シ区間定義回路20及びレイテンシ指示回路30を含
む。レイテンシ決定指示入力部5は同期回路であり、こ
の同期回路と遅延部10とによりテスト信号発生回路が
構成される。
周波数によって最適のレイテンシ(Latency)を決
定するレイテンシ決定回路4を示す図面である。図3で
はレイテンシ決定指示入力部5、遅延部10、レイテン
シ区間定義回路20及びレイテンシ指示回路30を含
む。レイテンシ決定指示入力部5は同期回路であり、こ
の同期回路と遅延部10とによりテスト信号発生回路が
構成される。
【0017】レイテンシ決定指示入力部5はレイテンシ
決定を指示するレイテンシ決定開始信号(制御信号)S
TRTを受信してクロック信号CLKに同期する内部開
始信号(制御信号)iSTRTを発する。レイテンシ決
定開始信号STRTはクロック信号CLKの周波数を感
知してレイテンシを調節するために提供される信号であ
って、外部から直接提供されたり、SDRAM内のシス
テム応用情報を保存するモードレジスタ(mode re
gister)の論理組み合わせによって提供される。
レイテンシ決定開始信号STRTはDフリップフロップ
6のデータ入力端子に供給され、クロック信号CLKに
応答してこのレイテンシ決定開始信号STRTのロジッ
クレベルが内部開始信号iSTRTとして提供される。
レイテンシ決定開始信号STRTと連結されるインバー
タ7の出力がトランジスタ8のゲートに、内部開始信号
iSTRTがトランジスタ8のドレインに、そして接地
電圧がトランジスタ8のソースに各々連結される。
決定を指示するレイテンシ決定開始信号(制御信号)S
TRTを受信してクロック信号CLKに同期する内部開
始信号(制御信号)iSTRTを発する。レイテンシ決
定開始信号STRTはクロック信号CLKの周波数を感
知してレイテンシを調節するために提供される信号であ
って、外部から直接提供されたり、SDRAM内のシス
テム応用情報を保存するモードレジスタ(mode re
gister)の論理組み合わせによって提供される。
レイテンシ決定開始信号STRTはDフリップフロップ
6のデータ入力端子に供給され、クロック信号CLKに
応答してこのレイテンシ決定開始信号STRTのロジッ
クレベルが内部開始信号iSTRTとして提供される。
レイテンシ決定開始信号STRTと連結されるインバー
タ7の出力がトランジスタ8のゲートに、内部開始信号
iSTRTがトランジスタ8のドレインに、そして接地
電圧がトランジスタ8のソースに各々連結される。
【0018】レイテンシ決定指示入力部5の動作を説明
すれば、「ハイレベル」に活性化されるレイテンシ決定
開始信号STRTは、「ハイレベル」のクロック信号C
LKに応答するDフリップフロップ6によって「ハイレ
ベル」の内部開始信号iSTRTを提供する。「ローレ
ベル」に非活性化されるレイテンシ決定開始信号STR
Tは「ハイレベル」のクロック信号CLKに応答するD
フリップフロップ6によって「ローレベル」の内部開始
信号iSTRTを提供することもあるが、むしろクロッ
ク信号CLKに関係なくトランジスタ8を「ターンオ
ン」させ、内部開始信号iSTRTを強制的に「ローレ
ベル」とする。
すれば、「ハイレベル」に活性化されるレイテンシ決定
開始信号STRTは、「ハイレベル」のクロック信号C
LKに応答するDフリップフロップ6によって「ハイレ
ベル」の内部開始信号iSTRTを提供する。「ローレ
ベル」に非活性化されるレイテンシ決定開始信号STR
Tは「ハイレベル」のクロック信号CLKに応答するD
フリップフロップ6によって「ローレベル」の内部開始
信号iSTRTを提供することもあるが、むしろクロッ
ク信号CLKに関係なくトランジスタ8を「ターンオ
ン」させ、内部開始信号iSTRTを強制的に「ローレ
ベル」とする。
【0019】遅延部10は内部開始信号iSTRTを受
信して第1及び第2遅延ポート11、12を通じて所定
時間遅延させる。遅延部10内の遅延時間は後述するレ
イテンシ指示回路30でレイテンシ決定区間を選択する
信号として作用する。第1遅延ポート11を通過しなが
ら遅延される第1遅延信号DeL1は、前に図1及び図
2で説明したところの遅延時間DeL1とほとんど同じ
遅延時間d0を持つ。第2遅延ポート12を通過しなが
ら生じる第2遅延信号DeL2は、以後に説明される出
力バッファ(図8の90)自体の遅延時間d1、出力バッ
ファ(図8の90)のセットアップ時間d2、レイテンシ
区間定義回路20でのデータセットアップ時間d3など
を考慮して設定される遅延時間を持つ。そうして第2遅
延信号(テスト信号)DeL2は全体遅延時間(d0+
d1+d2+d3)後にレイテンシ区間定義回路20か
ら提供される区間中の何れか一つの区間で活性化され
る。
信して第1及び第2遅延ポート11、12を通じて所定
時間遅延させる。遅延部10内の遅延時間は後述するレ
イテンシ指示回路30でレイテンシ決定区間を選択する
信号として作用する。第1遅延ポート11を通過しなが
ら遅延される第1遅延信号DeL1は、前に図1及び図
2で説明したところの遅延時間DeL1とほとんど同じ
遅延時間d0を持つ。第2遅延ポート12を通過しなが
ら生じる第2遅延信号DeL2は、以後に説明される出
力バッファ(図8の90)自体の遅延時間d1、出力バッ
ファ(図8の90)のセットアップ時間d2、レイテンシ
区間定義回路20でのデータセットアップ時間d3など
を考慮して設定される遅延時間を持つ。そうして第2遅
延信号(テスト信号)DeL2は全体遅延時間(d0+
d1+d2+d3)後にレイテンシ区間定義回路20か
ら提供される区間中の何れか一つの区間で活性化され
る。
【0020】レイテンシ区間定義回路20はレイテンシ
決定開始信号STRT及びクロック信号CLKを受信し
てレイテンシ決定区間信号L1、L2、L3、L4を発
するが、図4に具体的に図示されている。本実施例では
4つのレイテンシ決定区間信号L1、L2、L3、L4
が発生される例について記述しているが、多樣なレイテ
ンシを提供するために意図する数だけのレイテンシ決定
区間信号が具現できることは当然のことである。
決定開始信号STRT及びクロック信号CLKを受信し
てレイテンシ決定区間信号L1、L2、L3、L4を発
するが、図4に具体的に図示されている。本実施例では
4つのレイテンシ決定区間信号L1、L2、L3、L4
が発生される例について記述しているが、多樣なレイテ
ンシを提供するために意図する数だけのレイテンシ決定
区間信号が具現できることは当然のことである。
【0021】図4で、レイテンシ区間定義回路20は、
クロック信号CLKに同期する多数のダブルエッジトリ
ガフリップフロップ(Double Edge Trig
gered flipflop:以下「DET」という)
21、22、…、25が直列連結されるのだが、クロッ
ク信号CLKが同時に入力されて第1DET21の出力
信号Qが第2DET22の入力データDに連結する方式
で残りのDETも順次に連結して各DETの出力信号が
レイテンシ決定区間信号L1、L2、L3、L4を構成
する。ここでは記載の単純化のために4つのレイテンシ
決定区間信号L1、L2、L3、L4だけを図示した。
このDET回路は図5に図示されている。
クロック信号CLKに同期する多数のダブルエッジトリ
ガフリップフロップ(Double Edge Trig
gered flipflop:以下「DET」という)
21、22、…、25が直列連結されるのだが、クロッ
ク信号CLKが同時に入力されて第1DET21の出力
信号Qが第2DET22の入力データDに連結する方式
で残りのDETも順次に連結して各DETの出力信号が
レイテンシ決定区間信号L1、L2、L3、L4を構成
する。ここでは記載の単純化のために4つのレイテンシ
決定区間信号L1、L2、L3、L4だけを図示した。
このDET回路は図5に図示されている。
【0022】図5のDET回路は論文(IEEE JOU
RNAL OF SOLID−STATE CIRCUI
TS、VOL.26、NO.8、AUGUST 199
1)に開示されている。DET回路21は入力データD
及びクロック信号CLKがポジティブエッジトリガ(P
ositive Edge Trigger:以下「PE
T」という)部分及びネガティブエッジトリガ(Nega
tive Edge Trigger:以下「NET」と
いう)部分に提供されてクロック信号CLKのポジティ
ブまたはネガティブエッジでの入力データDのロジック
レベルをラッチして出力信号Qとして発する。
RNAL OF SOLID−STATE CIRCUI
TS、VOL.26、NO.8、AUGUST 199
1)に開示されている。DET回路21は入力データD
及びクロック信号CLKがポジティブエッジトリガ(P
ositive Edge Trigger:以下「PE
T」という)部分及びネガティブエッジトリガ(Nega
tive Edge Trigger:以下「NET」と
いう)部分に提供されてクロック信号CLKのポジティ
ブまたはネガティブエッジでの入力データDのロジック
レベルをラッチして出力信号Qとして発する。
【0023】PET部分は入力データDのロジックレベ
ルをクロック信号CLKの立上がり区間でラッチして、
そのロジックレベルを出力信号Qとして発する。例え
ば、入力データDのロジックレベルが「ハイレベル」の
場合、ノードAはトランジスタ43が「ターンオン」さ
れて「ローレベル」になる。ローレベルのノードAによ
ってトランジスタ45が「ターンオフ」されて、ノード
Mはクロック信号CLKによりその電圧レベルが決定さ
れるが、「ローレベル」のクロック信号CLKに応答し
てトランジスタ44が「ターンオン」されて、ノードM
は「ハイレベル」になる。「ハイレベル」のクロック信
号CLKに応答してトランジスタ44が「ターンオフ」
されるが、ノードMは以前の「ハイレベル」を評価する
ようになる。この後、ノードMの「ハイレベル」によっ
てトランジスタ49が「ターンオン」されて「ハイレベ
ル」のクロック信号CLKによって出力信号Q´は「ロ
ーレベル」に、そして出力信号Qは「ハイレベル」にな
る。従って、PET部分は「ハイレベル」の入力データ
Dを「ハイレベル」のクロック信号CLK、すなわち、
クロック信号CLKのポジティブエッジに応答してその
出力信号Qを「ハイレベル」として出力する。
ルをクロック信号CLKの立上がり区間でラッチして、
そのロジックレベルを出力信号Qとして発する。例え
ば、入力データDのロジックレベルが「ハイレベル」の
場合、ノードAはトランジスタ43が「ターンオン」さ
れて「ローレベル」になる。ローレベルのノードAによ
ってトランジスタ45が「ターンオフ」されて、ノード
Mはクロック信号CLKによりその電圧レベルが決定さ
れるが、「ローレベル」のクロック信号CLKに応答し
てトランジスタ44が「ターンオン」されて、ノードM
は「ハイレベル」になる。「ハイレベル」のクロック信
号CLKに応答してトランジスタ44が「ターンオフ」
されるが、ノードMは以前の「ハイレベル」を評価する
ようになる。この後、ノードMの「ハイレベル」によっ
てトランジスタ49が「ターンオン」されて「ハイレベ
ル」のクロック信号CLKによって出力信号Q´は「ロ
ーレベル」に、そして出力信号Qは「ハイレベル」にな
る。従って、PET部分は「ハイレベル」の入力データ
Dを「ハイレベル」のクロック信号CLK、すなわち、
クロック信号CLKのポジティブエッジに応答してその
出力信号Qを「ハイレベル」として出力する。
【0024】反対の場合、PET部分は入力データDの
ロジックレベルが「ローレベル」の場合に、トランジス
タ41は「ターンオン」されてトランジスタ43は「タ
ーンオフ」される。「ローレベル」のクロック信号CL
Kに応答してトランジスタ42が「ターンオン」され
て、ノードAは「ハイレベル」になる。「ハイレベル」
のクロック信号CLKによってトランジスタ42が「タ
ーンオフ」されるが、ノードAは以前の「ハイレベル」
を評価するようになる。この後、「ハイレベル」のノー
ドAによってトランジスタ45が「ターンオン」されて
「ハイレベル」のクロック信号CLKによりトランジス
タ46が「ターンオン」されてノードMは「ローレベ
ル」になる。「ローレベル」のノードMによってトラン
ジスタ47が「ターンオン」されて、出力信号Q´は
「ハイレベル」になって出力信号Qは「ローレベル」に
なる。従って、PET部分は「ローレベル」の入力デー
タDを「ハイレベル」のクロック信号CLK、すなわ
ち、クロック信号CLKのポジティブエッジに応答して
その出力信号Qを「ローレベル」として出力する。
ロジックレベルが「ローレベル」の場合に、トランジス
タ41は「ターンオン」されてトランジスタ43は「タ
ーンオフ」される。「ローレベル」のクロック信号CL
Kに応答してトランジスタ42が「ターンオン」され
て、ノードAは「ハイレベル」になる。「ハイレベル」
のクロック信号CLKによってトランジスタ42が「タ
ーンオフ」されるが、ノードAは以前の「ハイレベル」
を評価するようになる。この後、「ハイレベル」のノー
ドAによってトランジスタ45が「ターンオン」されて
「ハイレベル」のクロック信号CLKによりトランジス
タ46が「ターンオン」されてノードMは「ローレベ
ル」になる。「ローレベル」のノードMによってトラン
ジスタ47が「ターンオン」されて、出力信号Q´は
「ハイレベル」になって出力信号Qは「ローレベル」に
なる。従って、PET部分は「ローレベル」の入力デー
タDを「ハイレベル」のクロック信号CLK、すなわ
ち、クロック信号CLKのポジティブエッジに応答して
その出力信号Qを「ローレベル」として出力する。
【0025】NET部分は入力データDのロジックレベ
ルをクロック信号CLKのネガティブエッジでラッチし
て、そのロジックレベルを出力信号Qとして発する。NE
T部分は前に説明したPET部分と動作上ほとんど似て
いるので、説明の重複を避けるために具体的な動作説明
は省略する。
ルをクロック信号CLKのネガティブエッジでラッチし
て、そのロジックレベルを出力信号Qとして発する。NE
T部分は前に説明したPET部分と動作上ほとんど似て
いるので、説明の重複を避けるために具体的な動作説明
は省略する。
【0026】従って、PET及びNET部分を含むDET
回路はクロック信号CLKのポジティブまたはネガティ
ブエッジでの入力データDのロジックレベルをラッチし
て、そのロジックレベルを出力信号Qとして発するよう
になる。
回路はクロック信号CLKのポジティブまたはネガティ
ブエッジでの入力データDのロジックレベルをラッチし
て、そのロジックレベルを出力信号Qとして発するよう
になる。
【0027】以上で説明したDET回路の動作に基づ
き、図3のレイテンシ区間定義回路20の動作を図6を
参照して説明する。図6を参照すれば、レイテンシ区間
定義回路(図3の20)に入力される開始信号STRT
は、連続するクロック信号CLKのエッジでそのロジッ
クレベルがラッチされるが、クロック信号CLKのポジ
ティブエッジに応答して「ハイレベル」の開始信号ST
RTがラッチされて、「ハイレベル」の第1DET出力
L0を発する()。この後、「ハイレベル」の第1DE
T出力L0はクロック信号CLKのネガティブエッジに
応答して「ハイレベル」の第2DET出力L1として
()、「ハイレベル」の第2DET出力L1はクロック
信号CLKのポジティブエッジに応答して「ハイレベ
ル」の第3DET出力L2として()、「ハイレベル」
の第3DET出力L2はクロック信号CLKのネガティ
ブエッジに応答して「ハイレベル」の第4DET出力L
3として()、そして「ハイレベル」の第4DET出力
L3はクロック信号CLKのポジティブエッジに応答し
て「ハイレベル」の第5DET出力L4として提供され
る()。第2ないし第5DET出力L1、L2、L3、
L4は後述するレイテンシ指示回路30に提供され、レ
イテンシ決定のための区間信号として作用する。すなわ
ち、第2DET出力L1と第3DET出力L2の間の区
間は第4区間としてレイテンシ1を決定し、第3DET
出力L2と第4DET出力L3の間の区間は第5区間と
してレイテンシ1.5を決定し、そして第4DET出力
L3と第5DET出力L4の間の区間は第6区間として
レイテンシ2を決定する。
き、図3のレイテンシ区間定義回路20の動作を図6を
参照して説明する。図6を参照すれば、レイテンシ区間
定義回路(図3の20)に入力される開始信号STRT
は、連続するクロック信号CLKのエッジでそのロジッ
クレベルがラッチされるが、クロック信号CLKのポジ
ティブエッジに応答して「ハイレベル」の開始信号ST
RTがラッチされて、「ハイレベル」の第1DET出力
L0を発する()。この後、「ハイレベル」の第1DE
T出力L0はクロック信号CLKのネガティブエッジに
応答して「ハイレベル」の第2DET出力L1として
()、「ハイレベル」の第2DET出力L1はクロック
信号CLKのポジティブエッジに応答して「ハイレベ
ル」の第3DET出力L2として()、「ハイレベル」
の第3DET出力L2はクロック信号CLKのネガティ
ブエッジに応答して「ハイレベル」の第4DET出力L
3として()、そして「ハイレベル」の第4DET出力
L3はクロック信号CLKのポジティブエッジに応答し
て「ハイレベル」の第5DET出力L4として提供され
る()。第2ないし第5DET出力L1、L2、L3、
L4は後述するレイテンシ指示回路30に提供され、レ
イテンシ決定のための区間信号として作用する。すなわ
ち、第2DET出力L1と第3DET出力L2の間の区
間は第4区間としてレイテンシ1を決定し、第3DET
出力L2と第4DET出力L3の間の区間は第5区間と
してレイテンシ1.5を決定し、そして第4DET出力
L3と第5DET出力L4の間の区間は第6区間として
レイテンシ2を決定する。
【0028】そうして従来のレイテンシ決定区間、図1
の第1ないし第3区間がクロック信号CLKのほとんど
半周期に該当する区間として設定されたことに比べて、
本実施形態のレイテンシ決定区間、第4ないし第6区間
はクロック信号CLKのエッジに応答して発するために
区間を決定しやすい。
の第1ないし第3区間がクロック信号CLKのほとんど
半周期に該当する区間として設定されたことに比べて、
本実施形態のレイテンシ決定区間、第4ないし第6区間
はクロック信号CLKのエッジに応答して発するために
区間を決定しやすい。
【0029】そして、図6に図3の内部開始信号iST
RT、第1遅延信号DeL1及び第2遅延信号DeL2
を共に示せば、内部開始信号iSTRTはクロック信号
CLKのポジティブエッジに応答する図1のレイテンシ
決定指示入力部5を通じて「ハイレベル」になる()。
クロック信号CLKと関連して各遅延時間、すなわち出
力バッファ(図8の90)自体の遅延時間d1、出力バッ
ファ(図8の90)のセットアップ時間d2及びレイテン
シ区間定義回路20で用いられるラッチの遅延時間d3
が表示されている。そこで、従来の第3区間に入ってく
る遅延時間DeL1と同一だった第1遅延ポート11の
遅延時間d0が、第2遅延ポート12の遅延時間(d1
+d2+d3)だけ遅延される()。そうして第2遅延
信号DeL2は全体遅延時間(d0+d1+d2+d
3)後に、レイテンシ区間定義回路20から提供される
第6区間で活性化される()。この後、レイテンシ指示
回路(図7の30)でレイテンシ2に該当するレイテンシ
選択信号CL2を選択する()。
RT、第1遅延信号DeL1及び第2遅延信号DeL2
を共に示せば、内部開始信号iSTRTはクロック信号
CLKのポジティブエッジに応答する図1のレイテンシ
決定指示入力部5を通じて「ハイレベル」になる()。
クロック信号CLKと関連して各遅延時間、すなわち出
力バッファ(図8の90)自体の遅延時間d1、出力バッ
ファ(図8の90)のセットアップ時間d2及びレイテン
シ区間定義回路20で用いられるラッチの遅延時間d3
が表示されている。そこで、従来の第3区間に入ってく
る遅延時間DeL1と同一だった第1遅延ポート11の
遅延時間d0が、第2遅延ポート12の遅延時間(d1
+d2+d3)だけ遅延される()。そうして第2遅延
信号DeL2は全体遅延時間(d0+d1+d2+d
3)後に、レイテンシ区間定義回路20から提供される
第6区間で活性化される()。この後、レイテンシ指示
回路(図7の30)でレイテンシ2に該当するレイテンシ
選択信号CL2を選択する()。
【0030】図7は図3のレイテンシ指示回路30の中
の一部を具体的に示す図面である。これを参照すれば、
レイテンシ指示回路30は前述したレイテンシ区間定義
回路20から発する各DET出力L1、L2、L3、L
4が、第2遅延信号DeL2に同期してレイテンシ選択
信号CL1、CL1.5、CL2、CL2.5を発す
る。
の一部を具体的に示す図面である。これを参照すれば、
レイテンシ指示回路30は前述したレイテンシ区間定義
回路20から発する各DET出力L1、L2、L3、L
4が、第2遅延信号DeL2に同期してレイテンシ選択
信号CL1、CL1.5、CL2、CL2.5を発す
る。
【0031】レイテンシ指示回路30の構成を説明すれ
ば、DET出力L1、L2、L3、L4がDフリップフ
ロップ31、32、33、34のデータ入力に各々連結
される。Dフリップフロップ31、32、33、34の
出力ノード61、62、63、64にトランジスタ3
5、36、37、38のドレインが連結され、そのトラ
ンジスタ35、36、37、38のゲートにはレイテン
シ決定開始信号STRTの反転信号が、そしてソースに
は接地電圧が連結される。そして、Dフリップフロップ
31、32、33、34の出力ノード61、62、6
3、64は、インバータ65、66、67、68を各々
通じて2入力ノアゲート69、70、71、72の一方
の入力に連結され、2入力ノアゲート69、70、71
のもう一方の入力にはDフリップフロップ32、33、
34の出力ノード62、63、64が各々連結される。
2入力ノアゲート72のもう一方の入力には接地電圧が
連結される。2入力ノアゲート69、70、71、72
の出力が各々レイテンシ選択信号CL1、CL1.5、
CL2、CL2.5となる。
ば、DET出力L1、L2、L3、L4がDフリップフ
ロップ31、32、33、34のデータ入力に各々連結
される。Dフリップフロップ31、32、33、34の
出力ノード61、62、63、64にトランジスタ3
5、36、37、38のドレインが連結され、そのトラ
ンジスタ35、36、37、38のゲートにはレイテン
シ決定開始信号STRTの反転信号が、そしてソースに
は接地電圧が連結される。そして、Dフリップフロップ
31、32、33、34の出力ノード61、62、6
3、64は、インバータ65、66、67、68を各々
通じて2入力ノアゲート69、70、71、72の一方
の入力に連結され、2入力ノアゲート69、70、71
のもう一方の入力にはDフリップフロップ32、33、
34の出力ノード62、63、64が各々連結される。
2入力ノアゲート72のもう一方の入力には接地電圧が
連結される。2入力ノアゲート69、70、71、72
の出力が各々レイテンシ選択信号CL1、CL1.5、
CL2、CL2.5となる。
【0032】このレイテンシ指示回路30の動作を前述
した図6の動作タイミング図に付加して説明することと
する。まず、レイテンシ決定開始信号STRTが「ロー
レベル」の場合、トランジスタ35、36、37、38
が「ターンオン」されてDフリップフロップ31、3
2、33、34の出力ノード61、62、63、64が
「ローレベル」になる。「ローレベル」のDフリップフ
ロップ31、32、33、34の出力ノード61、6
2、63、64はインバータ65、66、67、68及
び2入力ノアゲート69、70、71、72を各々通じ
てレイテンシ選択信号CL1、CL1.5、CL2、C
L2.5を「ローレベル」に初期化させる。この後、第
2遅延信号DeL2が「ハイレベル」に立上がる時点で
Dフリップフロップ31、32、33、34は各DET
出力L1、L2、L3、L4のロジックレベルをラッチ
するのだが、第2ないし第4DET出力L1、L2、L
3が「ハイレベル」なので、Dフリップフロップ31、
32、33の出力ノード61、62、63は「ハイレベ
ル」になるが、第5DET出力ノードL4は「ローレベ
ル」であるため、Dフリップフロップ34の出力ノード
64は相変らず「ローレベル」になる。ノード62、6
3の「ハイレベル」によって2入力ノアゲート69、7
0の出力の第1及び第2レイテンシ選択信号CL1、C
L1.5は「ローレベル」になる。「ハイレベル」のノ
ード63に反転された信号のインバータ67の出力「ロ
ーレベル」及びノード64の「ローレベル」によって2
入力ノアゲート71の出力第3レイテンシ選択信号CL
2は「ハイレベル」になる(、図5)。そして「ローレ
ベル」のノード64に反転された信号のインバータ68
の出力「ハイレベル」によって2入力ノアゲート72の
出力第4レイテンシ選択信号CL2.5は「ローレベ
ル」になる。
した図6の動作タイミング図に付加して説明することと
する。まず、レイテンシ決定開始信号STRTが「ロー
レベル」の場合、トランジスタ35、36、37、38
が「ターンオン」されてDフリップフロップ31、3
2、33、34の出力ノード61、62、63、64が
「ローレベル」になる。「ローレベル」のDフリップフ
ロップ31、32、33、34の出力ノード61、6
2、63、64はインバータ65、66、67、68及
び2入力ノアゲート69、70、71、72を各々通じ
てレイテンシ選択信号CL1、CL1.5、CL2、C
L2.5を「ローレベル」に初期化させる。この後、第
2遅延信号DeL2が「ハイレベル」に立上がる時点で
Dフリップフロップ31、32、33、34は各DET
出力L1、L2、L3、L4のロジックレベルをラッチ
するのだが、第2ないし第4DET出力L1、L2、L
3が「ハイレベル」なので、Dフリップフロップ31、
32、33の出力ノード61、62、63は「ハイレベ
ル」になるが、第5DET出力ノードL4は「ローレベ
ル」であるため、Dフリップフロップ34の出力ノード
64は相変らず「ローレベル」になる。ノード62、6
3の「ハイレベル」によって2入力ノアゲート69、7
0の出力の第1及び第2レイテンシ選択信号CL1、C
L1.5は「ローレベル」になる。「ハイレベル」のノ
ード63に反転された信号のインバータ67の出力「ロ
ーレベル」及びノード64の「ローレベル」によって2
入力ノアゲート71の出力第3レイテンシ選択信号CL
2は「ハイレベル」になる(、図5)。そして「ローレ
ベル」のノード64に反転された信号のインバータ68
の出力「ハイレベル」によって2入力ノアゲート72の
出力第4レイテンシ選択信号CL2.5は「ローレベ
ル」になる。
【0033】ここで、「ハイレベル」の第3レイテンシ
選択信号CL2はレイテンシ決定開始信号STRTに同
期するクロックCLKを基準として2つのクロックサイ
クル後に活性化される。これは第2遅延信号DeL2が
「ハイレベル」に活性化される時点が第6区間、すなわ
ちレイテンシ決定開始信号STRTに同期するクロック
CLKから2サイクル後に活性化されるように遅延部
(図3の10)から提供されるためである。従って、本実
施形態の第2遅延信号DeL2の活性化時点が第6区間
以外の他の区間から活性化されても、その区間に該当す
るレイテンシ選択信号CL1、CL1.5、CL2、C
L2.5が発することは当然である。レイテンシ選択信
号CL1はレイテンシ決定開始信号STRTに同期する
クロックCLKを基準に1サイクル後に、レイテンシ選
択信号CL1.5は1.5サイクル後に、そして、レイ
テンシ選択信号CL2.5は2.5サイクル後に各々活
性化されるように設定される。
選択信号CL2はレイテンシ決定開始信号STRTに同
期するクロックCLKを基準として2つのクロックサイ
クル後に活性化される。これは第2遅延信号DeL2が
「ハイレベル」に活性化される時点が第6区間、すなわ
ちレイテンシ決定開始信号STRTに同期するクロック
CLKから2サイクル後に活性化されるように遅延部
(図3の10)から提供されるためである。従って、本実
施形態の第2遅延信号DeL2の活性化時点が第6区間
以外の他の区間から活性化されても、その区間に該当す
るレイテンシ選択信号CL1、CL1.5、CL2、C
L2.5が発することは当然である。レイテンシ選択信
号CL1はレイテンシ決定開始信号STRTに同期する
クロックCLKを基準に1サイクル後に、レイテンシ選
択信号CL1.5は1.5サイクル後に、そして、レイ
テンシ選択信号CL2.5は2.5サイクル後に各々活
性化されるように設定される。
【0034】続いて、図8は図3のレイテンシ決定回路
4を適用した一つの例として、レイテンシ決定回路4か
ら発するレイテンシ選択信号CL1、CL1.5、CL
2、CL2.5が出力バッファ部90をイネーブルさ
せ、その選択されたレイテンシ選択信号によってデータ
を出力する方法を示す図面である。
4を適用した一つの例として、レイテンシ決定回路4か
ら発するレイテンシ選択信号CL1、CL1.5、CL
2、CL2.5が出力バッファ部90をイネーブルさ
せ、その選択されたレイテンシ選択信号によってデータ
を出力する方法を示す図面である。
【0035】図8で出力バッファ部90をイネーブルさ
せる出力イネーブル信号TRSTを発する出力イネーブ
ル信号発生部80は図9に図示されている。図9の出力
イネーブル信号発生部80は前に図4で説明したところ
のレイテンシ区間定義回路20と同じ構成を含む。これ
を参照すれば、レイテンシ選択信号CL1、CL1.
5、CL2、CL2.5中の活性化されるレイテンシ選
択信号CL2は外部から入力される制御信号/RAS、/
CAS、/WE、/CS(図示せず)の論理組み合わせに
よって発する命令CMDに応答して発する出力信号L
1'、L2'、L3'、L4'中のレイテンシ選択信号CL
2と連結する出力信号L3'を出力イネーブル信号TR
STに連結させる。出力信号L3'は図6のレイテンシ
区間信号L3のようにレイテンシ選択信号CL2に対応
する区間内であらかじめロジック「ハイレベル」に活性
化される信号である。したがって、レイテンシ選択信号
CL2に応答してこれに対応する出力信号L3'を出力
バッファ(図8の90)の出力イネーブル信号TRST
として使用する。
せる出力イネーブル信号TRSTを発する出力イネーブ
ル信号発生部80は図9に図示されている。図9の出力
イネーブル信号発生部80は前に図4で説明したところ
のレイテンシ区間定義回路20と同じ構成を含む。これ
を参照すれば、レイテンシ選択信号CL1、CL1.
5、CL2、CL2.5中の活性化されるレイテンシ選
択信号CL2は外部から入力される制御信号/RAS、/
CAS、/WE、/CS(図示せず)の論理組み合わせに
よって発する命令CMDに応答して発する出力信号L
1'、L2'、L3'、L4'中のレイテンシ選択信号CL
2と連結する出力信号L3'を出力イネーブル信号TR
STに連結させる。出力信号L3'は図6のレイテンシ
区間信号L3のようにレイテンシ選択信号CL2に対応
する区間内であらかじめロジック「ハイレベル」に活性
化される信号である。したがって、レイテンシ選択信号
CL2に応答してこれに対応する出力信号L3'を出力
バッファ(図8の90)の出力イネーブル信号TRST
として使用する。
【0036】再び図8の出力バッファ部90で、活性化
された出力イネーブル信号TRSTはデータラインDI
Oに伝えられるデータを出力パッドDQに伝達する。図
8内のタイミング図を参照して説明すれば、クロックに
同期して受信される命令CMDに応答して出力イネーブ
ル信号TRSTが活性化されるのであるが、本タイミン
グ図では図示されていないけれど活性化されたレイテン
シ選択信号CL2によって活性化される。活性化された
出力イネーブル信号TRSTに応答して出力パッドDQ
にはクロック信号CLKの2サイクル後に各データが順
次に出力される。従って、出力バッファ部80はレイテ
ンシ2を示すレイテンシ選択信号CL2にぴったり合っ
てデータを出力する。
された出力イネーブル信号TRSTはデータラインDI
Oに伝えられるデータを出力パッドDQに伝達する。図
8内のタイミング図を参照して説明すれば、クロックに
同期して受信される命令CMDに応答して出力イネーブ
ル信号TRSTが活性化されるのであるが、本タイミン
グ図では図示されていないけれど活性化されたレイテン
シ選択信号CL2によって活性化される。活性化された
出力イネーブル信号TRSTに応答して出力パッドDQ
にはクロック信号CLKの2サイクル後に各データが順
次に出力される。従って、出力バッファ部80はレイテ
ンシ2を示すレイテンシ選択信号CL2にぴったり合っ
てデータを出力する。
【0037】
【発明の効果】以上のように本発明によれば、レイテン
シ決定開始信号から所定の遅延時間を有する第2遅延信
号によってクロック周波数に従ってレイテンシを調節で
きるようになる。それで、従来のクロック信号の高周波
で設定されたレイテンシを低周波でも合せるためにデー
タラインのデータを待機させるために使われたラッチ部
がなくてもよい。
シ決定開始信号から所定の遅延時間を有する第2遅延信
号によってクロック周波数に従ってレイテンシを調節で
きるようになる。それで、従来のクロック信号の高周波
で設定されたレイテンシを低周波でも合せるためにデー
タラインのデータを待機させるために使われたラッチ部
がなくてもよい。
【図1】従来の高いレイテンシを有するSDRAMの一
部分であって、データ出力回路部分を概略的に示す図で
ある。
部分であって、データ出力回路部分を概略的に示す図で
ある。
【図2】図1の動作タイミング図であって、従来のレイ
テンシ決定方法を示す図である。
テンシ決定方法を示す図である。
【図3】本発明の一実施形態によるレイテンシ決定回路
を示す図である。
を示す図である。
【図4】図3のレイテンシ区間定義回路を示す図であ
る。
る。
【図5】図4のダブルエッジトリガフリップフロップD
ETの具体的な回路を示す図である。
ETの具体的な回路を示す図である。
【図6】図3の動作タイミング図を示す図である。
【図7】図3のレイテンシ指示回路を示す図である。
【図8】図3のレイテンシ決定回路を適用した一例であ
って、出力バッファ部とこの出力バッファ部のタイミン
グ図を示す図である。
って、出力バッファ部とこの出力バッファ部のタイミン
グ図を示す図である。
【図9】図8の出力バッファ部内の出力イネーブル信号
発生部を示す図である。
発生部を示す図である。
4 レイテンシ決定回路 5 レイテンシ決定指示入力部 10 遅延部 20 レイテンシ区間定義回路 30 レイテンシ指示回路
Claims (42)
- 【請求項1】 一定数のクロックサイクル後にメモリセ
ルデータを出力するようにレイテンシを決定するレイテ
ンシ決定回路を持つ同期式半導体メモリ装置において、
前記レイテンシ決定回路は、 前記クロック信号を受信して少なくとも一つのレイテン
シ区間を定義する少なくとも一つのレイテンシ区間信号
を発生するレイテンシ区間定義回路と、 前記クロック信号に対して所定時間遅延されたテスト信
号及び少なくとも一つの前記レイテンシ区間定義信号を
受信してクロック信号に同期してレイテンシ決定を始め
るレイテンシ指示信号を発生するレイテンシ指示回路と
を具備することを特徴とするレイテンシ決定回路。 - 【請求項2】 前記レイテンシ決定回路は、前記クロッ
ク信号を受信して前記テスト信号を発生するテスト信号
発生回路をさらに具備することを特徴とする請求項1に
記載のレイテンシ決定回路。 - 【請求項3】 前記テスト信号発生回路は、制御信号を
受信して前記制御信号の活性化後に次に発生される前記
クロック信号に対して所定時間遅延された信号を発生す
ることを特徴とする請求項2に記載のレイテンシ決定回
路。 - 【請求項4】 前記次に発生されるクロック信号は、前
記制御信号の活性化に後続する前記クロック信号のエッ
ジであることを特徴とする請求項3に記載のレイテンシ
決定回路。 - 【請求項5】 前記テスト信号発生回路は、 前記制御信号及び前記クロック信号を受信して前記クロ
ック信号に同期した制御信号を発生する同期回路と、 前記同期した制御信号から前記テスト信号を発生する遅
延回路とを具備することを特徴とする請求項3に記載の
レイテンシ決定回路。 - 【請求項6】 前記同期回路は、前記制御信号を受信し
て前記各々のクロック信号毎に前記同期した制御信号を
発生することを特徴とする請求項5に記載のレイテンシ
決定回路。 - 【請求項7】 前記レイテンシ区間定義回路は、前記ク
ロック信号の連続的なエッジに応答して発生される多数
個のレイテンシ区間定義信号に対して該当エッジを発生
することを特徴とする請求項1に記載のレイテンシ決定
回路。 - 【請求項8】 前記レイテンシ区間定義回路は、制御信
号に応答し、かつ前記制御信号が所定のロジックレベル
に遷移することに伴い前記多数個のレイテンシ区間定義
信号の前記該当エッジを連続的に発生することを特徴と
する請求項7に記載のレイテンシ決定回路。 - 【請求項9】 前記レイテンシ区間定義回路は、直列接
続される多数個のフリップフロップを具備して第1フリ
ップフロップは制御信号を受信し、各々の前記フリップ
フロップは前記クロック信号に応答して前記制御信号か
ら多数個のレイテンシ定義信号を発生することを特徴と
する請求項8に記載のレイテンシ決定回路。 - 【請求項10】 前記レイテンシ指示回路は、多数個の
レイテンシ指示信号を発生させる動作をすることを特徴
とする請求項7に記載のレイテンシ決定回路。 - 【請求項11】 前記レイテンシ指示回路は、連続的に
発生されるエッジの第1エッジ前に所定のロジックレベ
ルに遷移した前記テスト信号に応答して第1レイテンシ
指示信号を表わし、連続的に発生されるエッジの前記第
1エッジと直後の第2エッジとの間に所定のロジックレ
ベルに遷移した前記テスト信号に応答して第2レイテン
シ指示信号を表わすことを特徴とする請求項10に記載
のレイテンシ決定回路。 - 【請求項12】 前記レイテンシ指示回路は、 各クロック入力時毎に前記クロック信号を受信し、各デ
ータ入力時毎に前記多数個のレイテンシ区間定義信号を
受信し、前記クロック信号に応答して各々の前記レイテ
ンシ区間定義信号から各データの出力時毎に出力信号を
発生する多数個のフリップフロップと、 前記多数個のフリップフロップから多数個の出力信号を
受信し、前記多数個のレイテンシ指示信号を発生するロ
ジック回路とを具備することを特徴とする請求項10に
記載のレイテンシ決定回路。 - 【請求項13】 前記ロジック回路は、 前記多数個のフリップフロップの第1データ出力に接続
される第1インバータと、 前記第1フリップフロップの出力と前記多数個のフリッ
プフロップの第2フリップフロップのデータ出力に接続
される第1NORゲートと、 前記第2フリップフロップのデータ出力に接続される第
2インバータと、 多数個のフリップフロップの第3フリップフロップのデ
ータ出力に接続される第2NORゲートとを具備するこ
とを特徴とする請求項12に記載のレイテンシ決定回
路。 - 【請求項14】 前記レイテンシ区間定義回路は前記ク
ロック信号のエッジに応答してレイテンシ区間定義信号
内のエッジを発生するように動作し、 前記レイテンシ指示回路は前記レイテンシ区間定義信号
のエッジ前に所定のロジックレベルに遷移した前記テス
ト信号に応答して前記レイテンシ指示信号の第1ロジッ
ク状態を提供し、前記レイテンシ区間定義信号のエッジ
後に所定のロジックレベルに遷移した前記テスト信号に
応答して前記レイテンシ指示信号の第2ロジック状態を
提供することを特徴とする請求項1に記載のレイテンシ
決定回路。 - 【請求項15】 入力信号を受信して出力イネーブル信
号に応答して出力信号を発生するバッファ回路と、 レイテンシ指示信号を受信し、前記レイテンシ指示信号
から遅延された命令信号に応答して前記出力イネーブル
信号を発生する出力イネーブル信号発生回路と、 クロック信号を受信して少なくとも一つのレイテンシ区
間を定義する少なくとも一つのレイテンシ区間信号を発
生するレイテンシ区間定義回路と、 前記クロック信号に対して所定時間遅延されたテスト信
号及び少なくとも一つの前記レイテンシ区間信号を受信
してクロック信号に同期してレイテンシ決定を始めるレ
イテンシ指示信号を発生するレイテンシ指示回路とを具
備することを特徴とする可変レイテンシ回路。 - 【請求項16】 前記可変レイテンシ回路は、前記クロ
ック信号を受信して前記テスト信号を発生するテスト信
号発生回路をさらに具備することを特徴とする請求項1
5に記載の可変レイテンシ回路。 - 【請求項17】 前記テスト信号発生回路は、制御信号
を受信して前記制御信号の活性化後次に発生される前記
クロック信号に対して所定時間遅延された信号を発生す
ることを特徴とする請求項16に記載の可変レイテンシ
回路。 - 【請求項18】 前記レイテンシ区間定義回路は、前記
クロック信号の連続的なエッジに応答して発生される多
数個のレイテンシ区間定義信号に対して該当エッジを発
生することを特徴とする請求項15に記載の可変レイテ
ンシ回路。 - 【請求項19】 前記レイテンシ指示回路は、多数個の
レイテンシ指示信号を発生することを特徴とする請求項
18に記載の可変レイテンシ回路。 - 【請求項20】 前記レイテンシ指示回路は、連続的に
発生されるエッジの第1エッジ前に所定のロジックレベ
ルに遷移した前記テスト信号に応答して第1レイテンシ
指示信号を表わし、連続的に発生されるエッジの前記第
1エッジと直後の第2エッジとの間に所定のロジックレ
ベルに遷移した前記テスト信号に応答して第2レイテン
シ指示信号を表わすことを特徴とする請求項19に記載
の可変レイテンシ回路。 - 【請求項21】 前記レイテンシ区間定義回路は前記ク
ロック信号のエッジに応答してレイテンシ区間定義信号
内のエッジを発生するように動作し、 前記レイテンシ指示回路は前記レイテンシ区間定義信号
のエッジ前に所定のロジックレベルに遷移した前記テス
ト信号に応答して前記レイテンシ指示信号の第1ロジッ
ク状態を提供し、前記レイテンシ区間定義信号のエッジ
後に所定のロジックレベルに遷移した前記テスト信号に
応答して前記レイテンシ指示信号の第2ロジック状態を
提供することを特徴とする請求項15に記載の可変レイ
テンシ回路。 - 【請求項22】 前記所定の遅延は、出力バッファ自体
の遅延時間d1、前記出力バッファのセットアップ時間
d2及び前記レイテンシ区間定義回路で用いられるラッ
チの遅延時間d3を考慮して設定される遅延時間である
ことを特徴とする請求項15に記載の可変レイテンシ回
路。 - 【請求項23】 データ信号を発生する内部回路と、 前記データ信号を受信して出力イネーブル信号に応答し
て出力信号を発生するバッファ回路と、 レイテンシ指示信号を受信し、前記レイテンシ指示信号
から遅延された命令信号に応答して前記出力イネーブル
信号を発生する出力イネーブル信号発生回路と、 クロック信号を受信して少なくとも一つのレイテンシ区
間を定義する少なくとも一つのレイテンシ区間信号を発
生するレイテンシ区間定義回路と、 前記クロック信号に対して所定時間遅延されたテスト信
号及び少なくとも一つの前記レイテンシ区間信号を受信
してクロック信号に同期してレイテンシ決定を始めるレ
イテンシ指示信号を発生するレイテンシ指示回路とを具
備することを特徴とするメモリ装置。 - 【請求項24】 前記メモリ装置は、前記クロック信号
を受信して前記テスト信号を発生するテスト信号発生回
路をさらに具備することを特徴とする請求項23に記載
のメモリ装置。 - 【請求項25】 前記レイテンシ区間定義回路は、前記
クロック信号の連続的なエッジに応答して発生される多
数個のレイテンシ区間定義信号に対して該当エッジを発
生することを特徴とする請求項23に記載のメモリ装
置。 - 【請求項26】 前記レイテンシ指示回路は、連続的に
発生されるエッジの第1エッジ前に所定のロジックレベ
ルに遷移した前記テスト信号に応答して第1レイテンシ
指示信号を表わし、連続的に発生されるエッジの前記第
1エッジと直後の第2エッジとの間に所定のロジックレ
ベルに遷移した前記テスト信号に応答して第2レイテン
シ指示信号を表わすことを特徴とする請求項25に記載
のメモリ装置。 - 【請求項27】 前記レイテンシ区間定義回路は前記ク
ロック信号のエッジに応答してレイテンシ区間定義信号
内エッジを発生するように動作し、 前記レイテンシ指示回路は前記レイテンシ区間定義信号
のエッジ前に所定のロジックレベルに遷移した前記テス
ト信号に応答して前記レイテンシ指示信号の第1ロジッ
ク状態を提供し、前記レイテンシ区間定義信号のエッジ
後に所定のロジックレベルに遷移した前記テスト信号に
応答して前記レイテンシ指示信号の第2ロジック状態を
提供することを特徴とする請求項23に記載のメモリ装
置。 - 【請求項28】 前記所定の遅延は、出力バッファ自体
の遅延時間d1、前記出力バッファのセットアップ時間
d2及び前記レイテンシ区間定義回路で用いられるラッ
チの遅延時間d3を考慮して設定される遅延時間である
ことを特徴とする請求項23に記載のメモリ装置。 - 【請求項29】 提供された制御信号からクロック信号
に同期した制御信号を発生する同期回路と、 前記制御信号に応答して前記クロック信号と同期する多
数個のレイテンシ区間定義信号を発生するレイテンシ区
間定義回路と、 前記同期した制御信号を受信して所定の遅延後にテスト
信号を発生する遅延回路と、 前記レイテンシ区間定義信号及び前記テスト信号に応答
して多数個のレイテンシ指示信号を発生するレイテンシ
指示回路とを具備することを特徴とするレイテンシ決定
回路。 - 【請求項30】 前記所定の遅延は、SDRAM内出力
バッファ自体の遅延時間d1、前記出力バッファのセッ
トアップ時間d2及び前記レイテンシ区間定義回路で用
いられるラッチの遅延時間d3を考慮して設定される遅
延時間であることを特徴とする請求項29に記載のレイ
テンシ決定回路。 - 【請求項31】 前記レイテンシ指示信号は、バッファ
回路に提供されることを特徴とする請求項29に記載の
レイテンシ決定回路。 - 【請求項32】 前記同期回路は、 前記制御信号を受信して前記同期した制御信号を発生す
るDフリップフロップと、 前記制御信号を受信して出力信号を発生するインバータ
と、 前記インバータの出力信号に応答して前記同期した制御
信号を非活性化させるトランジスタとを具備することを
特徴とする請求項29に記載のレイテンシ決定回路。 - 【請求項33】 前記レイテンシ区間定義回路は、前記
レイテンシ区間定義信号をクロック信号とする多数個の
直列接続されたダブルエッジトリガ(DET)フリップ
フロップを具備することを特徴とする請求項29に記載
のレイテンシ決定回路。 - 【請求項34】 前記DETフリップフロップは、前記
クロック信号の立ち上がりエッジ及び立ち下がりエッジ
に応答してそれらの入力のロジックレベルをラッチする
ことを特徴とする請求項33に記載のレイテンシ決定回
路。 - 【請求項35】 クロック信号を受信して少なくとも一
つのレイテンシ区間を定義する少なくとも一つのレイテ
ンシ区間定義信号を発生する段階と、前記クロック信号
に対して所定時間遅延されたテスト信号及び少なくとも
一つの前記レイテンシ区間定義信号からレイテンシ指示
信号を発生する段階とを具備することを特徴とするレイ
テンシ決定方法。 - 【請求項36】 前記レイテンシ決定方法は、前記クロ
ック信号から前記テスト信号を発生する段階をさらに具
備することを特徴とする請求項35に記載のレイテンシ
決定方法。 - 【請求項37】 前記少なくとも一つのレイテンシ区間
定義信号を発生する段階は、前記クロック信号の連続的
なエッジに応答して多数個のレイテンシ区間定義信号各
々の該当エッジを連続的に発生することを特徴とする請
求項35に記載のレイテンシ決定方法。 - 【請求項38】 前記レイテンシ指示信号を発生する段
階は、 連続的に発生されるエッジの第1エッジ前に所定のロジ
ックレベルに遷移した前記テスト信号に応答して第1レ
イテンシ指示信号を表わすことと、 連続的に発生されるエッジの前記第1エッジと直後の第
2エッジとの間に所定のロジックレベルに遷移した前記
テスト信号に応答して第2レイテンシ指示信号を表わす
こととを含むことを特徴とする請求項37に記載のレイ
テンシ決定方法。 - 【請求項39】 前記レイテンシ区間定義信号を発生す
る段階は、前記クロック信号のエッジに応答してレイテ
ンシ区間定義信号内のエッジを発生する段階を含み、 前記レイテンシ指示信号を発生する段階は、 前記レイテンシ区間定義信号のエッジ前に所定のロジッ
クレベルに遷移した前記テスト信号に応答して前記レイ
テンシ指示信号の第1ロジック状態を提供する段階と、 前記レイテンシ区間定義信号のエッジ後に所定のロジッ
クレベルに遷移した前記テスト信号に応答して前記レイ
テンシ指示信号の第2ロジック状態を提供する段階とを
具備することを特徴とする請求項37に記載のレイテン
シ決定方法。 - 【請求項40】 提供された制御信号からクロック信号
に同期した制御信号を発生する段階と、 前記制御信号に応答して前記クロック信号と同期する多
数個のレイテンシ区間定義信号を発生する段階と、 前記同期した制御信号を受信して所定の遅延後にテスト
信号を発生する段階と、 前記レイテンシ区間定義信号及び前記テスト信号に応答
して多数個のレイテンシ指示信号を発生する段階とを具
備することを特徴とするレイテンシ決定方法。 - 【請求項41】 前記レイテンシ決定方法は、前記レイ
テンシ指示信号に応答してSDRAM内バッファ回路の
ための出力イネーブル信号を発生する段階をさらに具備
することを特徴とする請求項40に記載のレイテンシ決
定方法。 - 【請求項42】 前記所定の遅延は、前記出力バッファ
自体の遅延時間d1、前記出力バッファのセットアップ
時間d2及び前記レイテンシ区間定義回路で用いられる
ラッチの遅延時間d3を考慮して設定されることを特徴
とする請求項41に記載のレイテンシ決定方法。
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---|---|
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