JP2001155484A - レイテンシ決定回路、レイテンシ決定方法、可変レイテンシ回路及びメモリ装置 - Google Patents
レイテンシ決定回路、レイテンシ決定方法、可変レイテンシ回路及びメモリ装置Info
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Abstract
(57)【要約】
【課題】 クロック周波数によってレイテンシ調節が可
能なレイテンシ決定回路及びレイテンシ決定方法を提供
する。 【解決手段】 レイテンシ決定回路は、クロック信号に
同期してレイテンシ決定を始めるレイテンシ決定開始信
号の活性化に応答して内部開始信号を発するレイテンシ
決定指示入力部５と、レイテンシ決定開始信号に応答し
てクロック信号のエッジごとに所定のレイテンシ決定区
間信号を発するレイテンシ区間定義回路２０と、内部開
始信号を所定時間遅延させてレイテンシを調節するよう
に遅延信号を発する遅延部１０と、遅延信号の活性化時
点でレイテンシ決定開始信号及びレイテンシ決定区間信
号に応答してレイテンシ数を決定するレイテンシ指示回
路３０を具備する。
能なレイテンシ決定回路及びレイテンシ決定方法を提供
する。 【解決手段】 レイテンシ決定回路は、クロック信号に
同期してレイテンシ決定を始めるレイテンシ決定開始信
号の活性化に応答して内部開始信号を発するレイテンシ
決定指示入力部５と、レイテンシ決定開始信号に応答し
てクロック信号のエッジごとに所定のレイテンシ決定区
間信号を発するレイテンシ区間定義回路２０と、内部開
始信号を所定時間遅延させてレイテンシを調節するよう
に遅延信号を発する遅延部１０と、遅延信号の活性化時
点でレイテンシ決定開始信号及びレイテンシ決定区間信
号に応答してレイテンシ数を決定するレイテンシ指示回
路３０を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は同期式半導体メモリ
装置に係り、特にクロック周波数によってレイテンシ調
節が可能なレイテンシ決定回路、レイテンシ決定方法、
可変レイテンシ回路及びメモリ装置に関する。
装置に係り、特にクロック周波数によってレイテンシ調
節が可能なレイテンシ決定回路、レイテンシ決定方法、
可変レイテンシ回路及びメモリ装置に関する。
【０００２】
【従来の技術】同期式半導体メモリ装置(Ｓｙｎｃｈｒ
ｏｎｏｕｓ ＤＲＡＭ：以下「ＳＤＲＡＭ」と称する)は
一般的に外部クロック信号に同期して受信される外部命
令、例えば、読出し命令から所定のクロックサイクル後
にその命令に該当するメモリセルのデータをクロック信
号に同期して出力する。このように外部命令に同期する
クロックから出力データに同期するクロックまで所要す
るクロック数をレイテンシ数(Ｌａｔｅｎｃｙ ｎｕｍｂ
ｅｒ)という。
ｏｎｏｕｓ ＤＲＡＭ：以下「ＳＤＲＡＭ」と称する)は
一般的に外部クロック信号に同期して受信される外部命
令、例えば、読出し命令から所定のクロックサイクル後
にその命令に該当するメモリセルのデータをクロック信
号に同期して出力する。このように外部命令に同期する
クロックから出力データに同期するクロックまで所要す
るクロック数をレイテンシ数(Ｌａｔｅｎｃｙ ｎｕｍｂ
ｅｒ)という。
【０００３】ＳＤＲＡＭを内蔵するシステム装置の高速
化によって、ＳＤＲＡＭは高速動作にぴったり合うよう
に高い周波数のクロック信号に対しても安定的に作動し
なければならない。このためにＳＤＲＡＭは出力データ
の遅延、ジッタ(ｊｉｔｔｅｒ)及びスキュー(ｓｋｅｗ)
などを最小化する方法で設計されることもある。しか
し、このような方法でＳＤＲＡＭの動作周波数を高める
にはある程度限界がある。この時にはレイテンシを延ば
す方法を使うのだが、高い動作周波数によってレイテン
シ数を増加するようになればＳＤＲＡＭの最大動作周波
数も高まる。
化によって、ＳＤＲＡＭは高速動作にぴったり合うよう
に高い周波数のクロック信号に対しても安定的に作動し
なければならない。このためにＳＤＲＡＭは出力データ
の遅延、ジッタ(ｊｉｔｔｅｒ)及びスキュー(ｓｋｅｗ)
などを最小化する方法で設計されることもある。しか
し、このような方法でＳＤＲＡＭの動作周波数を高める
にはある程度限界がある。この時にはレイテンシを延ば
す方法を使うのだが、高い動作周波数によってレイテン
シ数を増加するようになればＳＤＲＡＭの最大動作周波
数も高まる。
【０００４】ところで、高いレイテンシ数を持って最大
動作周波数で動作するＳＤＲＡＭを低い周波数のクロッ
ク信号で動作させれば、高いレイテンシ数に該当するク
ロックサイクル後にデータを出力するようになる。そう
してＳＤＲＡＭのアクセス時間が延びる。すなわち、低
周波のクロック信号に対しても同じレイテンシ数が維持
されるために低周波クロック信号に応答してすでに出力
バッファにラッチされたデータがレイテンシ数に該当す
るクロックサイクルを待って出力されるレイテンシ損失
をもたらすようになる。このような現象を図１を参照し
て説明する。
動作周波数で動作するＳＤＲＡＭを低い周波数のクロッ
ク信号で動作させれば、高いレイテンシ数に該当するク
ロックサイクル後にデータを出力するようになる。そう
してＳＤＲＡＭのアクセス時間が延びる。すなわち、低
周波のクロック信号に対しても同じレイテンシ数が維持
されるために低周波クロック信号に応答してすでに出力
バッファにラッチされたデータがレイテンシ数に該当す
るクロックサイクルを待って出力されるレイテンシ損失
をもたらすようになる。このような現象を図１を参照し
て説明する。
【０００５】図１は従来の高いレイテンシを有するＳＤ
ＲＡＭの一部分であって、データ出力回路部分を概略的
に示す図面である。メモリセルデータは、動作において
内部回路ブロック２を経る間に物理的及び論理的な動作
として生じる意図された遅延時間ＤｅＬ１をもって、デ
ータラインＤＩＯに伝えられる。通例的に、この遅延時
間ＤｅＬ１は出力バッファ入力端までの遅延時間であ
る。この後、データラインＤＩＯ上のデータはラッチ部
ＬＡＴ１に伝えられて出力バッファ３によってパッドＤ
Ｑに伝えられる。この時、この遅延時間ＤｅＬ１は高周
波のクロック信号に対し高いレイテンシを決定する一つ
の要素として作用するのだが、遅延時間ＤｅＬ１に合わ
せてラッチ部ＬＡＴ１のデータホールド信号ｈｏｌｄは
ロジック「ハイレベル」になってデータラインＤＩＯ上
のメモリセルデータを出力バッファ３に伝達する。これ
にともなう動作は図２のタイミング図に図示されてい
る。
ＲＡＭの一部分であって、データ出力回路部分を概略的
に示す図面である。メモリセルデータは、動作において
内部回路ブロック２を経る間に物理的及び論理的な動作
として生じる意図された遅延時間ＤｅＬ１をもって、デ
ータラインＤＩＯに伝えられる。通例的に、この遅延時
間ＤｅＬ１は出力バッファ入力端までの遅延時間であ
る。この後、データラインＤＩＯ上のデータはラッチ部
ＬＡＴ１に伝えられて出力バッファ３によってパッドＤ
Ｑに伝えられる。この時、この遅延時間ＤｅＬ１は高周
波のクロック信号に対し高いレイテンシを決定する一つ
の要素として作用するのだが、遅延時間ＤｅＬ１に合わ
せてラッチ部ＬＡＴ１のデータホールド信号ｈｏｌｄは
ロジック「ハイレベル」になってデータラインＤＩＯ上
のメモリセルデータを出力バッファ３に伝達する。これ
にともなう動作は図２のタイミング図に図示されてい
る。
【０００６】図２ではクロック信号ＣＬＫサイクルのほ
ぼ半周期に該当する区間を区分して各々第１、第２及び
第３区間として設定されている。第１ないし第３区間は
レイテンシ決定区間を意味して、図１の遅延時間ＤｅＬ
１が第１ないし第３区間中のどの区間に入るかによって
レイテンシが決定される。第１区間はレイテンシ１を、
第２区間はレイテンシ１．５を、そして第３区間はレイ
テンシ２を意味する。ここではデータ読出し命令ＲＥＡ
Ｄに同期するクロック信号ＣＬＫから第３区間内に入る
遅延時間ＤｅＬ１を持ったメモリセルデータがデータラ
インＤＩＯに伝送されるのであるが、これはレイテンシ
２を意味する。そうしてデータ読出し命令ＲＥＡＤに同
期するクロック信号ＣＬＫから２クロックサイクル後に
ＤＱパッドにメモリセルデータの有効なデータが出力さ
れる。
ぼ半周期に該当する区間を区分して各々第１、第２及び
第３区間として設定されている。第１ないし第３区間は
レイテンシ決定区間を意味して、図１の遅延時間ＤｅＬ
１が第１ないし第３区間中のどの区間に入るかによって
レイテンシが決定される。第１区間はレイテンシ１を、
第２区間はレイテンシ１．５を、そして第３区間はレイ
テンシ２を意味する。ここではデータ読出し命令ＲＥＡ
Ｄに同期するクロック信号ＣＬＫから第３区間内に入る
遅延時間ＤｅＬ１を持ったメモリセルデータがデータラ
インＤＩＯに伝送されるのであるが、これはレイテンシ
２を意味する。そうしてデータ読出し命令ＲＥＡＤに同
期するクロック信号ＣＬＫから２クロックサイクル後に
ＤＱパッドにメモリセルデータの有効なデータが出力さ
れる。
【０００７】
【発明が解決しようとする課題】ところで、このように
高周波クロック信号ＣＬＫでレイテンシ２として決定さ
れるＳＤＲＡＭ１を低周波クロック信号ＣＬＫ＿１で動
作させれば、内部回路ブロック２を通過したメモリセル
データはデータ読出し命令ＲＥＡＤに同期するクロック
信号ＣＬＫ＿１から遅延時間ＤｅＬ１後にデータライン
上にあらかじめ来ている状態でラッチ部ＬＡＴ１によっ
てデータホールド信号ｈｏｌｄのロジック「ローレベ
ル」によってレイテンシ２を満足する時間ＴL OSSまで待
ってＤＱパッドに伝えられる。このように待ち時間ＴL
OSSによってＳＤＲＡＭの動作性能が落ちるようにな
る。言い換えれば、高周波で決められてしまったレイテ
ンシによって低周波ではそのレイテンシを守るためにデ
ータ待機時間ＴL OSSなどのレイテンシ損失をもたらすよ
うになる。
高周波クロック信号ＣＬＫでレイテンシ２として決定さ
れるＳＤＲＡＭ１を低周波クロック信号ＣＬＫ＿１で動
作させれば、内部回路ブロック２を通過したメモリセル
データはデータ読出し命令ＲＥＡＤに同期するクロック
信号ＣＬＫ＿１から遅延時間ＤｅＬ１後にデータライン
上にあらかじめ来ている状態でラッチ部ＬＡＴ１によっ
てデータホールド信号ｈｏｌｄのロジック「ローレベ
ル」によってレイテンシ２を満足する時間ＴL OSSまで待
ってＤＱパッドに伝えられる。このように待ち時間ＴL
OSSによってＳＤＲＡＭの動作性能が落ちるようにな
る。言い換えれば、高周波で決められてしまったレイテ
ンシによって低周波ではそのレイテンシを守るためにデ
ータ待機時間ＴL OSSなどのレイテンシ損失をもたらすよ
うになる。
【０００８】そして、図２でのようにレイテンシ決定区
間、すなわち、第１ないし第３区間を定めるにあたって
クロック信号ＣＬＫサイクルのほぼ半周期に該当する区
間として設定するのが回路具現上で困難で、さらにこの
遅延時間ＤｅＬ１を感知してレイテンシを決定しやすく
ない。
間、すなわち、第１ないし第３区間を定めるにあたって
クロック信号ＣＬＫサイクルのほぼ半周期に該当する区
間として設定するのが回路具現上で困難で、さらにこの
遅延時間ＤｅＬ１を感知してレイテンシを決定しやすく
ない。
【０００９】従って、レイテンシ損失を防止するため
に、ＳＤＲＡＭはクロック周波数によってレイテンシを
最適化できる回路が要求される。さらにレイテンシ決定
区間を定めるにあってもよりやさしく安定した方法が要
求される。
に、ＳＤＲＡＭはクロック周波数によってレイテンシを
最適化できる回路が要求される。さらにレイテンシ決定
区間を定めるにあってもよりやさしく安定した方法が要
求される。
【００１０】本発明の目的は、レイテンシ決定区間が定
めやすくてクロック周波数によって最適のレイテンシを
決定するレイテンシ決定回路、可変レイテンシ回路及び
メモリ装置を提供することにある。本発明のもう一つの
目的は、容易にレイテンシ決定区間を決定してクロック
周波数によって最適のレイテンシを決定する方法を提供
することにある。
めやすくてクロック周波数によって最適のレイテンシを
決定するレイテンシ決定回路、可変レイテンシ回路及び
メモリ装置を提供することにある。本発明のもう一つの
目的は、容易にレイテンシ決定区間を決定してクロック
周波数によって最適のレイテンシを決定する方法を提供
することにある。
【００１１】
【課題を解決するための手段】本発明は、一定数のクロ
ックサイクル後にメモリセルデータを出力するようにレ
イテンシを決定するレイテンシ決定回路を持つ同期式半
導体メモリ装置において、前記レイテンシ決定回路は、
前記クロック信号に同期してレイテンシ決定を始めるレ
イテンシ決定開始信号の活性化に応答して内部開始信号
を発するレイテンシ決定指示入力部と、前記レイテンシ
決定開始信号に応答して前記クロック信号のエッジごと
に所定のレイテンシ決定区間信号を発するレイテンシ区
間定義回路と、前記内部開始信号を所定時間遅延させ、
前記レイテンシを調節するように遅延信号を発する遅延
部と、前記遅延信号の活性化時点で前記レイテンシ決定
区間信号に応答して前記レイテンシ数を決定するレイテ
ンシ指示回路とを具備する。望ましくは、前記レイテン
シ選択信号は前記同期式半導体メモリ装置内の出力バッ
ファのイネーブル信号に連結して前記レイテンシを決定
する。
ックサイクル後にメモリセルデータを出力するようにレ
イテンシを決定するレイテンシ決定回路を持つ同期式半
導体メモリ装置において、前記レイテンシ決定回路は、
前記クロック信号に同期してレイテンシ決定を始めるレ
イテンシ決定開始信号の活性化に応答して内部開始信号
を発するレイテンシ決定指示入力部と、前記レイテンシ
決定開始信号に応答して前記クロック信号のエッジごと
に所定のレイテンシ決定区間信号を発するレイテンシ区
間定義回路と、前記内部開始信号を所定時間遅延させ、
前記レイテンシを調節するように遅延信号を発する遅延
部と、前記遅延信号の活性化時点で前記レイテンシ決定
区間信号に応答して前記レイテンシ数を決定するレイテ
ンシ指示回路とを具備する。望ましくは、前記レイテン
シ選択信号は前記同期式半導体メモリ装置内の出力バッ
ファのイネーブル信号に連結して前記レイテンシを決定
する。
【００１２】本発明は、命令に同期するクロック信号か
ら一定数のクロックサイクル後にメモリセルデータを出
力する同期式半導体メモリ装置のレイテンシ決定方法に
おいて、前記クロック信号に同期して、かつレイテンシ
決定を指示する開始信号に応答して内部開始信号を発す
る段階と、前記レイテンシ決定開始信号に応答して前記
クロック信号のエッジごとに所定のレイテンシ決定区間
信号を提供する段階と、前記内部開始信号を所定時間遅
延させ、前記レイテンシを調節するように遅延信号を発
する段階と、前記遅延信号の活性化時点で前記レイテン
シ決定区間信号に応答して前記レイテンシ数を決定する
レイテンシ選択信号を発する段階とを具備する。望まし
くは、前記レイテンシ選択信号が前記同期式半導体メモ
リ装置内の出力バッファのイネーブル信号として提供さ
れる段階をさらに具備する。
ら一定数のクロックサイクル後にメモリセルデータを出
力する同期式半導体メモリ装置のレイテンシ決定方法に
おいて、前記クロック信号に同期して、かつレイテンシ
決定を指示する開始信号に応答して内部開始信号を発す
る段階と、前記レイテンシ決定開始信号に応答して前記
クロック信号のエッジごとに所定のレイテンシ決定区間
信号を提供する段階と、前記内部開始信号を所定時間遅
延させ、前記レイテンシを調節するように遅延信号を発
する段階と、前記遅延信号の活性化時点で前記レイテン
シ決定区間信号に応答して前記レイテンシ数を決定する
レイテンシ選択信号を発する段階とを具備する。望まし
くは、前記レイテンシ選択信号が前記同期式半導体メモ
リ装置内の出力バッファのイネーブル信号として提供さ
れる段階をさらに具備する。
【００１３】本発明によれば、レイテンシ決定を指示す
る開始信号から遅延時間を調節してクロック周波数によ
ってレイテンシを調節できて、クロック信号のエッジト
リガ(ｅｄｇｅ ｔｒｉｇｇｅｒ)時をレイテンシ設定の
基準とみなしてレイテンシ区間設定が容易である。
る開始信号から遅延時間を調節してクロック周波数によ
ってレイテンシを調節できて、クロック信号のエッジト
リガ(ｅｄｇｅ ｔｒｉｇｇｅｒ)時をレイテンシ設定の
基準とみなしてレイテンシ区間設定が容易である。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施の形態を説明する。ただし、実施の
形態は一具体例に過ぎず、本技術分野の通常の知識を持
った者ならばこれから多様な変形及び均等な他の実施の
形態が可能であるということが分かる。従って、本発明
の真の技術的保護範囲は特許請求の範囲の技術的思想に
より決定されなければならない。また、各図面上の同一
参照符号は同一部分であることを示す。
発明の望ましい実施の形態を説明する。ただし、実施の
形態は一具体例に過ぎず、本技術分野の通常の知識を持
った者ならばこれから多様な変形及び均等な他の実施の
形態が可能であるということが分かる。従って、本発明
の真の技術的保護範囲は特許請求の範囲の技術的思想に
より決定されなければならない。また、各図面上の同一
参照符号は同一部分であることを示す。
【００１５】本発明の実施の形態は、本発明をＤＤＲ
(Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ)ＳＤＲＡＭに適用し
た例が記述され、受信される命令に同期するクロック信
号から所定のクロックサイクル後にクロック信号の立上
がりエッジ及び立下がりエッジでメモリセルデータを入
出力する例が記述される。しかし、本発明は、ＤＤＲＳ
ＤＲＡＭ以外の他の同期式半導体メモリ装置、例えば、
ＳＤＲ(ＳｉｎｇｌｅＤａｔａ Ｒａｔｅ) ＳＤＲＡＭに
も適用できることは当然のことである。
(Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ)ＳＤＲＡＭに適用し
た例が記述され、受信される命令に同期するクロック信
号から所定のクロックサイクル後にクロック信号の立上
がりエッジ及び立下がりエッジでメモリセルデータを入
出力する例が記述される。しかし、本発明は、ＤＤＲＳ
ＤＲＡＭ以外の他の同期式半導体メモリ装置、例えば、
ＳＤＲ(ＳｉｎｇｌｅＤａｔａ Ｒａｔｅ) ＳＤＲＡＭに
も適用できることは当然のことである。
【００１６】図３は本発明の一実施形態によるクロック
周波数によって最適のレイテンシ(Ｌａｔｅｎｃｙ)を決
定するレイテンシ決定回路４を示す図面である。図３で
はレイテンシ決定指示入力部５、遅延部１０、レイテン
シ区間定義回路２０及びレイテンシ指示回路３０を含
む。レイテンシ決定指示入力部５は同期回路であり、こ
の同期回路と遅延部１０とによりテスト信号発生回路が
構成される。
周波数によって最適のレイテンシ(Ｌａｔｅｎｃｙ)を決
定するレイテンシ決定回路４を示す図面である。図３で
はレイテンシ決定指示入力部５、遅延部１０、レイテン
シ区間定義回路２０及びレイテンシ指示回路３０を含
む。レイテンシ決定指示入力部５は同期回路であり、こ
の同期回路と遅延部１０とによりテスト信号発生回路が
構成される。
【００１７】レイテンシ決定指示入力部５はレイテンシ
決定を指示するレイテンシ決定開始信号（制御信号）Ｓ
ＴＲＴを受信してクロック信号ＣＬＫに同期する内部開
始信号（制御信号）ｉＳＴＲＴを発する。レイテンシ決
定開始信号ＳＴＲＴはクロック信号ＣＬＫの周波数を感
知してレイテンシを調節するために提供される信号であ
って、外部から直接提供されたり、ＳＤＲＡＭ内のシス
テム応用情報を保存するモードレジスタ(ｍｏｄｅ ｒｅ
ｇｉｓｔｅｒ）の論理組み合わせによって提供される。
レイテンシ決定開始信号ＳＴＲＴはＤフリップフロップ
６のデータ入力端子に供給され、クロック信号ＣＬＫに
応答してこのレイテンシ決定開始信号ＳＴＲＴのロジッ
クレベルが内部開始信号ｉＳＴＲＴとして提供される。
レイテンシ決定開始信号ＳＴＲＴと連結されるインバー
タ７の出力がトランジスタ８のゲートに、内部開始信号
ｉＳＴＲＴがトランジスタ８のドレインに、そして接地
電圧がトランジスタ８のソースに各々連結される。
決定を指示するレイテンシ決定開始信号（制御信号）Ｓ
ＴＲＴを受信してクロック信号ＣＬＫに同期する内部開
始信号（制御信号）ｉＳＴＲＴを発する。レイテンシ決
定開始信号ＳＴＲＴはクロック信号ＣＬＫの周波数を感
知してレイテンシを調節するために提供される信号であ
って、外部から直接提供されたり、ＳＤＲＡＭ内のシス
テム応用情報を保存するモードレジスタ(ｍｏｄｅ ｒｅ
ｇｉｓｔｅｒ）の論理組み合わせによって提供される。
レイテンシ決定開始信号ＳＴＲＴはＤフリップフロップ
６のデータ入力端子に供給され、クロック信号ＣＬＫに
応答してこのレイテンシ決定開始信号ＳＴＲＴのロジッ
クレベルが内部開始信号ｉＳＴＲＴとして提供される。
レイテンシ決定開始信号ＳＴＲＴと連結されるインバー
タ７の出力がトランジスタ８のゲートに、内部開始信号
ｉＳＴＲＴがトランジスタ８のドレインに、そして接地
電圧がトランジスタ８のソースに各々連結される。
【００１８】レイテンシ決定指示入力部５の動作を説明
すれば、「ハイレベル」に活性化されるレイテンシ決定
開始信号ＳＴＲＴは、「ハイレベル」のクロック信号Ｃ
ＬＫに応答するＤフリップフロップ６によって「ハイレ
ベル」の内部開始信号ｉＳＴＲＴを提供する。「ローレ
ベル」に非活性化されるレイテンシ決定開始信号ＳＴＲ
Ｔは「ハイレベル」のクロック信号ＣＬＫに応答するＤ
フリップフロップ６によって「ローレベル」の内部開始
信号ｉＳＴＲＴを提供することもあるが、むしろクロッ
ク信号ＣＬＫに関係なくトランジスタ８を「ターンオ
ン」させ、内部開始信号ｉＳＴＲＴを強制的に「ローレ
ベル」とする。
すれば、「ハイレベル」に活性化されるレイテンシ決定
開始信号ＳＴＲＴは、「ハイレベル」のクロック信号Ｃ
ＬＫに応答するＤフリップフロップ６によって「ハイレ
ベル」の内部開始信号ｉＳＴＲＴを提供する。「ローレ
ベル」に非活性化されるレイテンシ決定開始信号ＳＴＲ
Ｔは「ハイレベル」のクロック信号ＣＬＫに応答するＤ
フリップフロップ６によって「ローレベル」の内部開始
信号ｉＳＴＲＴを提供することもあるが、むしろクロッ
ク信号ＣＬＫに関係なくトランジスタ８を「ターンオ
ン」させ、内部開始信号ｉＳＴＲＴを強制的に「ローレ
ベル」とする。
【００１９】遅延部１０は内部開始信号ｉＳＴＲＴを受
信して第１及び第２遅延ポート１１、１２を通じて所定
時間遅延させる。遅延部１０内の遅延時間は後述するレ
イテンシ指示回路３０でレイテンシ決定区間を選択する
信号として作用する。第１遅延ポート１１を通過しなが
ら遅延される第１遅延信号ＤｅＬ１は、前に図１及び図
２で説明したところの遅延時間ＤｅＬ１とほとんど同じ
遅延時間ｄ０を持つ。第２遅延ポート１２を通過しなが
ら生じる第２遅延信号ＤｅＬ２は、以後に説明される出
力バッファ(図８の９０)自体の遅延時間ｄ１、出力バッ
ファ(図８の９０)のセットアップ時間ｄ２、レイテンシ
区間定義回路２０でのデータセットアップ時間ｄ３など
を考慮して設定される遅延時間を持つ。そうして第２遅
延信号（テスト信号）ＤｅＬ２は全体遅延時間(ｄ０＋
ｄ１＋ｄ２＋ｄ３)後にレイテンシ区間定義回路２０か
ら提供される区間中の何れか一つの区間で活性化され
る。
信して第１及び第２遅延ポート１１、１２を通じて所定
時間遅延させる。遅延部１０内の遅延時間は後述するレ
イテンシ指示回路３０でレイテンシ決定区間を選択する
信号として作用する。第１遅延ポート１１を通過しなが
ら遅延される第１遅延信号ＤｅＬ１は、前に図１及び図
２で説明したところの遅延時間ＤｅＬ１とほとんど同じ
遅延時間ｄ０を持つ。第２遅延ポート１２を通過しなが
ら生じる第２遅延信号ＤｅＬ２は、以後に説明される出
力バッファ(図８の９０)自体の遅延時間ｄ１、出力バッ
ファ(図８の９０)のセットアップ時間ｄ２、レイテンシ
区間定義回路２０でのデータセットアップ時間ｄ３など
を考慮して設定される遅延時間を持つ。そうして第２遅
延信号（テスト信号）ＤｅＬ２は全体遅延時間(ｄ０＋
ｄ１＋ｄ２＋ｄ３)後にレイテンシ区間定義回路２０か
ら提供される区間中の何れか一つの区間で活性化され
る。
【００２０】レイテンシ区間定義回路２０はレイテンシ
決定開始信号ＳＴＲＴ及びクロック信号ＣＬＫを受信し
てレイテンシ決定区間信号Ｌ１、Ｌ２、Ｌ３、Ｌ４を発
するが、図４に具体的に図示されている。本実施例では
４つのレイテンシ決定区間信号Ｌ１、Ｌ２、Ｌ３、Ｌ４
が発生される例について記述しているが、多樣なレイテ
ンシを提供するために意図する数だけのレイテンシ決定
区間信号が具現できることは当然のことである。
決定開始信号ＳＴＲＴ及びクロック信号ＣＬＫを受信し
てレイテンシ決定区間信号Ｌ１、Ｌ２、Ｌ３、Ｌ４を発
するが、図４に具体的に図示されている。本実施例では
４つのレイテンシ決定区間信号Ｌ１、Ｌ２、Ｌ３、Ｌ４
が発生される例について記述しているが、多樣なレイテ
ンシを提供するために意図する数だけのレイテンシ決定
区間信号が具現できることは当然のことである。
【００２１】図４で、レイテンシ区間定義回路２０は、
クロック信号ＣＬＫに同期する多数のダブルエッジトリ
ガフリップフロップ(Ｄｏｕｂｌｅ Ｅｄｇｅ Ｔｒｉｇ
ｇｅｒｅｄ ｆｌｉｐｆｌｏｐ:以下「ＤＥＴ」という)
２１、２２、…、２５が直列連結されるのだが、クロッ
ク信号ＣＬＫが同時に入力されて第１ＤＥＴ２１の出力
信号Ｑが第２ＤＥＴ２２の入力データＤに連結する方式
で残りのＤＥＴも順次に連結して各ＤＥＴの出力信号が
レイテンシ決定区間信号Ｌ１、Ｌ２、Ｌ３、Ｌ４を構成
する。ここでは記載の単純化のために４つのレイテンシ
決定区間信号Ｌ１、Ｌ２、Ｌ３、Ｌ４だけを図示した。
このＤＥＴ回路は図５に図示されている。
クロック信号ＣＬＫに同期する多数のダブルエッジトリ
ガフリップフロップ(Ｄｏｕｂｌｅ Ｅｄｇｅ Ｔｒｉｇ
ｇｅｒｅｄ ｆｌｉｐｆｌｏｐ:以下「ＤＥＴ」という)
２１、２２、…、２５が直列連結されるのだが、クロッ
ク信号ＣＬＫが同時に入力されて第１ＤＥＴ２１の出力
信号Ｑが第２ＤＥＴ２２の入力データＤに連結する方式
で残りのＤＥＴも順次に連結して各ＤＥＴの出力信号が
レイテンシ決定区間信号Ｌ１、Ｌ２、Ｌ３、Ｌ４を構成
する。ここでは記載の単純化のために４つのレイテンシ
決定区間信号Ｌ１、Ｌ２、Ｌ３、Ｌ４だけを図示した。
このＤＥＴ回路は図５に図示されている。
【００２２】図５のＤＥＴ回路は論文(ＩＥＥＥ ＪＯＵ
ＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ、ＶＯＬ．２６、ＮＯ．８、ＡＵＧＵＳＴ １９９
１)に開示されている。ＤＥＴ回路２１は入力データＤ
及びクロック信号ＣＬＫがポジティブエッジトリガ(Ｐ
ｏｓｉｔｉｖｅ Ｅｄｇｅ Ｔｒｉｇｇｅｒ：以下「ＰＥ
Ｔ」という)部分及びネガティブエッジトリガ(Ｎｅｇａ
ｔｉｖｅ Ｅｄｇｅ Ｔｒｉｇｇｅｒ：以下「ＮＥＴ」と
いう)部分に提供されてクロック信号ＣＬＫのポジティ
ブまたはネガティブエッジでの入力データＤのロジック
レベルをラッチして出力信号Ｑとして発する。
ＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ、ＶＯＬ．２６、ＮＯ．８、ＡＵＧＵＳＴ １９９
１)に開示されている。ＤＥＴ回路２１は入力データＤ
及びクロック信号ＣＬＫがポジティブエッジトリガ(Ｐ
ｏｓｉｔｉｖｅ Ｅｄｇｅ Ｔｒｉｇｇｅｒ：以下「ＰＥ
Ｔ」という)部分及びネガティブエッジトリガ(Ｎｅｇａ
ｔｉｖｅ Ｅｄｇｅ Ｔｒｉｇｇｅｒ：以下「ＮＥＴ」と
いう)部分に提供されてクロック信号ＣＬＫのポジティ
ブまたはネガティブエッジでの入力データＤのロジック
レベルをラッチして出力信号Ｑとして発する。
【００２３】ＰＥＴ部分は入力データＤのロジックレベ
ルをクロック信号ＣＬＫの立上がり区間でラッチして、
そのロジックレベルを出力信号Ｑとして発する。例え
ば、入力データＤのロジックレベルが「ハイレベル」の
場合、ノードＡはトランジスタ４３が「ターンオン」さ
れて「ローレベル」になる。ローレベルのノードＡによ
ってトランジスタ４５が「ターンオフ」されて、ノード
Ｍはクロック信号ＣＬＫによりその電圧レベルが決定さ
れるが、「ローレベル」のクロック信号ＣＬＫに応答し
てトランジスタ４４が「ターンオン」されて、ノードＭ
は「ハイレベル」になる。「ハイレベル」のクロック信
号ＣＬＫに応答してトランジスタ４４が「ターンオフ」
されるが、ノードＭは以前の「ハイレベル」を評価する
ようになる。この後、ノードＭの「ハイレベル」によっ
てトランジスタ４９が「ターンオン」されて「ハイレベ
ル」のクロック信号ＣＬＫによって出力信号Ｑ´は「ロ
ーレベル」に、そして出力信号Ｑは「ハイレベル」にな
る。従って、ＰＥＴ部分は「ハイレベル」の入力データ
Ｄを「ハイレベル」のクロック信号ＣＬＫ、すなわち、
クロック信号ＣＬＫのポジティブエッジに応答してその
出力信号Ｑを「ハイレベル」として出力する。
ルをクロック信号ＣＬＫの立上がり区間でラッチして、
そのロジックレベルを出力信号Ｑとして発する。例え
ば、入力データＤのロジックレベルが「ハイレベル」の
場合、ノードＡはトランジスタ４３が「ターンオン」さ
れて「ローレベル」になる。ローレベルのノードＡによ
ってトランジスタ４５が「ターンオフ」されて、ノード
Ｍはクロック信号ＣＬＫによりその電圧レベルが決定さ
れるが、「ローレベル」のクロック信号ＣＬＫに応答し
てトランジスタ４４が「ターンオン」されて、ノードＭ
は「ハイレベル」になる。「ハイレベル」のクロック信
号ＣＬＫに応答してトランジスタ４４が「ターンオフ」
されるが、ノードＭは以前の「ハイレベル」を評価する
ようになる。この後、ノードＭの「ハイレベル」によっ
てトランジスタ４９が「ターンオン」されて「ハイレベ
ル」のクロック信号ＣＬＫによって出力信号Ｑ´は「ロ
ーレベル」に、そして出力信号Ｑは「ハイレベル」にな
る。従って、ＰＥＴ部分は「ハイレベル」の入力データ
Ｄを「ハイレベル」のクロック信号ＣＬＫ、すなわち、
クロック信号ＣＬＫのポジティブエッジに応答してその
出力信号Ｑを「ハイレベル」として出力する。
【００２４】反対の場合、ＰＥＴ部分は入力データＤの
ロジックレベルが「ローレベル」の場合に、トランジス
タ４１は「ターンオン」されてトランジスタ４３は「タ
ーンオフ」される。「ローレベル」のクロック信号ＣＬ
Ｋに応答してトランジスタ４２が「ターンオン」され
て、ノードＡは「ハイレベル」になる。「ハイレベル」
のクロック信号ＣＬＫによってトランジスタ４２が「タ
ーンオフ」されるが、ノードＡは以前の「ハイレベル」
を評価するようになる。この後、「ハイレベル」のノー
ドＡによってトランジスタ４５が「ターンオン」されて
「ハイレベル」のクロック信号ＣＬＫによりトランジス
タ４６が「ターンオン」されてノードＭは「ローレベ
ル」になる。「ローレベル」のノードＭによってトラン
ジスタ４７が「ターンオン」されて、出力信号Ｑ´は
「ハイレベル」になって出力信号Ｑは「ローレベル」に
なる。従って、ＰＥＴ部分は「ローレベル」の入力デー
タＤを「ハイレベル」のクロック信号ＣＬＫ、すなわ
ち、クロック信号ＣＬＫのポジティブエッジに応答して
その出力信号Ｑを「ローレベル」として出力する。
ロジックレベルが「ローレベル」の場合に、トランジス
タ４１は「ターンオン」されてトランジスタ４３は「タ
ーンオフ」される。「ローレベル」のクロック信号ＣＬ
Ｋに応答してトランジスタ４２が「ターンオン」され
て、ノードＡは「ハイレベル」になる。「ハイレベル」
のクロック信号ＣＬＫによってトランジスタ４２が「タ
ーンオフ」されるが、ノードＡは以前の「ハイレベル」
を評価するようになる。この後、「ハイレベル」のノー
ドＡによってトランジスタ４５が「ターンオン」されて
「ハイレベル」のクロック信号ＣＬＫによりトランジス
タ４６が「ターンオン」されてノードＭは「ローレベ
ル」になる。「ローレベル」のノードＭによってトラン
ジスタ４７が「ターンオン」されて、出力信号Ｑ´は
「ハイレベル」になって出力信号Ｑは「ローレベル」に
なる。従って、ＰＥＴ部分は「ローレベル」の入力デー
タＤを「ハイレベル」のクロック信号ＣＬＫ、すなわ
ち、クロック信号ＣＬＫのポジティブエッジに応答して
その出力信号Ｑを「ローレベル」として出力する。
【００２５】ＮＥＴ部分は入力データＤのロジックレベ
ルをクロック信号ＣＬＫのネガティブエッジでラッチし
て、そのロジックレベルを出力信号Ｑとして発する。NE
Ｔ部分は前に説明したＰＥＴ部分と動作上ほとんど似て
いるので、説明の重複を避けるために具体的な動作説明
は省略する。
ルをクロック信号ＣＬＫのネガティブエッジでラッチし
て、そのロジックレベルを出力信号Ｑとして発する。NE
Ｔ部分は前に説明したＰＥＴ部分と動作上ほとんど似て
いるので、説明の重複を避けるために具体的な動作説明
は省略する。
【００２６】従って、ＰＥＴ及びNEＴ部分を含むＤＥＴ
回路はクロック信号ＣＬＫのポジティブまたはネガティ
ブエッジでの入力データＤのロジックレベルをラッチし
て、そのロジックレベルを出力信号Ｑとして発するよう
になる。
回路はクロック信号ＣＬＫのポジティブまたはネガティ
ブエッジでの入力データＤのロジックレベルをラッチし
て、そのロジックレベルを出力信号Ｑとして発するよう
になる。
【００２７】以上で説明したＤＥＴ回路の動作に基づ
き、図３のレイテンシ区間定義回路２０の動作を図６を
参照して説明する。図６を参照すれば、レイテンシ区間
定義回路(図３の２０)に入力される開始信号ＳＴＲＴ
は、連続するクロック信号ＣＬＫのエッジでそのロジッ
クレベルがラッチされるが、クロック信号ＣＬＫのポジ
ティブエッジに応答して「ハイレベル」の開始信号ＳＴ
ＲＴがラッチされて、「ハイレベル」の第１ＤＥＴ出力
Ｌ０を発する()。この後、「ハイレベル」の第１ＤＥ
Ｔ出力Ｌ０はクロック信号ＣＬＫのネガティブエッジに
応答して「ハイレベル」の第２ＤＥＴ出力Ｌ１として
()、「ハイレベル」の第２ＤＥＴ出力Ｌ１はクロック
信号ＣＬＫのポジティブエッジに応答して「ハイレベ
ル」の第３ＤＥＴ出力Ｌ２として()、「ハイレベル」
の第３ＤＥＴ出力Ｌ２はクロック信号ＣＬＫのネガティ
ブエッジに応答して「ハイレベル」の第４ＤＥＴ出力Ｌ
３として()、そして「ハイレベル」の第４ＤＥＴ出力
Ｌ３はクロック信号ＣＬＫのポジティブエッジに応答し
て「ハイレベル」の第５ＤＥＴ出力Ｌ４として提供され
る()。第２ないし第５ＤＥＴ出力Ｌ１、Ｌ２、Ｌ３、
Ｌ４は後述するレイテンシ指示回路３０に提供され、レ
イテンシ決定のための区間信号として作用する。すなわ
ち、第２ＤＥＴ出力Ｌ１と第３ＤＥＴ出力Ｌ２の間の区
間は第４区間としてレイテンシ１を決定し、第３ＤＥＴ
出力Ｌ２と第４ＤＥＴ出力Ｌ３の間の区間は第５区間と
してレイテンシ１．５を決定し、そして第４ＤＥＴ出力
Ｌ３と第５ＤＥＴ出力Ｌ４の間の区間は第６区間として
レイテンシ２を決定する。
き、図３のレイテンシ区間定義回路２０の動作を図６を
参照して説明する。図６を参照すれば、レイテンシ区間
定義回路(図３の２０)に入力される開始信号ＳＴＲＴ
は、連続するクロック信号ＣＬＫのエッジでそのロジッ
クレベルがラッチされるが、クロック信号ＣＬＫのポジ
ティブエッジに応答して「ハイレベル」の開始信号ＳＴ
ＲＴがラッチされて、「ハイレベル」の第１ＤＥＴ出力
Ｌ０を発する()。この後、「ハイレベル」の第１ＤＥ
Ｔ出力Ｌ０はクロック信号ＣＬＫのネガティブエッジに
応答して「ハイレベル」の第２ＤＥＴ出力Ｌ１として
()、「ハイレベル」の第２ＤＥＴ出力Ｌ１はクロック
信号ＣＬＫのポジティブエッジに応答して「ハイレベ
ル」の第３ＤＥＴ出力Ｌ２として()、「ハイレベル」
の第３ＤＥＴ出力Ｌ２はクロック信号ＣＬＫのネガティ
ブエッジに応答して「ハイレベル」の第４ＤＥＴ出力Ｌ
３として()、そして「ハイレベル」の第４ＤＥＴ出力
Ｌ３はクロック信号ＣＬＫのポジティブエッジに応答し
て「ハイレベル」の第５ＤＥＴ出力Ｌ４として提供され
る()。第２ないし第５ＤＥＴ出力Ｌ１、Ｌ２、Ｌ３、
Ｌ４は後述するレイテンシ指示回路３０に提供され、レ
イテンシ決定のための区間信号として作用する。すなわ
ち、第２ＤＥＴ出力Ｌ１と第３ＤＥＴ出力Ｌ２の間の区
間は第４区間としてレイテンシ１を決定し、第３ＤＥＴ
出力Ｌ２と第４ＤＥＴ出力Ｌ３の間の区間は第５区間と
してレイテンシ１．５を決定し、そして第４ＤＥＴ出力
Ｌ３と第５ＤＥＴ出力Ｌ４の間の区間は第６区間として
レイテンシ２を決定する。
【００２８】そうして従来のレイテンシ決定区間、図１
の第１ないし第３区間がクロック信号ＣＬＫのほとんど
半周期に該当する区間として設定されたことに比べて、
本実施形態のレイテンシ決定区間、第４ないし第６区間
はクロック信号ＣＬＫのエッジに応答して発するために
区間を決定しやすい。
の第１ないし第３区間がクロック信号ＣＬＫのほとんど
半周期に該当する区間として設定されたことに比べて、
本実施形態のレイテンシ決定区間、第４ないし第６区間
はクロック信号ＣＬＫのエッジに応答して発するために
区間を決定しやすい。
【００２９】そして、図６に図３の内部開始信号ｉＳＴ
ＲＴ、第１遅延信号ＤｅＬ１及び第２遅延信号ＤｅＬ２
を共に示せば、内部開始信号ｉＳＴＲＴはクロック信号
ＣＬＫのポジティブエッジに応答する図１のレイテンシ
決定指示入力部５を通じて「ハイレベル」になる()。
クロック信号ＣＬＫと関連して各遅延時間、すなわち出
力バッファ(図８の９０)自体の遅延時間ｄ１、出力バッ
ファ(図８の９０)のセットアップ時間ｄ２及びレイテン
シ区間定義回路２０で用いられるラッチの遅延時間ｄ３
が表示されている。そこで、従来の第３区間に入ってく
る遅延時間ＤｅＬ１と同一だった第１遅延ポート１１の
遅延時間ｄ０が、第２遅延ポート１２の遅延時間（ｄ１
＋ｄ２＋ｄ３）だけ遅延される()。そうして第２遅延
信号ＤｅＬ２は全体遅延時間（ｄ０＋ｄ１＋ｄ２＋ｄ
３)後に、レイテンシ区間定義回路２０から提供される
第６区間で活性化される()。この後、レイテンシ指示
回路(図７の３０)でレイテンシ２に該当するレイテンシ
選択信号ＣＬ２を選択する()。
ＲＴ、第１遅延信号ＤｅＬ１及び第２遅延信号ＤｅＬ２
を共に示せば、内部開始信号ｉＳＴＲＴはクロック信号
ＣＬＫのポジティブエッジに応答する図１のレイテンシ
決定指示入力部５を通じて「ハイレベル」になる()。
クロック信号ＣＬＫと関連して各遅延時間、すなわち出
力バッファ(図８の９０)自体の遅延時間ｄ１、出力バッ
ファ(図８の９０)のセットアップ時間ｄ２及びレイテン
シ区間定義回路２０で用いられるラッチの遅延時間ｄ３
が表示されている。そこで、従来の第３区間に入ってく
る遅延時間ＤｅＬ１と同一だった第１遅延ポート１１の
遅延時間ｄ０が、第２遅延ポート１２の遅延時間（ｄ１
＋ｄ２＋ｄ３）だけ遅延される()。そうして第２遅延
信号ＤｅＬ２は全体遅延時間（ｄ０＋ｄ１＋ｄ２＋ｄ
３)後に、レイテンシ区間定義回路２０から提供される
第６区間で活性化される()。この後、レイテンシ指示
回路(図７の３０)でレイテンシ２に該当するレイテンシ
選択信号ＣＬ２を選択する()。
【００３０】図７は図３のレイテンシ指示回路３０の中
の一部を具体的に示す図面である。これを参照すれば、
レイテンシ指示回路３０は前述したレイテンシ区間定義
回路２０から発する各ＤＥＴ出力Ｌ１、Ｌ２、Ｌ３、Ｌ
４が、第２遅延信号ＤｅＬ２に同期してレイテンシ選択
信号ＣＬ１、ＣＬ１．５、ＣＬ２、ＣＬ２．５を発す
る。
の一部を具体的に示す図面である。これを参照すれば、
レイテンシ指示回路３０は前述したレイテンシ区間定義
回路２０から発する各ＤＥＴ出力Ｌ１、Ｌ２、Ｌ３、Ｌ
４が、第２遅延信号ＤｅＬ２に同期してレイテンシ選択
信号ＣＬ１、ＣＬ１．５、ＣＬ２、ＣＬ２．５を発す
る。
【００３１】レイテンシ指示回路３０の構成を説明すれ
ば、ＤＥＴ出力Ｌ１、Ｌ２、Ｌ３、Ｌ４がＤフリップフ
ロップ３１、３２、３３、３４のデータ入力に各々連結
される。Ｄフリップフロップ３１、３２、３３、３４の
出力ノード６１、６２、６３、６４にトランジスタ３
５、３６、３７、３８のドレインが連結され、そのトラ
ンジスタ３５、３６、３７、３８のゲートにはレイテン
シ決定開始信号ＳＴＲＴの反転信号が、そしてソースに
は接地電圧が連結される。そして、Ｄフリップフロップ
３１、３２、３３、３４の出力ノード６１、６２、６
３、６４は、インバータ６５、６６、６７、６８を各々
通じて２入力ノアゲート６９、７０、７１、７２の一方
の入力に連結され、２入力ノアゲート６９、７０、７１
のもう一方の入力にはＤフリップフロップ３２、３３、
３４の出力ノード６２、６３、６４が各々連結される。
２入力ノアゲート７２のもう一方の入力には接地電圧が
連結される。２入力ノアゲート６９、７０、７１、７２
の出力が各々レイテンシ選択信号ＣＬ１、ＣＬ１．５、
ＣＬ２、ＣＬ２．５となる。
ば、ＤＥＴ出力Ｌ１、Ｌ２、Ｌ３、Ｌ４がＤフリップフ
ロップ３１、３２、３３、３４のデータ入力に各々連結
される。Ｄフリップフロップ３１、３２、３３、３４の
出力ノード６１、６２、６３、６４にトランジスタ３
５、３６、３７、３８のドレインが連結され、そのトラ
ンジスタ３５、３６、３７、３８のゲートにはレイテン
シ決定開始信号ＳＴＲＴの反転信号が、そしてソースに
は接地電圧が連結される。そして、Ｄフリップフロップ
３１、３２、３３、３４の出力ノード６１、６２、６
３、６４は、インバータ６５、６６、６７、６８を各々
通じて２入力ノアゲート６９、７０、７１、７２の一方
の入力に連結され、２入力ノアゲート６９、７０、７１
のもう一方の入力にはＤフリップフロップ３２、３３、
３４の出力ノード６２、６３、６４が各々連結される。
２入力ノアゲート７２のもう一方の入力には接地電圧が
連結される。２入力ノアゲート６９、７０、７１、７２
の出力が各々レイテンシ選択信号ＣＬ１、ＣＬ１．５、
ＣＬ２、ＣＬ２．５となる。
【００３２】このレイテンシ指示回路３０の動作を前述
した図６の動作タイミング図に付加して説明することと
する。まず、レイテンシ決定開始信号ＳＴＲＴが「ロー
レベル」の場合、トランジスタ３５、３６、３７、３８
が「ターンオン」されてＤフリップフロップ３１、３
２、３３、３４の出力ノード６１、６２、６３、６４が
「ローレベル」になる。「ローレベル」のＤフリップフ
ロップ３１、３２、３３、３４の出力ノード６１、６
２、６３、６４はインバータ６５、６６、６７、６８及
び２入力ノアゲート６９、７０、７１、７２を各々通じ
てレイテンシ選択信号ＣＬ１、ＣＬ１．５、ＣＬ２、Ｃ
Ｌ２．５を「ローレベル」に初期化させる。この後、第
２遅延信号ＤｅＬ２が「ハイレベル」に立上がる時点で
Ｄフリップフロップ３１、３２、３３、３４は各ＤＥＴ
出力Ｌ１、Ｌ２、Ｌ３、Ｌ４のロジックレベルをラッチ
するのだが、第２ないし第４ＤＥＴ出力Ｌ１、Ｌ２、Ｌ
３が「ハイレベル」なので、Ｄフリップフロップ３１、
３２、３３の出力ノード６１、６２、６３は「ハイレベ
ル」になるが、第５ＤＥＴ出力ノードＬ４は「ローレベ
ル」であるため、Ｄフリップフロップ３４の出力ノード
６４は相変らず「ローレベル」になる。ノード６２、６
３の「ハイレベル」によって２入力ノアゲート６９、７
０の出力の第１及び第２レイテンシ選択信号ＣＬ１、Ｃ
Ｌ１．５は「ローレベル」になる。「ハイレベル」のノ
ード６３に反転された信号のインバータ６７の出力「ロ
ーレベル」及びノード６４の「ローレベル」によって２
入力ノアゲート７１の出力第３レイテンシ選択信号ＣＬ
２は「ハイレベル」になる(、図５)。そして「ローレ
ベル」のノード６４に反転された信号のインバータ６８
の出力「ハイレベル」によって２入力ノアゲート７２の
出力第４レイテンシ選択信号ＣＬ２．５は「ローレベ
ル」になる。
した図６の動作タイミング図に付加して説明することと
する。まず、レイテンシ決定開始信号ＳＴＲＴが「ロー
レベル」の場合、トランジスタ３５、３６、３７、３８
が「ターンオン」されてＤフリップフロップ３１、３
２、３３、３４の出力ノード６１、６２、６３、６４が
「ローレベル」になる。「ローレベル」のＤフリップフ
ロップ３１、３２、３３、３４の出力ノード６１、６
２、６３、６４はインバータ６５、６６、６７、６８及
び２入力ノアゲート６９、７０、７１、７２を各々通じ
てレイテンシ選択信号ＣＬ１、ＣＬ１．５、ＣＬ２、Ｃ
Ｌ２．５を「ローレベル」に初期化させる。この後、第
２遅延信号ＤｅＬ２が「ハイレベル」に立上がる時点で
Ｄフリップフロップ３１、３２、３３、３４は各ＤＥＴ
出力Ｌ１、Ｌ２、Ｌ３、Ｌ４のロジックレベルをラッチ
するのだが、第２ないし第４ＤＥＴ出力Ｌ１、Ｌ２、Ｌ
３が「ハイレベル」なので、Ｄフリップフロップ３１、
３２、３３の出力ノード６１、６２、６３は「ハイレベ
ル」になるが、第５ＤＥＴ出力ノードＬ４は「ローレベ
ル」であるため、Ｄフリップフロップ３４の出力ノード
６４は相変らず「ローレベル」になる。ノード６２、６
３の「ハイレベル」によって２入力ノアゲート６９、７
０の出力の第１及び第２レイテンシ選択信号ＣＬ１、Ｃ
Ｌ１．５は「ローレベル」になる。「ハイレベル」のノ
ード６３に反転された信号のインバータ６７の出力「ロ
ーレベル」及びノード６４の「ローレベル」によって２
入力ノアゲート７１の出力第３レイテンシ選択信号ＣＬ
２は「ハイレベル」になる(、図５)。そして「ローレ
ベル」のノード６４に反転された信号のインバータ６８
の出力「ハイレベル」によって２入力ノアゲート７２の
出力第４レイテンシ選択信号ＣＬ２．５は「ローレベ
ル」になる。
【００３３】ここで、「ハイレベル」の第３レイテンシ
選択信号ＣＬ２はレイテンシ決定開始信号ＳＴＲＴに同
期するクロックＣＬＫを基準として２つのクロックサイ
クル後に活性化される。これは第２遅延信号ＤｅＬ２が
「ハイレベル」に活性化される時点が第６区間、すなわ
ちレイテンシ決定開始信号ＳＴＲＴに同期するクロック
ＣＬＫから２サイクル後に活性化されるように遅延部
(図３の１０)から提供されるためである。従って、本実
施形態の第２遅延信号ＤｅＬ２の活性化時点が第６区間
以外の他の区間から活性化されても、その区間に該当す
るレイテンシ選択信号ＣＬ１、ＣＬ１．５、ＣＬ２、Ｃ
Ｌ２．５が発することは当然である。レイテンシ選択信
号ＣＬ１はレイテンシ決定開始信号ＳＴＲＴに同期する
クロックＣＬＫを基準に１サイクル後に、レイテンシ選
択信号ＣＬ１．５は１．５サイクル後に、そして、レイ
テンシ選択信号ＣＬ２．５は２．５サイクル後に各々活
性化されるように設定される。
選択信号ＣＬ２はレイテンシ決定開始信号ＳＴＲＴに同
期するクロックＣＬＫを基準として２つのクロックサイ
クル後に活性化される。これは第２遅延信号ＤｅＬ２が
「ハイレベル」に活性化される時点が第６区間、すなわ
ちレイテンシ決定開始信号ＳＴＲＴに同期するクロック
ＣＬＫから２サイクル後に活性化されるように遅延部
(図３の１０)から提供されるためである。従って、本実
施形態の第２遅延信号ＤｅＬ２の活性化時点が第６区間
以外の他の区間から活性化されても、その区間に該当す
るレイテンシ選択信号ＣＬ１、ＣＬ１．５、ＣＬ２、Ｃ
Ｌ２．５が発することは当然である。レイテンシ選択信
号ＣＬ１はレイテンシ決定開始信号ＳＴＲＴに同期する
クロックＣＬＫを基準に１サイクル後に、レイテンシ選
択信号ＣＬ１．５は１．５サイクル後に、そして、レイ
テンシ選択信号ＣＬ２．５は２．５サイクル後に各々活
性化されるように設定される。
【００３４】続いて、図８は図３のレイテンシ決定回路
４を適用した一つの例として、レイテンシ決定回路４か
ら発するレイテンシ選択信号ＣＬ１、ＣＬ１．５、ＣＬ
２、ＣＬ２．５が出力バッファ部９０をイネーブルさ
せ、その選択されたレイテンシ選択信号によってデータ
を出力する方法を示す図面である。
４を適用した一つの例として、レイテンシ決定回路４か
ら発するレイテンシ選択信号ＣＬ１、ＣＬ１．５、ＣＬ
２、ＣＬ２．５が出力バッファ部９０をイネーブルさ
せ、その選択されたレイテンシ選択信号によってデータ
を出力する方法を示す図面である。
【００３５】図８で出力バッファ部９０をイネーブルさ
せる出力イネーブル信号ＴＲＳＴを発する出力イネーブ
ル信号発生部８０は図９に図示されている。図９の出力
イネーブル信号発生部８０は前に図４で説明したところ
のレイテンシ区間定義回路２０と同じ構成を含む。これ
を参照すれば、レイテンシ選択信号ＣＬ１、ＣＬ１．
５、ＣＬ２、ＣＬ２．５中の活性化されるレイテンシ選
択信号ＣＬ２は外部から入力される制御信号/ＲＡＳ、/
ＣＡＳ、/ＷＥ、/ＣＳ（図示せず）の論理組み合わせに
よって発する命令ＣＭＤに応答して発する出力信号Ｌ
１'、Ｌ２'、Ｌ３'、Ｌ４'中のレイテンシ選択信号ＣＬ
２と連結する出力信号Ｌ３'を出力イネーブル信号ＴＲ
ＳＴに連結させる。出力信号Ｌ３'は図６のレイテンシ
区間信号Ｌ３のようにレイテンシ選択信号ＣＬ２に対応
する区間内であらかじめロジック「ハイレベル」に活性
化される信号である。したがって、レイテンシ選択信号
ＣＬ２に応答してこれに対応する出力信号Ｌ３'を出力
バッファ(図８の９０）の出力イネーブル信号ＴＲＳＴ
として使用する。
せる出力イネーブル信号ＴＲＳＴを発する出力イネーブ
ル信号発生部８０は図９に図示されている。図９の出力
イネーブル信号発生部８０は前に図４で説明したところ
のレイテンシ区間定義回路２０と同じ構成を含む。これ
を参照すれば、レイテンシ選択信号ＣＬ１、ＣＬ１．
５、ＣＬ２、ＣＬ２．５中の活性化されるレイテンシ選
択信号ＣＬ２は外部から入力される制御信号/ＲＡＳ、/
ＣＡＳ、/ＷＥ、/ＣＳ（図示せず）の論理組み合わせに
よって発する命令ＣＭＤに応答して発する出力信号Ｌ
１'、Ｌ２'、Ｌ３'、Ｌ４'中のレイテンシ選択信号ＣＬ
２と連結する出力信号Ｌ３'を出力イネーブル信号ＴＲ
ＳＴに連結させる。出力信号Ｌ３'は図６のレイテンシ
区間信号Ｌ３のようにレイテンシ選択信号ＣＬ２に対応
する区間内であらかじめロジック「ハイレベル」に活性
化される信号である。したがって、レイテンシ選択信号
ＣＬ２に応答してこれに対応する出力信号Ｌ３'を出力
バッファ(図８の９０）の出力イネーブル信号ＴＲＳＴ
として使用する。
【００３６】再び図８の出力バッファ部９０で、活性化
された出力イネーブル信号ＴＲＳＴはデータラインＤＩ
Ｏに伝えられるデータを出力パッドＤＱに伝達する。図
８内のタイミング図を参照して説明すれば、クロックに
同期して受信される命令ＣＭＤに応答して出力イネーブ
ル信号ＴＲＳＴが活性化されるのであるが、本タイミン
グ図では図示されていないけれど活性化されたレイテン
シ選択信号ＣＬ２によって活性化される。活性化された
出力イネーブル信号ＴＲＳＴに応答して出力パッドＤＱ
にはクロック信号ＣＬＫの２サイクル後に各データが順
次に出力される。従って、出力バッファ部８０はレイテ
ンシ２を示すレイテンシ選択信号ＣＬ２にぴったり合っ
てデータを出力する。
された出力イネーブル信号ＴＲＳＴはデータラインＤＩ
Ｏに伝えられるデータを出力パッドＤＱに伝達する。図
８内のタイミング図を参照して説明すれば、クロックに
同期して受信される命令ＣＭＤに応答して出力イネーブ
ル信号ＴＲＳＴが活性化されるのであるが、本タイミン
グ図では図示されていないけれど活性化されたレイテン
シ選択信号ＣＬ２によって活性化される。活性化された
出力イネーブル信号ＴＲＳＴに応答して出力パッドＤＱ
にはクロック信号ＣＬＫの２サイクル後に各データが順
次に出力される。従って、出力バッファ部８０はレイテ
ンシ２を示すレイテンシ選択信号ＣＬ２にぴったり合っ
てデータを出力する。
【００３７】
【発明の効果】以上のように本発明によれば、レイテン
シ決定開始信号から所定の遅延時間を有する第２遅延信
号によってクロック周波数に従ってレイテンシを調節で
きるようになる。それで、従来のクロック信号の高周波
で設定されたレイテンシを低周波でも合せるためにデー
タラインのデータを待機させるために使われたラッチ部
がなくてもよい。
シ決定開始信号から所定の遅延時間を有する第２遅延信
号によってクロック周波数に従ってレイテンシを調節で
きるようになる。それで、従来のクロック信号の高周波
で設定されたレイテンシを低周波でも合せるためにデー
タラインのデータを待機させるために使われたラッチ部
がなくてもよい。
【図１】従来の高いレイテンシを有するＳＤＲＡＭの一
部分であって、データ出力回路部分を概略的に示す図で
ある。
部分であって、データ出力回路部分を概略的に示す図で
ある。
【図２】図１の動作タイミング図であって、従来のレイ
テンシ決定方法を示す図である。
テンシ決定方法を示す図である。
【図３】本発明の一実施形態によるレイテンシ決定回路
を示す図である。
を示す図である。
【図４】図３のレイテンシ区間定義回路を示す図であ
る。
る。
【図５】図４のダブルエッジトリガフリップフロップＤ
ＥＴの具体的な回路を示す図である。
ＥＴの具体的な回路を示す図である。
【図６】図３の動作タイミング図を示す図である。
【図７】図３のレイテンシ指示回路を示す図である。
【図８】図３のレイテンシ決定回路を適用した一例であ
って、出力バッファ部とこの出力バッファ部のタイミン
グ図を示す図である。
って、出力バッファ部とこの出力バッファ部のタイミン
グ図を示す図である。
【図９】図８の出力バッファ部内の出力イネーブル信号
発生部を示す図である。
発生部を示す図である。
４ レイテンシ決定回路 ５ レイテンシ決定指示入力部 １０ 遅延部 ２０ レイテンシ区間定義回路 ３０ レイテンシ指示回路
Claims (42)
- 【請求項１】 一定数のクロックサイクル後にメモリセ
ルデータを出力するようにレイテンシを決定するレイテ
ンシ決定回路を持つ同期式半導体メモリ装置において、
前記レイテンシ決定回路は、 前記クロック信号を受信して少なくとも一つのレイテン
シ区間を定義する少なくとも一つのレイテンシ区間信号
を発生するレイテンシ区間定義回路と、 前記クロック信号に対して所定時間遅延されたテスト信
号及び少なくとも一つの前記レイテンシ区間定義信号を
受信してクロック信号に同期してレイテンシ決定を始め
るレイテンシ指示信号を発生するレイテンシ指示回路と
を具備することを特徴とするレイテンシ決定回路。 - 【請求項２】 前記レイテンシ決定回路は、前記クロッ
ク信号を受信して前記テスト信号を発生するテスト信号
発生回路をさらに具備することを特徴とする請求項１に
記載のレイテンシ決定回路。 - 【請求項３】 前記テスト信号発生回路は、制御信号を
受信して前記制御信号の活性化後に次に発生される前記
クロック信号に対して所定時間遅延された信号を発生す
ることを特徴とする請求項２に記載のレイテンシ決定回
路。 - 【請求項４】 前記次に発生されるクロック信号は、前
記制御信号の活性化に後続する前記クロック信号のエッ
ジであることを特徴とする請求項３に記載のレイテンシ
決定回路。 - 【請求項５】 前記テスト信号発生回路は、 前記制御信号及び前記クロック信号を受信して前記クロ
ック信号に同期した制御信号を発生する同期回路と、 前記同期した制御信号から前記テスト信号を発生する遅
延回路とを具備することを特徴とする請求項３に記載の
レイテンシ決定回路。 - 【請求項６】 前記同期回路は、前記制御信号を受信し
て前記各々のクロック信号毎に前記同期した制御信号を
発生することを特徴とする請求項５に記載のレイテンシ
決定回路。 - 【請求項７】 前記レイテンシ区間定義回路は、前記ク
ロック信号の連続的なエッジに応答して発生される多数
個のレイテンシ区間定義信号に対して該当エッジを発生
することを特徴とする請求項１に記載のレイテンシ決定
回路。 - 【請求項８】 前記レイテンシ区間定義回路は、制御信
号に応答し、かつ前記制御信号が所定のロジックレベル
に遷移することに伴い前記多数個のレイテンシ区間定義
信号の前記該当エッジを連続的に発生することを特徴と
する請求項７に記載のレイテンシ決定回路。 - 【請求項９】 前記レイテンシ区間定義回路は、直列接
続される多数個のフリップフロップを具備して第１フリ
ップフロップは制御信号を受信し、各々の前記フリップ
フロップは前記クロック信号に応答して前記制御信号か
ら多数個のレイテンシ定義信号を発生することを特徴と
する請求項８に記載のレイテンシ決定回路。 - 【請求項１０】 前記レイテンシ指示回路は、多数個の
レイテンシ指示信号を発生させる動作をすることを特徴
とする請求項７に記載のレイテンシ決定回路。 - 【請求項１１】 前記レイテンシ指示回路は、連続的に
発生されるエッジの第１エッジ前に所定のロジックレベ
ルに遷移した前記テスト信号に応答して第１レイテンシ
指示信号を表わし、連続的に発生されるエッジの前記第
１エッジと直後の第２エッジとの間に所定のロジックレ
ベルに遷移した前記テスト信号に応答して第２レイテン
シ指示信号を表わすことを特徴とする請求項１０に記載
のレイテンシ決定回路。 - 【請求項１２】 前記レイテンシ指示回路は、 各クロック入力時毎に前記クロック信号を受信し、各デ
ータ入力時毎に前記多数個のレイテンシ区間定義信号を
受信し、前記クロック信号に応答して各々の前記レイテ
ンシ区間定義信号から各データの出力時毎に出力信号を
発生する多数個のフリップフロップと、 前記多数個のフリップフロップから多数個の出力信号を
受信し、前記多数個のレイテンシ指示信号を発生するロ
ジック回路とを具備することを特徴とする請求項１０に
記載のレイテンシ決定回路。 - 【請求項１３】 前記ロジック回路は、 前記多数個のフリップフロップの第１データ出力に接続
される第１インバータと、 前記第１フリップフロップの出力と前記多数個のフリッ
プフロップの第２フリップフロップのデータ出力に接続
される第１ＮＯＲゲートと、 前記第２フリップフロップのデータ出力に接続される第
２インバータと、 多数個のフリップフロップの第３フリップフロップのデ
ータ出力に接続される第２ＮＯＲゲートとを具備するこ
とを特徴とする請求項１２に記載のレイテンシ決定回
路。 - 【請求項１４】 前記レイテンシ区間定義回路は前記ク
ロック信号のエッジに応答してレイテンシ区間定義信号
内のエッジを発生するように動作し、 前記レイテンシ指示回路は前記レイテンシ区間定義信号
のエッジ前に所定のロジックレベルに遷移した前記テス
ト信号に応答して前記レイテンシ指示信号の第１ロジッ
ク状態を提供し、前記レイテンシ区間定義信号のエッジ
後に所定のロジックレベルに遷移した前記テスト信号に
応答して前記レイテンシ指示信号の第２ロジック状態を
提供することを特徴とする請求項１に記載のレイテンシ
決定回路。 - 【請求項１５】 入力信号を受信して出力イネーブル信
号に応答して出力信号を発生するバッファ回路と、 レイテンシ指示信号を受信し、前記レイテンシ指示信号
から遅延された命令信号に応答して前記出力イネーブル
信号を発生する出力イネーブル信号発生回路と、 クロック信号を受信して少なくとも一つのレイテンシ区
間を定義する少なくとも一つのレイテンシ区間信号を発
生するレイテンシ区間定義回路と、 前記クロック信号に対して所定時間遅延されたテスト信
号及び少なくとも一つの前記レイテンシ区間信号を受信
してクロック信号に同期してレイテンシ決定を始めるレ
イテンシ指示信号を発生するレイテンシ指示回路とを具
備することを特徴とする可変レイテンシ回路。 - 【請求項１６】 前記可変レイテンシ回路は、前記クロ
ック信号を受信して前記テスト信号を発生するテスト信
号発生回路をさらに具備することを特徴とする請求項１
５に記載の可変レイテンシ回路。 - 【請求項１７】 前記テスト信号発生回路は、制御信号
を受信して前記制御信号の活性化後次に発生される前記
クロック信号に対して所定時間遅延された信号を発生す
ることを特徴とする請求項１６に記載の可変レイテンシ
回路。 - 【請求項１８】 前記レイテンシ区間定義回路は、前記
クロック信号の連続的なエッジに応答して発生される多
数個のレイテンシ区間定義信号に対して該当エッジを発
生することを特徴とする請求項１５に記載の可変レイテ
ンシ回路。 - 【請求項１９】 前記レイテンシ指示回路は、多数個の
レイテンシ指示信号を発生することを特徴とする請求項
１８に記載の可変レイテンシ回路。 - 【請求項２０】 前記レイテンシ指示回路は、連続的に
発生されるエッジの第１エッジ前に所定のロジックレベ
ルに遷移した前記テスト信号に応答して第１レイテンシ
指示信号を表わし、連続的に発生されるエッジの前記第
１エッジと直後の第２エッジとの間に所定のロジックレ
ベルに遷移した前記テスト信号に応答して第２レイテン
シ指示信号を表わすことを特徴とする請求項１９に記載
の可変レイテンシ回路。 - 【請求項２１】 前記レイテンシ区間定義回路は前記ク
ロック信号のエッジに応答してレイテンシ区間定義信号
内のエッジを発生するように動作し、 前記レイテンシ指示回路は前記レイテンシ区間定義信号
のエッジ前に所定のロジックレベルに遷移した前記テス
ト信号に応答して前記レイテンシ指示信号の第１ロジッ
ク状態を提供し、前記レイテンシ区間定義信号のエッジ
後に所定のロジックレベルに遷移した前記テスト信号に
応答して前記レイテンシ指示信号の第２ロジック状態を
提供することを特徴とする請求項１５に記載の可変レイ
テンシ回路。 - 【請求項２２】 前記所定の遅延は、出力バッファ自体
の遅延時間ｄ１、前記出力バッファのセットアップ時間
ｄ２及び前記レイテンシ区間定義回路で用いられるラッ
チの遅延時間ｄ３を考慮して設定される遅延時間である
ことを特徴とする請求項１５に記載の可変レイテンシ回
路。 - 【請求項２３】 データ信号を発生する内部回路と、 前記データ信号を受信して出力イネーブル信号に応答し
て出力信号を発生するバッファ回路と、 レイテンシ指示信号を受信し、前記レイテンシ指示信号
から遅延された命令信号に応答して前記出力イネーブル
信号を発生する出力イネーブル信号発生回路と、 クロック信号を受信して少なくとも一つのレイテンシ区
間を定義する少なくとも一つのレイテンシ区間信号を発
生するレイテンシ区間定義回路と、 前記クロック信号に対して所定時間遅延されたテスト信
号及び少なくとも一つの前記レイテンシ区間信号を受信
してクロック信号に同期してレイテンシ決定を始めるレ
イテンシ指示信号を発生するレイテンシ指示回路とを具
備することを特徴とするメモリ装置。 - 【請求項２４】 前記メモリ装置は、前記クロック信号
を受信して前記テスト信号を発生するテスト信号発生回
路をさらに具備することを特徴とする請求項２３に記載
のメモリ装置。 - 【請求項２５】 前記レイテンシ区間定義回路は、前記
クロック信号の連続的なエッジに応答して発生される多
数個のレイテンシ区間定義信号に対して該当エッジを発
生することを特徴とする請求項２３に記載のメモリ装
置。 - 【請求項２６】 前記レイテンシ指示回路は、連続的に
発生されるエッジの第１エッジ前に所定のロジックレベ
ルに遷移した前記テスト信号に応答して第１レイテンシ
指示信号を表わし、連続的に発生されるエッジの前記第
１エッジと直後の第２エッジとの間に所定のロジックレ
ベルに遷移した前記テスト信号に応答して第２レイテン
シ指示信号を表わすことを特徴とする請求項２５に記載
のメモリ装置。 - 【請求項２７】 前記レイテンシ区間定義回路は前記ク
ロック信号のエッジに応答してレイテンシ区間定義信号
内エッジを発生するように動作し、 前記レイテンシ指示回路は前記レイテンシ区間定義信号
のエッジ前に所定のロジックレベルに遷移した前記テス
ト信号に応答して前記レイテンシ指示信号の第１ロジッ
ク状態を提供し、前記レイテンシ区間定義信号のエッジ
後に所定のロジックレベルに遷移した前記テスト信号に
応答して前記レイテンシ指示信号の第２ロジック状態を
提供することを特徴とする請求項２３に記載のメモリ装
置。 - 【請求項２８】 前記所定の遅延は、出力バッファ自体
の遅延時間ｄ１、前記出力バッファのセットアップ時間
ｄ２及び前記レイテンシ区間定義回路で用いられるラッ
チの遅延時間ｄ３を考慮して設定される遅延時間である
ことを特徴とする請求項２３に記載のメモリ装置。 - 【請求項２９】 提供された制御信号からクロック信号
に同期した制御信号を発生する同期回路と、 前記制御信号に応答して前記クロック信号と同期する多
数個のレイテンシ区間定義信号を発生するレイテンシ区
間定義回路と、 前記同期した制御信号を受信して所定の遅延後にテスト
信号を発生する遅延回路と、 前記レイテンシ区間定義信号及び前記テスト信号に応答
して多数個のレイテンシ指示信号を発生するレイテンシ
指示回路とを具備することを特徴とするレイテンシ決定
回路。 - 【請求項３０】 前記所定の遅延は、ＳＤＲＡＭ内出力
バッファ自体の遅延時間ｄ１、前記出力バッファのセッ
トアップ時間ｄ２及び前記レイテンシ区間定義回路で用
いられるラッチの遅延時間ｄ３を考慮して設定される遅
延時間であることを特徴とする請求項２９に記載のレイ
テンシ決定回路。 - 【請求項３１】 前記レイテンシ指示信号は、バッファ
回路に提供されることを特徴とする請求項２９に記載の
レイテンシ決定回路。 - 【請求項３２】 前記同期回路は、 前記制御信号を受信して前記同期した制御信号を発生す
るＤフリップフロップと、 前記制御信号を受信して出力信号を発生するインバータ
と、 前記インバータの出力信号に応答して前記同期した制御
信号を非活性化させるトランジスタとを具備することを
特徴とする請求項２９に記載のレイテンシ決定回路。 - 【請求項３３】 前記レイテンシ区間定義回路は、前記
レイテンシ区間定義信号をクロック信号とする多数個の
直列接続されたダブルエッジトリガ（ＤＥＴ）フリップ
フロップを具備することを特徴とする請求項２９に記載
のレイテンシ決定回路。 - 【請求項３４】 前記ＤＥＴフリップフロップは、前記
クロック信号の立ち上がりエッジ及び立ち下がりエッジ
に応答してそれらの入力のロジックレベルをラッチする
ことを特徴とする請求項３３に記載のレイテンシ決定回
路。 - 【請求項３５】 クロック信号を受信して少なくとも一
つのレイテンシ区間を定義する少なくとも一つのレイテ
ンシ区間定義信号を発生する段階と、前記クロック信号
に対して所定時間遅延されたテスト信号及び少なくとも
一つの前記レイテンシ区間定義信号からレイテンシ指示
信号を発生する段階とを具備することを特徴とするレイ
テンシ決定方法。 - 【請求項３６】 前記レイテンシ決定方法は、前記クロ
ック信号から前記テスト信号を発生する段階をさらに具
備することを特徴とする請求項３５に記載のレイテンシ
決定方法。 - 【請求項３７】 前記少なくとも一つのレイテンシ区間
定義信号を発生する段階は、前記クロック信号の連続的
なエッジに応答して多数個のレイテンシ区間定義信号各
々の該当エッジを連続的に発生することを特徴とする請
求項３５に記載のレイテンシ決定方法。 - 【請求項３８】 前記レイテンシ指示信号を発生する段
階は、 連続的に発生されるエッジの第１エッジ前に所定のロジ
ックレベルに遷移した前記テスト信号に応答して第１レ
イテンシ指示信号を表わすことと、 連続的に発生されるエッジの前記第１エッジと直後の第
２エッジとの間に所定のロジックレベルに遷移した前記
テスト信号に応答して第２レイテンシ指示信号を表わす
こととを含むことを特徴とする請求項３７に記載のレイ
テンシ決定方法。 - 【請求項３９】 前記レイテンシ区間定義信号を発生す
る段階は、前記クロック信号のエッジに応答してレイテ
ンシ区間定義信号内のエッジを発生する段階を含み、 前記レイテンシ指示信号を発生する段階は、 前記レイテンシ区間定義信号のエッジ前に所定のロジッ
クレベルに遷移した前記テスト信号に応答して前記レイ
テンシ指示信号の第１ロジック状態を提供する段階と、 前記レイテンシ区間定義信号のエッジ後に所定のロジッ
クレベルに遷移した前記テスト信号に応答して前記レイ
テンシ指示信号の第２ロジック状態を提供する段階とを
具備することを特徴とする請求項３７に記載のレイテン
シ決定方法。 - 【請求項４０】 提供された制御信号からクロック信号
に同期した制御信号を発生する段階と、 前記制御信号に応答して前記クロック信号と同期する多
数個のレイテンシ区間定義信号を発生する段階と、 前記同期した制御信号を受信して所定の遅延後にテスト
信号を発生する段階と、 前記レイテンシ区間定義信号及び前記テスト信号に応答
して多数個のレイテンシ指示信号を発生する段階とを具
備することを特徴とするレイテンシ決定方法。 - 【請求項４１】 前記レイテンシ決定方法は、前記レイ
テンシ指示信号に応答してＳＤＲＡＭ内バッファ回路の
ための出力イネーブル信号を発生する段階をさらに具備
することを特徴とする請求項４０に記載のレイテンシ決
定方法。 - 【請求項４２】 前記所定の遅延は、前記出力バッファ
自体の遅延時間ｄ１、前記出力バッファのセットアップ
時間ｄ２及び前記レイテンシ区間定義回路で用いられる
ラッチの遅延時間ｄ３を考慮して設定されることを特徴
とする請求項４１に記載のレイテンシ決定方法。
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|---|---|---|---|
| KR1019990042877A KR100311044B1 (ko) | 1999-10-05 | 1999-10-05 | 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법 |
| KR1999P-42877 | 1999-10-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000306665A Withdrawn JP2001155484A (ja) | 1999-10-05 | 2000-10-05 | レイテンシ決定回路、レイテンシ決定方法、可変レイテンシ回路及びメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6327217B1 (ja) |
| JP (1) | JP2001155484A (ja) |
| KR (1) | KR100311044B1 (ja) |
| DE (1) | DE10049029B4 (ja) |
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