KR100752671B1 - Ｍ 행 ｎ 열의 레이턴시 래치들을 이용하는 레이턴시 신호생성기 및 레이턴시 신호 생성 방법 - Google Patents

Ｍ 행 ｎ 열의 레이턴시 래치들을 이용하는 레이턴시 신호생성기 및 레이턴시 신호 생성 방법 Download PDF

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Abstract

본 발명은 회로 구현 면적을 감소시키고 논리 지연을 줄이기 위하여 M 행 N 열의 레이턴시 래치들을 이용하는 레이턴시 신호 생성기 및 레이턴시 신호 생성 방법에 관한 것이다. 본 발명의 일 실시예에 따른 레이턴시 신호 생성기는 레이턴시 제어부, 샘플링 클럭 신호 생성부, 래치 인에이블 신호 공급부, MN 래치부, 전달 제어 신호 생성부, 출력 제어 신호 생성부 및 출력 래치를 구비한다. MN 래치부에는 M 행 N 열의 레이턴시 래치들이 구비되며, 내부 독출 명령은 카스 레이턴시에 상응하는 레이턴시 래치에 래치(latch)된다. 출력 래치는 M 행 N 열의 레이턴시 래치들의 출력을 순차적으로 입력받아 레이턴시 신호를 생성한다.
카스 레이턴시, 레이턴시 신호 생성기, 레이턴시 신호 생성 방법

Description

Ｍ 행 Ｎ 열의 레이턴시 래치들을 이용하는 레이턴시 신호 생성기 및 레이턴시 신호 생성 방법{Apparatus and method for generating latency signal by using latency latches of M row N column}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 레이턴시 신호 생성기를 구비하는 일반적인 동기식 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 레이턴시 신호 생성기(110)를 예시하는 도면이다.
도 3은 본 발명의 바람직한 실시예에 따른 레이턴시 신호 생성기를 나타내는 블럭도이다.
도 4a 및 도 4b는 도 3에 도시된 레이턴시 제어부(313)의 구성예를 나타내는 도면이다.
도 5는 도 3에서의 샘플링 클럭 신호 생성부(312), 래치 인에이블 신호 공급부(314) 및 MN 래치부(311)의 구성예를 나타내는 도면이다.
도 6a는 도 5에서의 멀티플렉서부(NMUX1 내지 NMUX 4)의 구성예를 나타내는 도면이고, 도 6b는 도 5에서의 제 1 멀티플렉서부(MMUX1 내지 MMUX 3)의 구성예를 나타내는 도면이다.
도 7은 도 5에 도시된 여러 신호들의 타이밍을 예시하는 도면이다.
도 8은 도 3에 도시된 MN 래치부(311), 전달 제어 신호 생성부(315), 출력 제어 신호 생성부(316) 및 출력 래치(317)의 구성예를 나타내는 도면이다.
도 9는 도 8에 도시된 여러 신호들의 타이밍을 예시하는 도면이다.
< 도면의 참조 번호에 대한 설명 >
101: 모드 레지스터 102: 독출 명령 버퍼
103: 내부 클럭 생성기 104: 클럭 동기 회로
110: 레이턴시 신호 생성기 120: 데이터 출력 버퍼
130: 메모리 셀 어레이 131: 로우 디코더
132: 컬럼 디코더 133: 어드레스 버퍼
311: MN 래치부 312: 샘플링 클럭 신호 생성부
313: 레이턴시 제어부 314: 래치 인에이블 신호 공급부
315: 전달 제어 신호 생성부 316: 출력 제어 신호 생성부
317: 출력 래치
본 발명은 레이턴시 신호 생성기 및 레이턴시 신호 생성 방법에 관한 것으로서, 특히, 회로 구현 면적을 감소시키고 논리 지연을 줄이기 위하여 M 행 N 열의 레이턴시 래치들을 이용하는 레이턴시 신호 생성기 및 레이턴시 신호 생성 방법에 관한 것이다.
동기식(Synchronous) 반도체 메모리 장치는 외부로부터 인가되는 외부 클럭에 동기되어 데이터를 입출력한다. 동기식 반도체 메모리 장치에서는 메모리 컨트롤러(memory controller)가 독출 명령을 인가하고 몇 클럭 싸이클 후에 유효한 데이터가 출력되어야 하는지가 미리 설정되어야 한다. 독출 명령(또는 컬럼 어드레스)이 동기식 반도체 메모리 장치에 인가된 시점으로부터 동기식 반도체 메모리 장치의 외부로 데이터가 출력되는 시점까지의 클럭 싸이클 수를 카스 레이턴시(CAS latency)라고 한다. 동기식 반도체 메모리 장치에 구비되는 레이턴시 신호 생성기는 설정된 카스 레이턴시에 맞추어 데이터가 출력될 수 있도록 제어하는 역할을 담당한다.
도 1은 레이턴시 신호 생성기를 구비하는 일반적인 동기식 반도체 메모리 장치를 나타내는 도면이다.
도 1에는, MRS(Mode Register Set) 명령(MRS CMD)에 의하여 설정되는 카스 레이턴시(CLi)를 출력하는 모드 레지스터(101), 독출 명령(READ CMD)으로부터 내부 독출 명령(PREAD)을 생성하는 독출 명령 버퍼(102), 외부 클럭(EXCLK)을 입력받아 내부 클럭 신호(PCLK)를 생성하는 내부 클럭 생성기(103), 외부 클럭(EXCLK)에 기초하여 데이터 출력 클럭 신호(CLKDQ)를 생성하는 클럭 동기 회로(104), 레이턴시 신호(S_LATENCY)를 생성하는 레이턴시 신호 생성기(110), 어드레스(ADDRESS)를 입력받아 로우 어드레스 신호(Add_R)와 컬럼 어드레스 신호(Add_C)를 출력하는 어드레스 버퍼(133), 로우 디코더(131), 컬럼 디코더(132), 메모리 셀 데이터(DATA)를 출력하는 메모리 셀 어레이(130) 및 데이터 출력 버퍼(120)가 도시되어 있다. 도 1에 도시된 바와 같이, 지연 동기 루프(DLL: Delayed Locked Loop)가 클럭 동기 회로(104)로서 이용될 수 있다.
레이턴시 신호 생성기(110)는 카스 레이턴시(CLi), 내부 독출 명령(PREAD), 내부 클럭 신호(PCLK) 및 데이터 출력 클럭 신호(CLKDQ)를 입력받아 레이턴시 신호(S_LATENCY)를 생성한다. 데이터 출력 버퍼(120)는, 데이터 출력 클럭 신호(CLKDQ)에 기초하여, 레이턴시 신호(S_LATENCY)에 상응하는 타이밍에 출력 데이터(DOUT)를 외부로 출력한다.
도 2는 도 1에 도시된 레이턴시 신호 생성기(110)를 예시하는 도면이다. 도 2에는 12 가지의 카스 레이턴시 모드를 지원할 수 있는 레이턴시 신호 생성기가 예시되어 있다.
도 2에서, 다수의 플립플롭들 F101 내지 F112는 내부 클럭 신호(PCLK)에 기초하여 다수의 순차 샘플링 클럭 신호들(SCLK01 내지 SCLK12)을 생성한다. 다수의 멀티플렉서들 MUX01 내지 MUX12는, 카스 레이턴시(CLi)에 상응하도록 다수의 순차 샘플링 클럭 신호들(SCLK01 내지 SCLK12)의 순서를 조정하여 다수의 샘플링 클럭 신호들(SCLKD01 내지 SCLKD12)을 출력한다. 다수의 플립플롭들 F201 내지 F212는 다수의 샘플링 클럭 신호들(SCLKD01 내지 SCLKD12)에 각각 기초하여 내부 독출 명령(PREAD)을 래치(latch)한다.
다수의 플립플롭들 F301 내지 F312는 데이터 출력 클럭 신호(CLKDQ)에 기초하여 다수의 전달 제어 신호들(TCLK01 내지 TCLK12)을 생성한다. 다수의 스위치 들(SW01 내지 SW12)은, 다수의 전달 제어 신호들(TCLK01 내지 TCLK12)에 각각 응답하여, 다수의 플립플롭들 F201 내지 F212의 출력(FS01 내지 FS12)을 제어한다. 출력 래치(L_out)는, 다수의 스위치들(SW01 내지 SW12)에 의하여 각각 제어되는 다수의 플립플롭들 F201 내지 F212의 출력(FS01 내지 FS12)을 입력받아 레이턴시 신호(S_LATENCY)를 출력한다.
도 2에 예시된 레이턴시 신호 생성기의 상세한 동작은 대한민국 특허발명 제10-0532441호에 자세하게 개시되어 있다.
동기식 반도체 메모리 장치의 동작 속도가 점점 고속화됨에 따라서, 다양한 카스 레이턴시 모드를 지원할 수 있는 동기식 반도체 메모리 장치가 요구되고 있다. 따라서, 레이턴시 신호 생성기도 다양한 카스 레이턴시에 상응하는 다양한 레이턴시 신호를 생성할 수 있어야 하고, 또한 큰 값을 갖는 카스 레이턴시(많은 클럭 싸이클 수를 요구하는 카스 레이턴시)에 상응하는 레이턴시 신호를 생성할 수 있어야 한다.
그런데, 도 2에 도시된 바와 같은 구조를 갖는 레이턴시 신호 생성기를 사용하여 큰 값을 갖는 카스 레이턴시에 상응하는 레이턴시 신호를 생성하려면, 요구되는 클럭 싸이클 수가 많을수록 더 많은 플립플록들과 더 많은 멀티플렉서들이 구비되어야 한다. 레이턴시 신호 생성기에 더 많은 플립플록들과 더 많은 멀티플렉서들이 구비되어야 한다는 것은, 레이턴시 신호 생성기의 회로 구현 면적이 증가한다는 문제점 및 레이턴시 신호 생성 동작에서의 논리 지연(logic delay)이 늘어난다는 문제점이 수반된다는 것을 의미한다.
본 발명은, 회로 구현 면적을 감소시키고 논리 지연을 줄이기 위하여, M 행 N 열의 레이턴시 래치들을 이용하는 레이턴시 신호 생성기 및 레이턴시 신호 생성 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 레이턴시 신호 생성기는 레이턴시 제어부, 샘플링 클럭 신호 생성부, 래치 인에이블 신호 공급부, MN 래치부, 전달 제어 신호 생성부, 출력 제어 신호 생성부 및 출력 래치를 구비한다. 상기 레이턴시 제어부는 카스 레이턴시(CAS Latency)를 입력받아 상기 카스 레이턴시에 상응하는 샘플링 선택 제어 신호 및 인에이블 선택 제어 신호를 출력한다. 상기 샘플링 클럭 신호 생성부는, 내부 클럭 신호를 입력받아 N 개의 순차 샘플링 클럭 신호들을 생성하고, 상기 샘플링 선택 제어 신호에 상응하도록 상기 N 개의 순차 샘플링 클럭 신호들의 순서를 조정하여 N 개의 샘플링 클럭 신호들을 출력한다. 상기 래치 인에이블 신호 공급부는, 상기 N 개의 순차 샘플링 클럭 신호들 중에서 어느 하나의 순차 샘플링 클럭 신호를 입력받아 M 개의 순차 래치 인에이블 신호들을 생성하고, 상기 인에이블 선택 제어 신호에 상응하도록 상기 M 개의 순차 래치 인에이블 신호들의 순서를 조정하여 M 개의 래치 인에이블 신호들을 출력한다. 상기 MN 래치부는, 입력되는 내부 독출 명령을 어느 하나의 래치 인에이블 신호 및 어느 하나의 샘플링 클럭 신호에 응답하여 각각 래치(latch)하는 M 행 N 열의 레이턴시 래치들을 구비한다. 상기 전달 제어 신호 생성부는, 데이터 출력 클럭 신호로부터 생성되는 N 개의 전달 제어 신호들에 기초하여, 상기 레이턴시 래치들 각각의 출력을 제어한다. 상기 출력 제어 신호 생성부는, 상기 N 개의 전달 제어 신호들 중에서 어느 하나의 전달 제어 신호를 입력받아 M 개의 출력 제어 신호들을 생성하고, 상기 M 개의 출력 제어 신호들에 기초하여 행 단위로 상기 레이턴시 래치들의 출력을 제어한다. 상기 출력 래치는 상기 M 개의 출력 제어 신호들 및 상기 N 개의 전달 제어 신호들에 의하여 제어되는 상기 레이턴시 래치들의 출력을 순차적으로 입력받아 레이턴시 신호를 생성한다.
본 발명의 어느 한 실시예에 있어서, 상기 샘플링 클럭 신호 생성부는, 상기 내부 클럭 신호를 입력받아 상기 N 개의 순차 샘플링 클럭 신호들을 생성하는 쉬프트 레지스터(shift register)부 및 상기 샘플링 선택 제어 신호에 상응하도록 상기 N 개의 순차 샘플링 클럭 신호들의 순서를 조정하여 상기 N 개의 샘플링 클럭 신호들으로서 출력하는 멀티플렉서부를 구비할 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 래치 인에이블 신호 공급부는, 상기 제 N 순차 샘플링 클럭 신호를 입력받아 상기 M 개의 순차 래치 인에이블 신호들을 생성하는 쉬프트 레지스터(shift register)부, 상기 인에이블 선택 제어 신호에 상응하도록 상기 M 개의 순차 래치 인에이블 신호들의 순서를 조정하여 상기 M 개의 래치 인에이블 신호들으로서 출력하는 제 1 멀티플렉서부, 상기 M 개의 래치 인에이블 신호들 중에서 2 이상의 래치 인에이블 신호들을 각각 입력받으며, 상기 2 이상의 래치 인에이블 신호들 중에서 어느 하나의 래치 인에이블 신호를 상응하는 레이턴시 래치로 각각 출력하는 M 행 N 열의 인에이블 멀티플렉서들을 구비하는 제 2 멀티플렉서부 및 상기 샘플링 선택 제어 신호를 입력받아 N 개의 선택 신호들을 생성하며, 상기 N 개의 선택 신호들을 상응하는 열(column)의 인에이블 멀티플렉서들로 각각 출력하여, 상기 2 이상의 래치 인에이블 신호들 중에서 어느 하나의 래치 인에이블 신호가 상기 상응하는 레이턴시 래치로 출력되도록 제어하는 선택 제어부를 구비할 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 M 행 N 열의 레이턴시 래치들 각각은, 레이턴시 래치로 입력되는 래치 인에이블 신호가 하이(high) 레벨인 구간에서, 레이턴시 래치로 입력되는 샘플링 클럭 신호의 상승 에지(rising edge)에 응답하여, 상기 내부 독출 명령을 래치(latch)할 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 전달 제어 신호 생성부는, 상기 데이터 출력 클럭 신호를 입력받아 상기 N 개의 전달 제어 신호들을 생성하는 쉬프트 레지스터(shift register)부 및 상기 N 개의 전달 제어 신호들에 응답하여, 열(column) 단위로 상기 M 행 N 열의 레이턴시 래치들의 출력을 제어하는 M 행 N 열의 전송 스위치들을 구비하는 전달 스위치부를 구비할 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 출력 제어 신호 생성부는, 상기 제 1 전달 제어 신호를 입력받아 상기 M 개의 출력 제어 신호들을 생성하는 쉬프트 레지스터(shift register)부 및 상기 M 개의 출력 제어 신호들 중의 제 1 출력 제어 신호에 응답하여 제 1 행의 레이턴시 래치들의 출력을 제어하는 제 1 전송 스위치 내지 상기 M 개의 출력 제어 신호들 중의 제 M 출력 제어 신호에 응답하여 제 M 행의 레이턴시 래치들의 출력을 제어하는 제 M 전송 스위치를 구비하는 출력 스위 치부를 구비할 수 있다.
M 행 N 열의 레이턴시 래치들을 이용하여 레이턴시 신호를 생성하는 방법에 있어서, 본 발명의 어느 한 실시예에 따른 레이턴시 신호 생성 방법은, 내부 클럭 신호에 기초하여 N 개의 순차 샘플링 클럭 신호들을 생성하고, 카스 레이턴시(CAS Latency)에 상응하도록 상기 N 개의 순차 샘플링 클럭 신호들의 순서를 조정하여 N 개의 샘플링 클럭 신호들을 출력하는 단계, 어느 하나의 순차 샘플링 클럭 신호에 기초하여 M 개의 순차 래치 인에이블 신호들을 생성하고, 상기 카스 레이턴시에 상응하도록 상기 M 개의 순차 래치 인에이블 신호들의 순서를 조정하여 M 개의 래치 인에이블 신호들을 출력하는 단계, 입력되는 내부 독출 명령을, 상기 N 개의 샘플링 클럭 신호들 및 상기 M 개의 래치 인에이블 신호들에 기초하여, 상기 M 행 N 열의 레이턴시 래치들에 래치(latch)하는 단계, 데이터 출력 클럭 신호에 기초하여 N 개의 전달 제어 신호들을 생성하고, 상기 N 개의 전달 제어 신호들에 기초하여, 열(column) 단위로 상기 레이턴시 래치들의 출력을 제어하는 단계, 어느 하나의 전달 제어 신호에 기초하여 M 개의 출력 제어 신호들을 생성하고, 상기 M 개의 출력 제어 신호들에 기초하여, 행(row) 단위로 상기 레이턴시 래치들의 출력을 제어하는 단계 및 상기 레이턴시 래치들의 출력을 순차적으로 입력받아 상기 레이턴시 신호를 생성하는 단계를 구비한다.
본 발명의 어느 한 실시예에 있어서, 상기 내부 독출 명령은, 상기 M 행 N 열의 레이턴시 래치들 중에서 상기 카스 레이턴시에 상응하는 레이턴시 래치에 래치(latch)될 수 있다. 이 경우, 상기 카스 레이턴시에 상응하는 레이턴시 래치에는 하이 레벨값이 래치되고, 상기 M 행 N 열의 레이턴시 래치들 중에서 그 외의 레이턴시 래치들에는 로우 레벨값이 래치될 수 있다.
M 행 N 열의 레이턴시 래치들을 이용하여 레이턴시 신호를 생성하는 방법에 있어서, 본 발명의 다른 실시예에 따른 레이턴시 신호 생성 방법은, 내부 클럭 신호에 기초하여, 카스 레이턴시(CAS Latency)에 상응하는 순서를 갖는 N 개의 샘플링 클럭 신호들 및 M 개의 래치 인에이블 신호들을 생성하는 단계, 입력되는 내부 독출 명령을, 상기 N 개의 샘플링 클럭 신호들 및 상기 M 개의 래치 인에이블 신호들에 기초하여, 상기 M 행 N 열의 레이턴시 래치들 중에서 상기 카스 레이턴시에 상응하는 레이턴시 래치에 래치(latch)하는 단계, 데이터 출력 클럭 신호에 기초하여, N 개의 전달 제어 신호들 및 M 개의 출력 제어 신호들을 생성하는 단계 및 상기 N 개의 전달 제어 신호들에 기초하여 열(column) 단위로 상기 레이턴시 래치들의 출력을 제어하고, 상기 M 개의 출력 제어 신호들에 기초하여 행(row) 단위로 상기 레이턴시 래치들의 출력을 제어하여, 순차적으로 출력되는 상기 레이턴시 래치들의 출력으로부터 상기 레이턴시 신호를 생성하는 단계를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 3은 본 발명의 바람직한 실시예에 따른 레이턴시 신호 생성기를 나타내는 블럭도이다. 도 3에는 12 가지의 카스 레이턴시 모드를 지원할 수 있는 레이턴시 신호 생성기가 예시되어 있다.
도 3에는 M 행 N 열(도 3에서는 3 행 4 열)의 레이턴시 래치들(도 3에서는 L11 내지 L34)을 구비하는 MN 래치부(311), 샘플링 클럭 신호 생성부(312), 레이턴시 제어부(313), 래치 인에이블 신호 공급부(314), 전달 제어 신호 생성부(315), 출력 제어 신호 생성부(316) 및 출력 래치(317)가 도시되어 있다.
레이턴시 제어부(313)는 카스 레이턴시(CAS Latency. CLi)를 입력받아 카스 레이턴시에 상응하는 샘플링 선택 제어 신호(CLiN) 및 인에이블 선택 제어 신호(CLiM)를 출력한다. 도 4a 및 도 4b를 참조하여 레이턴시 제어부(313)의 구성예를 살펴 본다.
도 4a 및 도 4b는 도 3에 도시된 레이턴시 제어부(313)의 구성예를 나타내는 도면이다.
도 1을 참조하면 알 수 있듯이, 레이턴시 제어부(313)는 모드 레지스터(Mode Register)로부터 카스 레이턴시(CLi)를 입력받을 수 있다.
레이턴시 제어부(313)는 샘플링 선택 제어 신호(CLiN)를 생성하기 위하여, 도 4a에 도시된 바와 같이, N(도 3 및 도 4에서는 4) 개의 OR 게이트(NOR 게이트와 인버터가 결합된 OR 게이트)를 구비할 수 있다. N 개의 OR 게이트 각각은, M(도 3 및 도 4에서는 3) 개의 입력 단자를 구비하며, 출력 단자로 샘플링 선택 제어 신호(CLiN)의 각 비트(도 4a에서는 CLiN1 내지 CLiN4)를 출력한다.
또한, 레이턴시 제어부(313)는 인에이블 선택 제어 신호(CLiM)를 생성하기 위하여, 도 4b에 도시된 바와 같이, M(도 3 및 도 4에서는 3) 개의 OR 게이트를 구 비할 수 있다. M 개의 OR 게이트 각각은, N(도 3 및 도 4에서는 4) 개의 입력 단자를 구비하며, 출력 단자로 인에이블 선택 제어 신호(CLiM)의 각 비트(도 4b에서는 CLiM1 내지 CLiM3)를 출력한다.
예컨대, 도 4a 및 도 4b에 도시된 바와 같이, 본 발명에 따른 레이턴시 신호 생성기가 CL 4부터 CL 15까지 12 가지의 카스 레이턴시 모드를 지원할 수 있는 경우에, 카스 레이턴시가 4이면 샘플링 선택 제어 신호(CLiN)는 "1000"이 되고 인에이블 선택 제어 신호(CLiM)는 "100"이 된다. 카스 레이턴시가 5이면 샘플링 선택 제어 신호(CLiN)는 "0100"이 되고 인에이블 선택 제어 신호(CLiM)는 "100"이 된다. 마찬가지로, 카스 레이턴시가 15이면 샘플링 선택 제어 신호(CLiN)는 "0001"이 되고 인에이블 선택 제어 신호(CLiM)는 "001"이 된다.
도 3에서의 샘플링 클럭 신호 생성부(312)는, 내부 클럭 신호(PCLK)를 입력받아 N 개의 순차 샘플링 클럭 신호들(도 5에서의 SCLK1 내지 SCLK4 참조)을 생성하고, 샘플링 선택 제어 신호(CLiN)에 상응하도록 N 개의 순차 샘플링 클럭 신호들(도 5에서의 SCLK1 내지 SCLK4 참조)의 순서를 조정하여 N 개의 샘플링 클럭 신호들(SCLKD: 도 5에서의 SCLKD1 내지 SCLKD4 참조)을 출력한다.
도 3에서의 래치 인에이블 신호 공급부(314)는, N 개의 순차 샘플링 클럭 신호들(도 5에서의 SCLK1 내지 SCLK4) 중에서 어느 하나의 순차 샘플링 클럭 신호(도 3 및 도 5에서는 SCLK4)를 입력받아 M 개의 순차 래치 인에이블 신호들(도 5에서의 SLE1 내지 SLE3 참조)을 생성하고, 인에이블 선택 제어 신호(CLiM)에 상응하도록 M 개의 순차 래치 인에이블 신호들(도 5에서의 SLE1 내지 SLE3 참조)의 순서를 조정 하여 M 개의 래치 인에이블 신호들(SLED: 도 5에서의 SLED1 내지 SLED3 참조)을 출력한다.
이하에서는, 도 5를 참조하여 샘플링 클럭 신호 생성부(312), 래치 인에이블 신호 공급부(314) 및 MN 래치부(311)의 동작을 설명한다.
도 5는 도 3에서의 샘플링 클럭 신호 생성부(312), 래치 인에이블 신호 공급부(314) 및 MN 래치부(311)의 구성예를 나타내는 도면이다. 도 5에서의 SNF1 내지 SNF4 및 NMUX1 내지 NMUX 4는 도 3에서의 샘플링 클럭 신호 생성부(312)를 구성한다. 도 5에서의 SMF1 내지 SMF3, MMUX1 내지 MMUX 3, M11 내지 M34 및 OR1 내지 OR4는 도 3에서의 래치 인에이블 신호 공급부(314)를 구성한다. 도 5에서의 L11 내지 L34는 도 3에서의 MN 래치부(311)를 구성한다.
도 5에서의 샘플링 클럭 신호 생성부는 쉬프트 레지스터부(shift register unit. SNF1 내지 SNF4) 및 멀티플렉서부(NMUX1 내지 NMUX 4)를 구비한다. 쉬프트 레지스터부 SNF1 내지 SNF4는 내부 클럭 신호(PCLK)를 입력받아 N 개의 순차 샘플링 클럭 신호들(SCLK1 내지 SCLK4)을 생성한다. 멀티플렉서부(NMUX1 내지 NMUX 4)는 샘플링 선택 제어 신호(CLiN)에 상응하도록 N 개의 순차 샘플링 클럭 신호들(SCLK1 내지 SCLK4)의 순서를 조정하여 N 개의 샘플링 클럭 신호들(SCLKD1 내지 SCLKD4)을 출력한다.
도 6a는 도 5에서의 멀티플렉서부(NMUX1 내지 NMUX 4)의 구성예를 나타내는 도면이다.
도 6a에 도시된 바와 같이, 도 5에서의 멀티플렉서부는, 샘플링 선택 제어 신호(CLiN1 내지 CLiN4)에 응답하여 N 개의 순차 샘플링 클럭 신호들(SCLK1 내지 SCLK4) 중에서 어느 하나의 순차 샘플링 클럭 신호를 제 1 샘플링 클럭 신호(SCLKD1)로서 출력하는 제 1 멀티플렉서 NMUX1 내지 샘플링 선택 제어 신호(CLiN1 내지 CLiN4)에 응답하여 N 개의 순차 샘플링 클럭 신호들(SCLK1 내지 SCLK4) 중에서 어느 하나의 순차 샘플링 클럭 신호를 제 N 샘플링 클럭 신호(SCLKD4)로서 출력하는 제 N 멀티플렉서 NMUX4를 구비한다.
도 5에서의 래치 인에이블 신호 공급부는 쉬프트 레지스터부(SMF1 내지 SMF3), 제 1 멀티플렉서부(MMUX1 내지 MMUX 3), 제 2 멀티플렉서부(M11 내지 M34) 및 선택 제어부(OR1 내지 OR4)를 구비한다.
쉬프트 레지스터부 SMF1 내지 SMF3는, 제 1 순차 샘플링 클럭 신호(SCLK1) 내지 제 N 순차 샘플링 클럭 신호(SCLK4) 중에서 제 N 순차 샘플링 클럭 신호(SCLK4)를 입력받아 M 개의 순차 래치 인에이블 신호들(SLE1 내지 SLE3)을 생성한다. 제 1 멀티플렉서부(MMUX1 내지 MMUX 3)는 인에이블 선택 제어 신호(CLiM)에 상응하도록 M 개의 순차 래치 인에이블 신호들(SLE1 내지 SLE3)의 순서를 조정하여 M 개의 래치 인에이블 신호들(SLED1 내지 SLED3)을 출력한다.
도 6b는 도 5에서의 제 1 멀티플렉서부(MMUX1 내지 MMUX 3)의 구성예를 나타내는 도면이다.
도 6b에 도시된 바와 같이, 도 5에서의 제 1 멀티플렉서부는, 인에이블 선택 제어 신호(CLiM1 내지 CLiM3)에 응답하여 M 개의 순차 래치 인에이블 신호들(SLE1 내지 SLE3) 중에서 어느 하나의 순차 래치 인에이블 신호를 제 1 래치 인에이블 신 호(SLED1)로서 출력하는 제 1 멀티플렉서 MMUX1 내지 인에이블 선택 제어 신호(CLiM1 내지 CLiM3)에 응답하여 M 개의 순차 래치 인에이블 신호들(SLE1 내지 SLE3) 중에서 어느 하나의 순차 래치 인에이블 신호를 제 M 래치 인에이블 신호(SLED3)로서 출력하는 제 M 멀티플렉서 MMUX3를 구비한다.
도 5에서의 제 2 멀티플렉서부는 M 행 N 열의 인에이블 멀티플렉서들(M11 내지 M34)을 구비한다. 각각의 인에이블 멀티플렉서는, M 개의 래치 인에이블 신호들(SLED1 내지 SLED3) 중에서 2 이상의 래치 인에이블 신호들을 입력받으며(도 5에서는 2 개의 래치 인에이블 신호들을 입력받는 실시예가 도시됨), 2 이상의 래치 인에이블 신호들 중에서 어느 하나의 래치 인에이블 신호를 상응하는 레이턴시 래치로 출력한다.
도 5에서의 선택 제어부(OR1 내지 OR4)는 샘플링 선택 제어 신호(CLiN1 내지 CLiN4)를 입력받아 N 개의 선택 신호들(SEL1 내지 SEL4)을 생성하며, N 개의 선택 신호들(SEL1 내지 SEL4)을 상응하는 열(column)의 인에이블 멀티플렉서들로 각각 출력한다. N 개의 선택 신호들(SEL1 내지 SEL4) 각각은 상응하는 열(column)의 인에이블 멀티플렉서들의 출력을 제어한다. 예컨대, 제 1 선택 신호(SEL1)는 제 1 열의 인에이블 멀티플렉서들(M11, M21, M31)의 출력을 제어한다.
도 5에 도시된 바와 같이, 선택 제어부는, 한쪽 입력 단자로 샘플링 선택 제어 신호의 제 1 비트(CLiN1)를 입력받으며 제 1 선택 신호(SEL1)를 제 1 열의 인에이블 멀티플렉서들(M11, M21, M31)로 출력하는 제 1 OR 게이트(OR1) 내지 한쪽 입력 단자로 샘플링 선택 제어 신호의 제 N 비트(CLiN4)를 입력받으며 제 N 선택 신 호(SEL4)를 제 N 열의 인에이블 멀티플렉서들(M14, M24, M34)로 출력하는 제 N OR 게이트(OR4)를 구비한다. 제 k(도 5에서 k = 1, 2, 3) OR 게이트의 다른쪽 입력 단자는 제 k+1 OR 게이트의 출력 단자에 접속되며, 제 N OR 게이트(OR4)의 다른쪽 입력 단자는 접지 전압에 연결된다.
도 3에서의 MN 래치부(311)는, 도 3, 도 5 및 도 8에 도시된 바와 같이, M 행 N 열의 레이턴시 래치들(L11 내지 L34)을 구비한다. 각각의 레이턴시 래치는 입력 단자 D, 출력 단자 Q, 클럭 입력 단자 및 인에이블 단자 LE를 구비한다.
도 5에서 레이턴시 래치들(L11 내지 L34) 각각은, 인에이블 단자 LE로 입력되는 어느 하나의 래치 인에이블 신호 및 클럭 입력 단자로 입력되는 어느 하나의 샘플링 클럭 신호에 응답하여, 입력 단자 D로 입력되는 내부 독출 명령(PREAD)을 래치(latch)한다. 예컨대, 레이턴시 래치들(L11 내지 L34) 각각은, 인에이블 단자 LE로 입력되는 래치 인에이블 신호가 하이(high) 레벨인 구간에서, 클럭 입력 단자로 입력되는 샘플링 클럭 신호의 상승 에지(rising edge)에 응답하여, 입력 단자 D로 입력되는 내부 독출 명령(PREAD)을 래치(latch)할 수 있다. 어느 레이턴시 래치에 어느 샘플링 클럭 신호 및 어느 래치 인에이블 신호를 인가할 것인가는 카스 레이턴시(CLi)로부터 생성되는 샘플링 선택 제어 신호(CLiN) 및 인에이블 선택 제어 신호(CLiM)에 의하여 결정된다. 내부 독출 명령(PREAD)이 레이턴시 래치들(L11 내지 L34) 중에서 카스 레이턴시(CLi)에 상응하는 레이턴시 래치에 래치(latch)된다는 것은, 레이턴시 래치들(L11 내지 L34) 중에서 카스 레이턴시(CLi)에 상응하는 레이턴시 래치에는 하이(high) 레벨값이 래치되고 그 외의 레이턴시 래치들에는 로 우(low) 레벨값이 래치되는 것으로 해석할 수 있다.
이하에서는 도 7을 참조하여, 도 3 및 도 5에서 내부 독출 명령(PREAD)이 레이턴시 래치들(L11 내지 L34)에 래치되는 과정을 살펴본다.
도 7은 도 5에 도시된 여러 신호들의 타이밍을 예시하는 도면이다.
도 7에는 외부 클럭(EXCLK), 독출 명령(READ CMD), 독출 명령 RD가 인가되고 tREAD 만큼의 지연 후에 생성되는 내부 독출 명령(PREAD), 내부 클럭 신호(PCLK), N 개의 순차 샘플링 클럭 신호들(SCLK1 내지 SCLK4), M 개의 순차 래치 인에이블 신호들(SLE1 내지 SLE3)이 도시되어 있다. 그리고, 도 7에서 LO11 내지 LO34 각각은 레이턴시 래치들(L11 내지 L34) 각각에 래치되는 값을 표시한다.
예컨대, 레이턴시 래치 L14에 내부 독출 명령(PREAD)이 래치되는 경우를 살펴 본다.
샘플링 선택 제어 신호(CLiN)에 의하여 제 4 순차 샘플링 클럭 신호(SCLK4)가 제 4 샘플링 클럭 신호(SCLKD4)로서 레이턴시 래치 L14에 인가되고 인에이블 선택 제어 신호(CLiM)에 의하여 제 1 순차 래치 인에이블 신호(SLE1)가 제 3 래치 인에이블 신호(SLED3)로서 레이턴시 래치 L14에 인가되는 경우에, 제 4 샘플링 클럭 신호(SCLKD4. 도 7에서의 SCLK4에 대응)의 상승 에지 타이밍 T2에서, 하이 레벨값을 갖는 내부 독출 명령(PREAD)이 레이턴시 래치 L14에 래치(latch)된다. 도 7에서 제 3 순차 샘플링 클럭 신호(SCLK3. 어느 하나의 샘플링 클럭 신호에 대응)의 상승 에지 타이밍 T1에서도 내부 독출 명령(PREAD)이 하이 레벨값을 갖지만, 타이밍 T1은 순차 래치 인에이블 신호(어느 하나의 래치 인에이블 신호에 대응)가 하 이(high) 레벨인 구간에 해당되지 않으므로, 해당 레이턴시 래치에 하이 레벨값이 래치되지 않는다. 제 4 샘플링 클럭 신호(SCLKD4. 도 7에서의 SCLK4에 대응)의 상승 에지 타이밍 T3에서, 레이턴시 래치 L14에 래치되는 값은 로우 레벨로 변한다. 레이턴시 래치 L14 외의 레이턴시 래치들(L11 내지 L13 및 L21 내지 34)에는, 도 7에 예시된 바와 같이(LO11 내지 LO13 및 LO21 내지 LO34 참조), 로우 레벨값이 래치된다.
도 3에서의 전달 제어 신호 생성부(315)는 데이터 출력 클럭 신호(CLKDQ)로부터 생성되는 N 개의 전달 제어 신호들(TCLK: 도 8에서의 TCLK1 내지 TCLK4 참조)에 기초하여, 레이턴시 래치들(L11 내지 L34) 각각의 출력을 제어한다.
도 3에서의 출력 제어 신호 생성부(316)는 N 개의 전달 제어 신호들(도 8에서의 TCLK1 내지 TCLK4) 중에서 어느 하나의 전달 제어 신호(도 3 및 도 8에서는 TCLK1)를 입력받아 M 개의 출력 제어 신호들(TLE: 도 8에서의 TLE1 내지 TLE3 참조)을 생성하고, M 개의 출력 제어 신호들(도 8에서의 TLE1 내지 TLE3)에 기초하여 행(row) 단위로 레이턴시 래치들(L11 내지 L34)의 출력을 제어한다.
이하에서는, 도 8을 참조하여 전달 제어 신호 생성부(315), 출력 제어 신호 생성부(316) 및 출력 래치(317)의 동작을 설명한다.
도 8은 도 3에 도시된 MN 래치부(311), 전달 제어 신호 생성부(315), 출력 제어 신호 생성부(316) 및 출력 래치(317)의 구성예를 나타내는 도면이다. 도 8에서의 L11 내지 L34는 도 3에서의 MN 래치부(311)를 구성한다. 도 8에서의 TNF1 내지 TNF4 및 G11 내지 G34는 도 3에서의 전달 제어 신호 생성부(315)를 구성한다. 도 5에서의 TMF1 내지 TMF3 및 GM1 내지 GM3는 도 3에서의 출력 제어 신호 생성부(316)를 구성한다. 도 8에서의 L_out은 도 3에서의 출력 래치(317)를 구성한다.
도 8에서의 전달 제어 신호 생성부는 쉬프트 레지스터부(shift register unit. TNF1 내지 TNF4) 및 M 행 N 열의 전송 스위치들(G11 내지 G34)을 구비한다. 쉬프트 레지스터부 TNF1 내지 TNF4는 데이터 출력 클럭 신호(CLKDQ)를 입력받아 N 개의 전달 제어 신호들(TCLK1 내지 TCLK4)을 생성한다. M 행 N 열의 전송 스위치들(G11 내지 G34)은, N 개의 전달 제어 신호들(TCLK1 내지 TCLK4)에 응답하여, 열(column) 단위로 M 행 N 열의 레이턴시 래치들(L11 내지 L34)의 출력을 제어한다.
한편, 쉬프트 레지스터부 TNF1 내지 TNF4는 지연 동기 루프(DLL: Delayed Locked Loop. 도 1의 104 참조)로부터 데이터 출력 클럭 신호(CLKDQ)를 입력받을 수 있다. 이 경우, 데이터 출력 클럭 신호(CLKDQ)는 지연 동기 루프(DLL. 도 1의 104 참조)가 외부 클럭(EXCLK)을 입력받아 생성하는 클럭 신호에 해당한다.
도 8에서의 출력 제어 신호 생성부는 쉬프트 레지스터부(TMF1 내지 TMF3) 및 출력 스위치부(GM1 내지 GM3)를 구비한다. 쉬프트 레지스터부 TMF1 내지 TMF3는 제 1 전달 제어 신호(TCLK1) 내지 제 N 전달 제어 신호(TCLK4) 중에서 제 1 전달 제어 신호(TCLK1)를 입력받아 M 개의 출력 제어 신호들(TLE1 내지 TLE3)을 생성한다. 출력 스위치부는, 제 1 출력 제어 신호(TLE1)에 응답하여 제 1 행의 레이턴시 래치들(L11, L12, L13, L14)의 출력을 제어하는 제 1 전송 스위치(GM1) 내지 제 M 출력 제어 신호(TLE3)에 응답하여 제 M 행의 레이턴시 래치들(L31, L32, L33, L34)의 출 력을 제어하는 제 M 전송 스위치(GM3)를 구비한다.
도 8에서의 출력 래치(L_out)는 M 개의 출력 제어 신호들(TLE1 내지 TLE3) 및 N 개의 전달 제어 신호들(TCLK1 내지 TCLK4)에 의하여 제어되는 레이턴시 래치들(L11 내지 L34)의 출력을 순차적으로 입력받아 레이턴시 신호(S_LATENCY)를 생성한다.
이하에서는 도 9를 참조하여, 레이턴시 래치들(L11 내지 L34)의 출력으로부터 레이턴시 신호(S_LATENCY)가 생성되는 과정을 살펴본다.
도 9는 도 8에 도시된 여러 신호들의 타이밍을 예시하는 도면이다.
도 9에는 외부 클럭(EXCLK), 독출 명령(READ CMD), 독출 명령 RD가 인가되고 tREAD 만큼의 지연 후에 생성되는 내부 독출 명령(PREAD), 데이터 출력 클럭 신호(CLKDQ), N 개의 전달 제어 신호들(TCLK1 내지 TCLK4), M 개의 출력 제어 신호들(TLE1 내지 TLE3), 레이턴시 래치들(L11 내지 L34) 각각의 출력(LO11 내지 LO34), 레이턴시 신호(S_LATENCY) 및 출력 데이터(DOUT)가 도시되어 있다. 도 9에서 레이턴시 래치들(L11 내지 L34) 각각의 출력(LO11 내지 LO34)은 도 7에서 레이턴시 래치들(L11 내지 L34) 각각에 래치된 값(LO11 내지 LO34)에 대응된다.
제 1 출력 제어 신호(TLE1)가 하이 레벨인 구간에서, 도 8에서의 G11 내지 G14가 순차적으로 턴 온(turn on)되어, 레이턴시 래치 L11에 래치된 값 내지 레이턴시 래치 L14에 래치된 값이 순차적으로 출력된다. 다음으로, 제 2 출력 제어 신호(TLE2)가 하이 레벨인 구간에서, 도 8에서의 G21 내지 G24가 순차적으로 턴 온되어, 레이턴시 래치 L21에 래치된 값 내지 레이턴시 래치 L24에 래치된 값이 순차적 으로 출력된다. 마지막으로, 제 M 출력 제어 신호(TLE3)가 하이 레벨인 구간에서, 도 8에서의 G31 내지 G34가 순차적으로 턴 온되어, 레이턴시 래치 L31에 래치된 값 내지 레이턴시 래치 L34에 래치된 값이 순차적으로 출력된다. 결과적으로, 도 9에 도시된 바와 같은 레이턴시 신호(S_LATENCY)가 생성된다. 레이턴시 신호(S_LATENCY)에 응답하여, 데이터 출력 버퍼(도 1에서의 120 참조)는 출력 데이터(DOUT에서의 DQ)를 외부로 출력한다.
이상에서는, 12 가지의 카스 레이턴시 모드를 지원하기 위하여 3 행 4 열의 레이턴시 래치들을 구비하는 레이턴시 신호 생성기를 살펴 보았다. 만약 20 가지의 카스 레이턴시 모드를 지원해야 한다면, 본 발명에 따른 레이턴시 신호 생성기는 4 행 5 열의 레이턴시 래치들을 구비할 수 있다.
도 3과 같은 구조를 갖는 레이턴시 신호 생성기는, 도 2와 같은 구조를 갖는 레이턴시 신호 생성기에 비하여, 더 적은 수의 플립플록들(또는 래치들)과 더 적은 수의 멀티플렉서들을 구비한다. 비록 도 3에서의 L11 내지 L34의 갯수와 도 2에서의 F201 내지 F212의 갯수는 동일하지만, 그 외의 부분에서 요구되는 플립플록들(또는 래치들)과 멀티플렉서들의 갯수는 도 3의 경우가 도 2의 경우보다 적기 때문이다. 예컨대, 도 2의 경우에는 12:1 멀티플렉서(2:1 멀티플렉서 11 개로 구현) 12 개(MUX01 내지 MUX12)가 필요하지만, 도 3의 경우에는 4:1 멀티플렉서 4 개(NMUX1 내지 NMUX4), 3:1 멀티플렉서 3 개(MMUX1 내지 MMUX3), 그리고 2:1 멀티플렉서 12개(M11 내지 M34)가 필요할 뿐이다. 이와 같이 본 발명에 따른 레이턴시 신호 생성기는 더 적은 수의 플립플록들(또는 래치들)과 더 적은 수의 멀티플렉서들을 구비 하므로, 레이턴시 신호 생성기의 회로 구현 면적을 감소시킬 수 있고, 레이턴시 신호 생성 동작에서의 논리 지연(logic delay)을 줄일 수 있다.
본 발명은 다음과 같이 방법 발명의 측면에서 파악될 수도 있다. 즉, M 행 N 열의 레이턴시 래치들을 이용하여 레이턴시 신호를 생성하는 방법에 있어서, 본 발명에 따른 레이턴시 신호 생성 방법은 다음과 같은 단계를 구비할 수 있다.
먼저, 내부 클럭 신호(PCLK)에 기초하여 N 개의 순차 샘플링 클럭 신호들(SCLK1 내지 SCLK4)을 생성하고, 카스 레이턴시(CAS Latency)에 상응하도록 N 개의 순차 샘플링 클럭 신호들(SCLK1 내지 SCLK4)의 순서를 조정하여 N 개의 샘플링 클럭 신호들(SCLKD1 내지 SCLKD4)을 출력한다.
다음으로, 제 1 순차 샘플링 클럭 신호(SCLK1) 내지 제 N 순차 샘플링 클럭 신호(SCLK4) 중에서 어느 하나의 순차 샘플링 클럭 신호(도 3 및 도 5의 경우에는 SCLK4)에 기초하여 M 개의 순차 래치 인에이블 신호들(SLE1 내지 SLE3)을 생성하고, 카스 레이턴시에 상응하도록 M 개의 순차 래치 인에이블 신호들(SLE1 내지 SLE3)의 순서를 조정하여 M 개의 래치 인에이블 신호들(SLED1 내지 SLED3)을 출력한다.
다음으로, 레이턴시 래치들(L11 내지 L34) 각각으로 입력되는 내부 독출 명령(PREAD)을, N 개의 샘플링 클럭 신호들(SCLKD1 내지 SCLKD4) 및 M 개의 래치 인에이블 신호들(SLED1 내지 SLED3)에 기초하여, 레이턴시 래치들(L11 내지 L34) 각각에 래치(latch)한다. 예컨대, 레이턴시 래치들(L11 내지 L34) 각각은, 레이턴시 래치로 입력되는 래치 인에이블 신호가 하이(high) 레벨인 구간에서, 레이턴시 래 치로 입력되는 샘플링 클럭 신호의 상승 에지(rising edge)에 응답하여, 레이턴시 래치로 입력되는 내부 독출 명령(PREAD)을 래치(latch)할 수 있다.
어느 레이턴시 래치에 어느 샘플링 클럭 신호 및 어느 래치 인에이블 신호를 인가할 것인가는 카스 레이턴시(CLi)에 의하여 결정되므로, 내부 독출 명령(PREAD)은 M 행 N 열의 레이턴시 래치들(L11 내지 L34) 중에서 카스 레이턴시(CLi)에 상응하는 레이턴시 래치에 래치(latch)된다고 할 수 있다. 이 경우, 레이턴시 래치들(L11 내지 L34) 중에서 카스 레이턴시(CLi)에 상응하는 레이턴시 래치에는 하이(high) 레벨값이 래치되고 그 외의 레이턴시 래치들에는 로우(low) 레벨값이 래치되도록 실시예를 구성할 수 있다.
다음으로, 데이터 출력 클럭 신호(CLKDQ)에 기초하여 N 개의 전달 제어 신호들(TCLK1 내지 TCLK4)을 생성하고, 생성된 N 개의 전달 제어 신호들(TCLK1 내지 TCLK4)에 기초하여, 열(column) 단위로 레이턴시 래치들의 출력을 제어한다.
다음으로, 제 1 전달 제어 신호(TCLK1) 내지 제 N 전달 제어 신호(TCLK4) 중에서 어느 하나의 전달 제어 신호(도 3 및 도 8의 경우에는 TCLK1)에 기초하여 M 개의 출력 제어 신호들(TLE1 내지 TLE3)을 생성하고, 생성된 M 개의 출력 제어 신호들(TLE1 내지 TLE3)에 기초하여, 행(row) 단위로 레이턴시 래치들의 출력을 제어한다.
마지막으로, N 개의 전달 제어 신호들(TCLK1 내지 TCLK4) 및 M 개의 출력 제어 신호들(TLE1 내지 TLE3)에 의하여 제어되는 레이턴시 래치들(L11 내지 L34)의 출력(LO11 내지 LO34)을 순차적으로 입력받아 레이턴시 신호(S_LATENCY)를 생성한 다.
본 발명에 따른 레이턴시 신호 생성 방법은 다음과 같이 파악될 수도 있다. 즉, M 행 N 열의 레이턴시 래치들을 이용하여 레이턴시 신호를 생성하는 방법에 있어서, 본 발명에 따른 레이턴시 신호 생성 방법은 다음과 같은 단계를 구비한다.
먼저, 내부 클럭 신호(PCLK)에 기초하여, 카스 레이턴시(CLi)에 상응하는 순서를 갖는 N 개의 샘플링 클럭 신호들(SCLKD1 내지 SCLKD4) 및 M 개의 래치 인에이블 신호들(SLED1 내지 SLED3)을 생성하는 단계가 구비된다.
다음으로, 입력되는 내부 독출 명령(PREAD)을, N 개의 샘플링 클럭 신호들(SCLKD1 내지 SCLKD4) 및 M 개의 래치 인에이블 신호들(SLED1 내지 SLED3)에 기초하여, M 행 N 열의 레이턴시 래치들(L11 내지 L34) 중에서 카스 레이턴시(CLi)에 상응하는 레이턴시 래치에 래치(latch)하는 단계가 구비된다.
다음으로, 데이터 출력 클럭 신호(CLKDQ)에 기초하여, N 개의 전달 제어 신호들(TCLK1 내지 TCLK4) 및 M 개의 출력 제어 신호들(TLE1 내지 TLE3)을 생성하는 단계가 구비된다.
마지막으로, N 개의 전달 제어 신호들(TCLK1 내지 TCLK4)에 기초하여 열(column) 단위로 레이턴시 래치들의 출력을 제어하고, M 개의 출력 제어 신호들(TLE1 내지 TLE3)에 기초하여 행(row) 단위로 레이턴시 래치들의 출력을 제어하여, 순차적으로 출력되는 레이턴시 래치들(L11 내지 L34)의 출력(LO11 내지 LO34)으로부터 레이턴시 신호(S_LATENCY)를 생성하는 단계가 구비된다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였 으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 레이턴시 신호 생성기는 종래의 레이턴시 신호 생성기에 비하여 더 적은 수의 플립플록들(또는 래치들)과 더 적은 수의 멀티플렉서들을 구비하므로, 레이턴시 신호 생성기의 회로 구현 면적을 감소시킬 수 있고, 레이턴시 신호 생성 동작에서의 논리 지연(logic delay)을 줄일 수 있다.

Claims (20)

  1. 카스 레이턴시(CAS Latency)를 입력받아 상기 카스 레이턴시에 상응하는 샘플링 선택 제어 신호 및 인에이블 선택 제어 신호를 출력하는 레이턴시 제어부;
    내부 클럭 신호를 입력받아 N 개의 순차 샘플링 클럭 신호들을 생성하고, 상기 샘플링 선택 제어 신호에 상응하도록 상기 N 개의 순차 샘플링 클럭 신호들의 순서를 조정하여 N 개의 샘플링 클럭 신호들을 출력하는 샘플링 클럭 신호 생성부;
    상기 N 개의 순차 샘플링 클럭 신호들 중에서 어느 하나의 순차 샘플링 클럭 신호를 입력받아 M 개의 순차 래치 인에이블 신호들을 생성하고, 상기 인에이블 선택 제어 신호에 상응하도록 상기 M 개의 순차 래치 인에이블 신호들의 순서를 조정하여 M 개의 래치 인에이블 신호들을 출력하는 래치 인에이블 신호 공급부;
    입력되는 내부 독출 명령을 어느 하나의 래치 인에이블 신호 및 어느 하나의 샘플링 클럭 신호에 응답하여 각각 래치(latch)하는 M 행 N 열의 레이턴시 래치들을 구비하는 MN 래치부;
    데이터 출력 클럭 신호로부터 생성되는 N 개의 전달 제어 신호들에 기초하여, 상기 레이턴시 래치들 각각의 출력을 제어하는 전달 제어 신호 생성부;
    상기 N 개의 전달 제어 신호들 중에서 어느 하나의 전달 제어 신호를 입력받아 M 개의 출력 제어 신호들을 생성하고, 상기 M 개의 출력 제어 신호들에 기초하여 행 단위로 상기 레이턴시 래치들의 출력을 제어하는 출력 제어 신호 생성부; 및
    상기 M 개의 출력 제어 신호들 및 상기 N 개의 전달 제어 신호들에 의하여 제어되는 상기 레이턴시 래치들의 출력을 순차적으로 입력받아 레이턴시 신호를 생성하는 출력 래치;
    를 구비하는 레이턴시 신호 생성기.
  2. 제 1 항에 있어서, 상기 레이턴시 제어부는,
    M 개의 입력 단자를 구비하며 상기 샘플링 선택 제어 신호의 각 비트를 생성하는 N 개의 OR 게이트들; 및
    N 개의 입력 단자를 구비하며 상기 인에이블 선택 제어 신호의 각 비트를 생성하는 M 개의 OR 게이트들;
    을 구비하는 것을 특징으로 하는 레이턴시 신호 생성기.
  3. 제 1 항에 있어서, 상기 샘플링 클럭 신호 생성부는,
    상기 내부 클럭 신호를 입력받아 상기 N 개의 순차 샘플링 클럭 신호들을 생성하는 쉬프트 레지스터(shift register)부; 및
    상기 샘플링 선택 제어 신호에 상응하도록 상기 N 개의 순차 샘플링 클럭 신호들의 순서를 조정하여 상기 N 개의 샘플링 클럭 신호들으로서 출력하는 멀티플렉서부;
    를 구비하는 것을 특징으로 하는 레이턴시 신호 생성기.
  4. 제 3 항에 있어서, 상기 멀티플렉서부는,
    상기 샘플링 선택 제어 신호에 응답하여, 상기 N 개의 순차 샘플링 클럭 신호들 중에서 어느 하나의 순차 샘플링 클럭 신호를 제 1 샘플링 클럭 신호로서 출력하는 제 1 멀티플렉서; 내지
    상기 샘플링 선택 제어 신호에 응답하여, 상기 N 개의 순차 샘플링 클럭 신호들 중에서 어느 하나의 순차 샘플링 클럭 신호를 제 N 샘플링 클럭 신호로서 출력하는 제 N 멀티플렉서;
    를 구비하는 것을 특징으로 하는 레이턴시 신호 생성기.
  5. 제 1 항에 있어서,
    상기 N 개의 순차 샘플링 클럭 신호들 중에서 어느 하나의 순차 샘플링 클럭 신호는,
    제 1 순차 샘플링 클럭 신호 내지 제 N 순차 샘플링 클럭 신호 중에서 상기 제 N 순차 샘플링 클럭 신호인 것을 특징으로 하는 레이턴시 신호 생성기.
  6. 제 5 항에 있어서, 상기 래치 인에이블 신호 공급부는,
    상기 제 N 순차 샘플링 클럭 신호를 입력받아 상기 M 개의 순차 래치 인에이블 신호들을 생성하는 쉬프트 레지스터(shift register)부;
    상기 인에이블 선택 제어 신호에 상응하도록 상기 M 개의 순차 래치 인에이블 신호들의 순서를 조정하여 상기 M 개의 래치 인에이블 신호들으로서 출력하는 제 1 멀티플렉서부;
    상기 M 개의 래치 인에이블 신호들 중에서 2 이상의 래치 인에이블 신호들을 각각 입력받으며, 상기 2 이상의 래치 인에이블 신호들 중에서 어느 하나의 래치 인에이블 신호를 상응하는 레이턴시 래치로 각각 출력하는 M 행 N 열의 인에이블 멀티플렉서들을 구비하는 제 2 멀티플렉서부; 및
    상기 샘플링 선택 제어 신호를 입력받아 N 개의 선택 신호들을 생성하며, 상기 N 개의 선택 신호들을 상응하는 열(column)의 인에이블 멀티플렉서들로 각각 출력하여, 상기 2 이상의 래치 인에이블 신호들 중에서 어느 하나의 래치 인에이블 신호가 상기 상응하는 레이턴시 래치로 출력되도록 제어하는 선택 제어부;
    를 구비하는 것을 특징으로 하는 레이턴시 신호 생성기.
  7. 제 6 항에 있어서, 상기 제 1 멀티플렉서부는,
    상기 인에이블 선택 제어 신호에 응답하여, 상기 M 개의 순차 래치 인에이블 신호들 중에서 어느 하나의 순차 래치 인에이블 신호를 제 1 래치 인에이블 신호로서 출력하는 제 1 멀티플렉서; 내지
    상기 인에이블 선택 제어 신호에 응답하여, 상기 M 개의 순차 래치 인에이블 신호들 중에서 어느 하나의 순차 래치 인에이블 신호를 제 M 래치 인에이블 신호로서 출력하는 제 M 멀티플렉서;
    를 구비하는 것을 특징으로 하는 레이턴시 신호 생성기.
  8. 제 6 항에 있어서, 상기 선택 제어부는,
    한쪽 입력 단자로 상기 샘플링 선택 제어 신호의 제 1 비트를 입력받으며, 상기 N 개의 선택 신호들 중의 제 1 선택 신호를 제 1 열의 인에이블 멀티플렉서들로 출력하는 제 1 OR 게이트; 내지
    한쪽 입력 단자로 상기 샘플링 선택 제어 신호의 제 N 비트를 입력받으며, 상기 N 개의 선택 신호들 중의 제 N 선택 신호를 제 N 열의 인에이블 멀티플렉서들로 출력하는 제 N OR 게이트;를 구비하고,
    제 k(k = 1, 2, 3, ..., N-1) OR 게이트의 다른쪽 입력 단자는 제 k+1 OR 게이트의 출력 단자에 접속되며,
    상기 제 N OR 게이트의 다른쪽 입력 단자는 접지 전압에 연결되는 것을 특징으로 하는 레이턴시 신호 생성기.
  9. 제 1 항에 있어서,
    상기 M 행 N 열의 레이턴시 래치들 각각은,
    레이턴시 래치로 입력되는 래치 인에이블 신호가 하이(high) 레벨인 구간에서, 레이턴시 래치로 입력되는 샘플링 클럭 신호의 상승 에지(rising edge)에 응답하여, 상기 내부 독출 명령을 래치(latch)하는 것을 특징으로 하는 레이턴시 신호 생성기.
  10. 제 1 항에 있어서, 상기 전달 제어 신호 생성부는,
    상기 데이터 출력 클럭 신호를 입력받아 상기 N 개의 전달 제어 신호들을 생 성하는 쉬프트 레지스터(shift register)부; 및
    상기 N 개의 전달 제어 신호들에 응답하여, 열(column) 단위로 상기 M 행 N 열의 레이턴시 래치들의 출력을 제어하는 M 행 N 열의 전송 스위치들을 구비하는 전달 스위치부;
    를 구비하는 것을 특징으로 하는 레이턴시 신호 생성기.
  11. 제 1 항에 있어서,
    상기 N 개의 전달 제어 신호들 중에서 어느 하나의 전달 제어 신호는,
    제 1 전달 제어 신호 내지 제 N 전달 제어 신호 중에서 상기 제 1 전달 제어 신호인 것을 특징으로 하는 레이턴시 신호 생성기.
  12. 제 11 항에 있어서, 상기 출력 제어 신호 생성부는,
    상기 제 1 전달 제어 신호를 입력받아 상기 M 개의 출력 제어 신호들을 생성하는 쉬프트 레지스터(shift register)부; 및
    상기 M 개의 출력 제어 신호들 중의 제 1 출력 제어 신호에 응답하여 제 1 행의 레이턴시 래치들의 출력을 제어하는 제 1 전송 스위치 내지 상기 M 개의 출력 제어 신호들 중의 제 M 출력 제어 신호에 응답하여 제 M 행의 레이턴시 래치들의 출력을 제어하는 제 M 전송 스위치를 구비하는 출력 스위치부;
    를 구비하는 것을 특징으로 하는 레이턴시 신호 생성기.
  13. 제 1 항에 있어서,
    상기 카스 레이턴시는,
    모드 레지스터(Mode Register)로부터 상기 레이턴시 제어부로 입력되는 것을 특징으로 하는 레이턴시 신호 생성기.
  14. 제 1 항에 있어서,
    상기 데이터 출력 클럭 신호는,
    지연 동기 루프(DLL: Delayed Locked Loop)가 외부 클럭을 입력받아 생성하는 클럭 신호인 것을 특징으로 하는 레이턴시 신호 생성기.
  15. M 행 N 열의 레이턴시 래치들을 이용하여 레이턴시 신호를 생성하는 방법에 있어서,
    내부 클럭 신호에 기초하여 N 개의 순차 샘플링 클럭 신호들을 생성하고, 카스 레이턴시(CAS Latency)에 상응하도록 상기 N 개의 순차 샘플링 클럭 신호들의 순서를 조정하여 N 개의 샘플링 클럭 신호들을 출력하는 단계;
    어느 하나의 순차 샘플링 클럭 신호에 기초하여 M 개의 순차 래치 인에이블 신호들을 생성하고, 상기 카스 레이턴시에 상응하도록 상기 M 개의 순차 래치 인에이블 신호들의 순서를 조정하여 M 개의 래치 인에이블 신호들을 출력하는 단계;
    입력되는 내부 독출 명령을, 상기 N 개의 샘플링 클럭 신호들 및 상기 M 개의 래치 인에이블 신호들에 기초하여, 상기 M 행 N 열의 레이턴시 래치들에 래 치(latch)하는 단계;
    데이터 출력 클럭 신호에 기초하여 N 개의 전달 제어 신호들을 생성하고, 상기 N 개의 전달 제어 신호들에 기초하여, 열(column) 단위로 상기 레이턴시 래치들의 출력을 제어하는 단계;
    어느 하나의 전달 제어 신호에 기초하여 M 개의 출력 제어 신호들을 생성하고, 상기 M 개의 출력 제어 신호들에 기초하여, 행(row) 단위로 상기 레이턴시 래치들의 출력을 제어하는 단계; 및
    상기 레이턴시 래치들의 출력을 순차적으로 입력받아 상기 레이턴시 신호를 생성하는 단계;
    를 구비하는 레이턴시 신호 생성 방법.
  16. 제 15 항에 있어서,
    상기 어느 하나의 순차 샘플링 클럭 신호는,
    상기 N 개의 순차 샘플링 클럭 신호들(제 1 순차 샘플링 클럭 신호 내지 제 N 순차 샘플링 클럭 신호) 중에서 상기 제 N 순차 샘플링 클럭 신호인 것을 특징으로 하는 레이턴시 신호 생성 방법.
  17. 제 15 항에 있어서,
    상기 M 행 N 열의 레이턴시 래치들 각각은,
    레이턴시 래치로 입력되는 래치 인에이블 신호가 하이(high) 레벨인 구간에 서, 레이턴시 래치로 입력되는 샘플링 클럭 신호의 상승 에지(rising edge)에 응답하여, 상기 내부 독출 명령을 래치(latch)하는 것을 특징으로 하는 레이턴시 신호 생성 방법.
  18. 제 15 항에 있어서,
    상기 내부 독출 명령은,
    상기 M 행 N 열의 레이턴시 래치들 중에서 상기 카스 레이턴시에 상응하는 레이턴시 래치에 래치(latch)되는 것을 특징으로 하는 레이턴시 신호 생성 방법.
  19. 제 18 항에 있어서,
    상기 카스 레이턴시에 상응하는 레이턴시 래치에는 하이 레벨값이 래치되고,
    상기 M 행 N 열의 레이턴시 래치들 중에서 그 외의 레이턴시 래치들에는 로우 레벨값이 래치되는 것을 특징으로 하는 레이턴시 신호 생성 방법.
  20. M 행 N 열의 레이턴시 래치들을 이용하여 레이턴시 신호를 생성하는 방법에 있어서,
    내부 클럭 신호에 기초하여, 카스 레이턴시(CAS Latency)에 상응하는 순서를 갖는 N 개의 샘플링 클럭 신호들 및 M 개의 래치 인에이블 신호들을 생성하는 단계;
    입력되는 내부 독출 명령을, 상기 N 개의 샘플링 클럭 신호들 및 상기 M 개 의 래치 인에이블 신호들에 기초하여, 상기 M 행 N 열의 레이턴시 래치들 중에서 상기 카스 레이턴시에 상응하는 레이턴시 래치에 래치(latch)하는 단계;
    데이터 출력 클럭 신호에 기초하여, N 개의 전달 제어 신호들 및 M 개의 출력 제어 신호들을 생성하는 단계; 및
    상기 N 개의 전달 제어 신호들에 기초하여 열(column) 단위로 상기 레이턴시 래치들의 출력을 제어하고, 상기 M 개의 출력 제어 신호들에 기초하여 행(row) 단위로 상기 레이턴시 래치들의 출력을 제어하여, 순차적으로 출력되는 상기 레이턴시 래치들의 출력으로부터 상기 레이턴시 신호를 생성하는 단계;
    를 구비하는 레이턴시 신호 생성 방법.
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