KR20040005517A - 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어 회로 및 그 방법 - Google Patents

고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어 회로 및 그 방법 Download PDF

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Abstract

고주파수 동작을 위한 동기식 반도체 장치의 레이턴시 제어 회로 및 그 방법이 개시된다. 본 발명의 레이턴시 제어 회로는 출력 데이터의 발생시점을 결정하는 레이턴시 제어 신호를 발생하는 회로로서, 샘플링 클럭 발생회로, 트랜스퍼 제어 신호 발생 회로 및 레이턴시 제어 신호 발생회로를 구비한다. 샘플링 클럭 발생회로는 소정의 샘플링 마스터 클럭을 수신하여 위상이 다른 다수의 샘플링 클럭을 발생한다. 트랜스퍼 제어 신호 발생회로는 소정의 출력 클럭을 수신하여 위상이 다른 다수의 트랜스퍼 제어 신호들을 발생한다. 그리고, 레이턴시 제어 신호 발생회로는 다수의 샘플링 클럭에 응답하여 소정의 독출 정보를 래치하고, 다수의 트랜스퍼 제어 신호에 응답하여 래치된 독출 정보를 레이턴시 제어 신호로 출력한다. 출력 클럭은 외부로부터 인가되는 외부 클럭에 비하여 소정의 제1 시간(tSAC) 만큼 앞선(lead) 신호이고, 샘플링 마스터 클럭은 외부 클럭에 비하여 소정의 제2 시간(tREAD) 만큼 뒤지고(lag), 출력 클럭에 비하여 소정의 지연시간 차를 가지는 신호이다. 본 발명의 레이턴시 제어 회로에 의하면, 반도체 장치의 고주파수 동작에서도 레이턴시 제어 신호 발생을 위한 로직 처리 시간이 증가되지 않는다. 따라서, 이를 구비하는 동기식 반도체 장치의 동작 속도가 향상될 수 있다.

Description

고주파수 동작을 위한 동기식 반도체 장치의 레이턴시 제어 회로 및 그 방법{Latency control circuit and Method there-of for high frequency operation in synchronous semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히, 고주파수으로 동작하는 동기식 반도체 장치에서 출력 데이터가 정해진 클럭 싸이클 후에 출력될 수 있도록 제어해주는 레이턴시(latency) 제어 회로 및 그 방법에 관한 것이다.
동기식 반도체 장치는 외부로부터 인가되는 외부 클럭에 동기되어 데이터를 입출력한다. 반도체 장치의 외부 인터페이스가 외부 클럭에 동기되어 이루어지므로, 컨트롤러(controller)가 독출 명령을 준 후 몇 번째 클럭 싸이클에서 유효한 데이터가 출력되어야 하는지를 미리 설정할 수 있다.
카스 레이턴시(CAS latency)는 독출 명령(read command)이 반도체 장치에 인가된 시점부터 반도체 장치의 외부로 유효 데이터가 출력되기까지의 시간을 외부 클럭 싸이클(tCC)의 배수로 표현하는 것으로서, 디램의 AC 파라미터의 일종이다. 예를 들어, 카스 레이턴시가 2인 경우 독출 명령이 인가되는 외부 클럭 싸이클로부터 2 클럭 싸이클 후의 외부 클럭 싸이클에 맞추어 데이터가 외부로 출력되어야 한다.
그러므로, 동기식 반도체 장치는 독출 명령에 응답하여 내부적으로 데이터를 독출하여, 정해진 클럭 싸이클 후, 즉 설정된 카스 레이턴시에 대응하는 클럭 싸이클 후에 출력하여야 한다.
상기와 같이, 동기식 반도체 장치에서 출력 데이터가 정해진 클럭 싸이클 후에 출력될 수 있도록 제어해주는 회로가 레이턴시 제어 회로이다.
도 1은 종래의 저주파수로 동작하는 동기식 반도체 장치에서의 레이턴시 제어를 위한 신호 타이밍도이다. 도 1은 외부 클럭(ECLK)의 한 주기, 즉 클럭 싸이클(tCC)이 5ns 보다 큰 경우이다.
외부 클럭(ECLK)의 첫 번째 상승 에지(rising edge)에서 독출 명령(READ CMD)이 입력되면, 소정의 독출 정보 지연시간(이하, tREAD라 함)후에 독출 정보(COSRD)가 발생된다. 독출 정보(COSRD)는 반도체 장치가 독출 모드임을 알려주는 내부 신호로서, 독출 명령(READ CMD)에 응답하여 인에이블되었다가 소정 시간 후에 디스에이블되는 신호이다.
출력 데이터(DQ)를 외부 클럭(ECLK)에 동기시키기 위하여, 반도체 장치의 내부에 구비되는 지연동기루프(Delay Locked Loop, 이하 DLL이라 함)가 작동하여, 출력 클럭(CLKDQ)을 발생한다. 출력 클럭(CLKDQ)은 데이터 출력 경로상의 지연시간을 고려하여, 외부 클럭(ECLK)의 위상보다 소정 시간만큼 빠른 위상을 가진다. 일반적으로, 출력 클럭(CLKDQ)과 출력 데이터(DQ)간의 위상차를 데이터 출력 지연시간(이하 tSAC라 함)으로 표현하는데, 도 1에 도시된 바와 같이, 출력 데이터(DQ)는 외부 클럭(ECLK)에 동기되므로 일반적으로 출력 클럭(CLKDQ)의 상승 에지(rising edge)로부터 외부 클럭(ECLK)의 상승 에지 간의 시간차로 표현하기도 한다.
도 1에 도시된 바와 같이 저주파수로 동작하는 반도체 장치에서는 "tSAC"가 클럭 싸이클(tCC)에 비하여 비교적 적기 때문에, 출력 클럭(CLKDQ)이 독출정보(COSRD)보다 앞서는(lead) 경우가 발생하지 않는다.
따라서, 카스 레이턴시(CL)가 1인 경우에는, 독출 정보(COSRD)가 인에이블되어 있는 구간 동안의 출력 클럭(CLKDQ)(도 1에서는 2번째 출력 클럭 싸이클)으로 출력 데이터(DQ)를 래치하여 데이터 핀으로 출력하면 된다. 그러면, 출력 데이터(DQ)는 독출 명령(READ CMD)이 입력되는 외부 클럭 싸이클의 다음 클럭 싸이클에 동기되어 출력되므로, 카스 레이턴시가 1이 된다. 카스 레이턴시가 1보다 큰 경우에는, 독출 정보(COSRD)가 인에이블되어 있는 구간의 출력 클럭(CLKDQ)으로부터 카스 레이턴시보다 1 적은(CL-1) 클럭 싸이클 후의 출력 클럭(CLKDQ)으로 출력 데이터(DQ)를 래치하면 된다. 즉, 독출 정보(COSRD)를 카스 레이턴시(CL)보다 1 적은 클럭 싸이클 수만큼 쉬프트(shift)하고, 쉬프트된 독출 정보가 인에이블된 구간의 출력 클럭(CLKDQ)으로 출력 데이터를 래치하여 출력하면 된다.
예를 들어, 카스 레이턴시가 2인 경우에는 독출 정보(COSRD)를 1 클럭 싸이클(1tCC) 쉬프트하여 그 때의 출력 클럭(CLKDQ)으로 출력 데이터(DQ)를 래치하면 된다. 그러면, 출력 데이터(DQ)는 독출 명령이 입력되는 외부 클럭(ECLK)으로부터 두 클럭 싸이클 후의 외부 클럭에 동기되어 출력되므로, 카스 레이턴시가 2가 된다.
상기와 같이, 저주파수로 동작하는 반도체 장치에서는 레이턴시 제어가 비교적 간단하다. 그런데, 반도체 장치의 동작 속도가 증가할수록, 즉 고주파수로 동작할수록 레이턴시 제어가 복잡해진다.
도 2는 종래의 고주파수로 동작하는 동기식 반도체 장치에서의 레이턴시 제어를 위한 신호 타이밍도이다. 도 2는 외부 클럭의 한 싸이클, 즉 클럭 싸이클(tCC)이 5ns보다 적은 경우이다.
동기식 반도체 장치는 고주파수로 동작할수록 외부 클럭(ECLK)의 주기가 상당히 짧아진다. 그런데, tREAD 나 tSAC는 외부 클럭(ECLK)의 주파수와 무관한 어느 정도의 절대적인 시간이다. 따라서, tSAC가 한 클럭 싸이클(1tCC)보다 앞서게 되어, 출력 클럭(CLKDQ)이 독출 정보(COSRD)의 발생 시점보다 앞서는 경우가 발생한다.
종래 기술에서는 출력 클럭(CLKDQ)이 독출 정보의 발생 시점보다 앞서는 경우에 독출 정보(COSRD)를 원하는 클럭 싸이클 수만큼 쉬프트하기 위해서는 출력 클럭(CLKDQ)을 소정의 시간으로 지연하고, 지연된 출력 클럭(CLKDQ)을 이용하여 독출 정보를 쉬프트한다.
도 2는 카스 레이턴시가 4인 경우의 종래의 레이턴시 제어 방법을 나타내는 신호 타이밍도이다. 종래 기술에 따른 반도체 장치는 카스 레이턴시 4를 구현하기 위하여 출력 클럭(CLKDQ)을 제1 지연시간(tD1)만큼 지연한 제1 지연 클럭(DK1)과 제2 지연 시간(tD2)만큼 지연한 제2 지연 클럭(DK2)을 내부적으로 발생한다.
그런 다음, 제2 지연 클럭(DK2)의 첫 번째 상승 에지로 독출 정보(COSRD)를 래치하여, 독출 정보(COSRD)와 동일한 주기를 가지고 독출 정보(COSRD)에 비하여 쉬프트된 제1 레이턴시 신호(LAT1)를 발생한다. 다음으로, 제1 지연 클럭(DK1)의 두 번째 상승 에지로 제1 레이턴시 신호(LAT1)를 래치하여, 제1 레이턴시 신호(LAT1)와 동일한 주기를 가지고 제1 레이턴시 신호(LAT1)에 비하여 쉬프트된제2 레이턴시 신호(LAT2)를 발생한다. 마지막으로, 출력 클럭(CLKDQ)으로 제2 레이턴시 신호(LAT2)를 래치하여 레이턴시 제어 신호(LATENCY)를 발생한다.
결국, 레이턴시 제어 신호(LATENCY)는 독출 정보(COSRD)와 동일한 주기를 가지고, 독출 정보(COSRD)에 비하여 원하는 클럭 싸이클(여기서는 약 3 tCC)만큼 쉬프트되도록 제어된 신호이다.
레이턴시 제어 신호(LATENCY)가 인에이블된 구간의 출력 클럭(CLKDQ)으로 출력 데이터(DQ)를 래치하게 되면, 출력 데이터(DQ)는 독출 명령(READ CMD)이 입력된 외부 클럭 싸이클에 비하여 4클럭 싸이클 후의 외부 클럭(ECLK)에 동기되어 출력된다.
상기와 같이, 독출 정보(COSRD)를 쉬프트하여 레이턴시를 제어하는 종래의 레이턴시 제어 방법은 독출 정보(COSRD)가 발생된 이후에 로직 처리를 하여, 출력 데이터(DQ)를 래치하는 출력 클럭(CLKDQ) 전에 레이턴시 제어 신호(LATENCY)를 생성해 주어야 한다. 따라서, 카스 레이턴시가 증가할수록 로직 처리를 위한 지연이 증가하게 된다. 이는 카스 레이턴시가 증가하는 고주파수에서는 이중의 부담이 되어 반도체 장치의 동작 속도를 증가시키는데 있어서 큰 부담으로 작용한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 동기식 반도체 장치의 동작속도를 개선하는 반도체 장치의 레이턴시 제어 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 동기식 반도체 장치의 동작속도를 개선하는 레이턴시 제어 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 저주파수로 동작하는 동기식 반도체 장치에서의 레이턴시 제어를 위한 신호 타이밍도이다.
도 2는 종래의 고주파수로 동작하는 동기식 반도체 장치에서의 레이턴시 제어를 위한 신호 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 레이턴시 제어 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 레이턴시 제어 회로의 신호 타이밍도이다.
도 5는 샘플링 마스터 클럭을 발생하는 회로의 일 구현예를 나타내는 블록도이다.
도 6은 다른 구현예에 따른 샘플링 마스터 클럭 발생 회로의 출력부를 나타내는 회로도이다.
도 7은 도 6에 도시된 출력부의 신호 타이밍도이다.
도 8은 도 3에 도시된 제1 및 제2 레지스터의 구성을 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명은 출력 데이터의 발생시점을 결정하는 레이턴시 제어 신호를 발생하는 동기식 반도체 장치의 레이턴시 제어 회로에 관한 것이다. 본 발명의 레이턴시 제어 회로는 소정의 샘플링 마스터 클럭을 수신하여 위상이 다른 다수의 샘플링 클럭을 발생하는 샘플링 클럭 발생회로; 소정의 출력 클럭을 수신하여 위상이 다른 다수의 트랜스퍼 제어 신호들을 발생하는 트랜스퍼 제어 신호 발생회로; 및 상기 다수의 샘플링 클럭에 응답하여 소정의 독출 정보를 래치하고, 상기 다수의 트랜스퍼 제어 신호에 응답하여 상기 래치된 독출 정보를 상기 레이턴시 제어 신호로 출력하는 레이턴시 제어 신호 발생 회로를 구비하며, 상기 샘플링 마스터 클럭은 상기 출력 클럭에 비하여 소정의 지연시간 차를 가지는 신호인 것을 특징으로 한다.
바람직하기로는, 상기 출력 클럭은 외부로부터 인가되는 외부 클럭에 비하여 소정의 제1 시간(tSAC) 만큼 앞선(lead) 신호이고, 상기 샘플링 마스터 클럭은 상기 외부 클럭에 비하여 소정의 제2 시간(tREAD) 만큼 뒤진(lag) 신호이다.
또한 바람직하기로는, 상기 다수의 샘플링 클럭은 각각이 소정의 주기를 가지며, 상호간에 클럭 싸이클(tCC)의 정수배의 위상차를 가지며, 상기 다수의 트랜스퍼 제어 신호는 상기 샘플링 클럭과 실질적으로 동일한 주기를 가지며, 상호간에 상기 클럭 싸이클(tCC)의 정수배의 위상차를 가진다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 레이턴시 제어 방법은 (a) 외부에서 인가되는 외부 클럭에 응답하여 출력 클럭을 발생하는 단계; (b) 상기 출력 클럭에 비하여 소정의 지연시간 차를 가지는 샘플링 마스터 클럭을 발생하는 단계; (c) 상기 샘플링 마스터 클럭으로부터 위상이 다른 다수의 샘플링 클럭을 발생하는 단계; (d) 상기 출력 클럭으로부터 위상이 다른 다수의 트랜스퍼 제어 신호들을 발생하는 단계; (e) 상기 다수의 샘플링 클럭에 응답하여 소정의 독출 정보를 래치하여 저장하는 단계; 및 (f) 상기 다수의 트랜스퍼 제어 신호에 응답하여 상기 래치된 독출 정보를 레이턴시 제어 신호로 출력하는 단계를 구비한다.
바람직하기로는, 상기 다수의 샘플링 클럭의 수 및 상기 다수의 트랜스퍼 클럭의 수는 각각 '최대 카스 레이턴시-1' 이상의 자연수이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 레이턴시 제어 회로를 나타내는 도면이다. 그리고, 도 4는 도 3에 도시된 레이턴시 제어 회로의 신호 타이밍도이다. 도 3 및 도 4를 함께 참조하여, 본 발명의 일 실시예에 따른 레이턴시 제어 회로의 구성 및 동작이 기술된다.
본 발명의 일 실시예에 따른 레이턴시 제어 회로는 샘플링 신호 발생회로(100), 레이턴시 제어 신호 발생회로(200) 및 트랜스퍼 제어 신호 발생회로(300)를 구비한다.
샘플링 신호 발생 회로(100)는 제1 쉬프트 레지스터(110)를 포함하며, 샘플링 마스터 클럭(PCLK_DLL)을 수신하여 위상이 다른 다수의 샘플링 클럭들(SCLK1~SCLK4)을 발생한다. 본 실시예에서는 샘플링 신호 발생 회로(100)는 4개의 샘플링 클럭들, 즉 제1 내지 제4 샘플링 클럭(SCLK1~SCLK4)을 발생한다. 샘플링 마스터 클럭(PCLK_DLL)은 출력 클럭(CLKDQ)에 비하여 "tSAC+tREAD"만큼 뒤지고(lag), 주기는 동일한 클럭 신호이다. 출력 클럭(CLKDQ)은 상술한 바와 같이, 출력 데이터(DQ)를 외부 클럭(ECLK)에 동기시키기 위하여, DLL에서 발생되는 클럭으로서, 외부 클럭(ECLK)에 비하여 "tSAC"만큼 앞서는(lead) 클럭이다. 그리고, "tREAD"는 독출 명령(READ CMD)이 인가된 시점부터 독출 정보(COSRD)가 발생되기까지의 지연시간이다.
제1 쉬프트 레지스터(110)의 값은 초기에 '1000'으로 설정되며, 샘플링 마스터 클럭(PCLK_DLL)의 매 클럭에서 쉬프트되어, '0100', '0010', '0001' 순으로 바뀌며, 다시 '1000', '0100', '0010', '0001' 순으로 반복된다. 제1 쉬프트 레지스터(110)의 값이 '1000'인 경우 제1 샘플링 클럭(SCLK1)이, '0100'인 경우 제2 샘플링 클럭(SCLK2)이, '0010'인 경우에는 제3 샘플링 클럭(SCLK3)이, 그리고 '0001'인 경우에는 제4 샘플링 클럭(SCLK4)이 각각 인에이블된다. 따라서, 제1 내지 제4 샘플링 클럭(SCLK1~SCLK4)은 도 4에 도시된 바와 같이 샘플링 마스터 클럭(PCLK_DLL)의 주기의 4배의 주기를 가지며, 샘플링 마스터 클럭(PCLK_DLL)의 한 주기씩의 위상차를 두고 순차적으로 인에이블된다. 즉, 샘플링 마스터 클럭(PCLK_DLL)의 첫 번째 클럭 싸이클(1)에서는 제1 샘플링 클럭(SCLK1)이, 두 번째 클럭 싸이클(2)에서는 제2 샘플링 클럭(SCLK2)이, 세 번째 클럭 싸이클(3)에서는 제3 샘플링 클럭(SCLK3)이, 그리고, 네 번째 클럭 싸이클(4)에서는 제4 샘플링 클럭(SCLK4)이 발생된다.
레이턴시 제어 신호 발생 회로(200)는 다수의 독출 정보 래치들(211~214), 다수의 스위치들(221~224) 및 레이턴시 제어 신호 래치부(230)를 포함한다. 본 실시예에서는 4개의 독출 정보 래치들 및 4개의 스위치들이 포함되며, 이들은 편의상 제1 내지 제4 독출 정보 래치(211~214), 제1 내치 제4 스위치(221~224)라 지칭된다.
제1 내지 제4 독출 정보 래치들(211~214)은 각각 제1 내지 제4 샘플링 클럭(SCLK1~SCLK4)에 응답하여 독출 정보(COSRD)를 래치하여 저장한다. 제1 내지 제4 스위치들(221~224)은 각각 제1 내지 제4 독출 정보 래치(211~214)에 연결되며, 각각 제1 내지 제4 트랜스퍼 제어 신호(TCLK1~TCLK4)에 응답하여 온(on)되어 해당 독출 정보 래치의 데이터(LS1~LS4)를 레이턴시 제어 신호 래치부(230)로 출력한다. 제1 내지 제4 트랜스퍼 제어 신호(TCLK1~TCLK4)는 트랜스퍼 제어 신호 발생회로(300)에서 출력되는 신호들로서, 이에 대한 상세한 설명은 후술된다.
레이턴시 제어 신호 래치부(230)는 제1 내지 제4 스위치(221~224)에 연결되어 제1 내지 제4 스위치(221~224)를 통해 전달되는 데이터를 레이턴시 제어 신호(LATENCY)로서 래치한다.
트랜스퍼 제어 신호 발생회로(300)는 제2 쉬프터 레지스터(310), 다수의 멀티플렉서들(321~324)을 포함하며, 출력 클럭(CLKDQ)을 수신하여 위상이 다른 다수의 트랜스퍼 제어 신호들, 여기서는 4개의 트랜스퍼 제어 신호(TCLK1~TCLK4)을 발생한다. 본 실시예에서는 멀티플렉서들(321~324)의 수는 4이며, 이들을 편의상 제1 내지 제4 멀티플렉서(321~324)라 한다.
제2 쉬프트 레지스터(310)는 출력 클럭(CLKDQ)을 수신하여 제1 내지 제4 트랜스퍼 클럭(T1~T4)을 출력한다.
제2 쉬프터 레지스터(310)의 동작은 제1 쉬프터 레지스터(110)의 동작과 유사하다. 제2 쉬프트 레지스터(310)의 값은 초기에 '1000'으로 설정되며, 출력 클럭(CLKDQ)의 매 클럭에서 쉬프트되어, '0100', '0010', '0001' 순으로 바뀌며, 다시 '1000', '0100', '0010', '0001' 순으로 반복된다. 제2 쉬프트 레지스터(310)의 값이 '1000'인 경우 제1 트랜스퍼 클럭(T1)이, '0100'인 경우 제2 트랜스퍼 클럭(T2)이, '0010'인 경우에는 제3 트랜스퍼 클럭(T3)이, 그리고 '0001'인 경우에는 제4 트랜스퍼 클럭(T4)이 각각 인에이블된다. 따라서, 제1 내지 제4 트랜스퍼 클럭(T1~T4)은 도 4에 도시된 바와 같이 출력 클럭(CLKDQ)의 주기의 4배의 주기를 가지며, 출력 클럭(CLKDQ)의 한 주기씩의 위상차를 두고 순차적으로 인에이블된다. 즉, 출력 클럭(CLKDQ)의 첫 번째 클럭 싸이클(1)에서는 제1 트랜스퍼 클럭(T1)이, 두 번째 클럭 싸이클(2)에서는 제2 트랜스퍼 클럭(T2)이, 세 번째 클럭 싸이클(3)에서는 제3 트랜스퍼 클럭(T3)이, 그리고, 네 번째 클럭 싸이클(4)에서는 제4 트랜스퍼 클럭(T4)이 발생된다.
제1 내지 제4 멀티플렉서(321~324)는 제1 내지 제4 트랜스퍼 클럭들(T1~T4)중 소정의 3 신호들을 각각 수신하고, 수신되는 3 신호들 중 하나를 선택하여 출력하는 3대1(3:1) 멀티플렉서이다.
본 실시예에서는 제1 멀티플렉서(321)는 제2, 제3 및 제4 트랜스퍼 클럭(T2,T3,T4)을, 제2 멀티플렉서(322)는 제1, 제3 및 제4 트랜스퍼 클럭(T1,T3,T4)을, 제3 멀티플렉서(323)는 제1, 제2 및 제4 트랜스퍼 클럭(T1,T2,T4)을, 그리고, 제4 멀티플렉서(324)는 제1, 제2 및 제3 트랜스퍼 클럭(T1,T2,T3)을 수신한다. 제1 내지 제4 멀티플렉서(321~324)는 각각 카스 레이턴시(CL)에 응답하여 수신되는 3 트랜스퍼 클럭들 중 어느 하나를 선택하여, 제1 내지 제4 트랜스퍼 제어 신호(TCLK1~TCLK4)로 출력한다.
본 실시예에서는 4개의 샘플링 클럭들(SCLK1~SCLK4) 및 4개의 트랜스퍼 제어 신호들(TCLK1~TCLK4)이 사용된다. 이는 최대 카스 레이턴시 5까지 지원하기 위함이다. 설정 가능한 최대 카스 레이턴시를 늘리기 위해서는 샘플링 클럭들 및 트랜스퍼 제어 신호들의 수도 증가되는 것이 바람직하다. 바람직하기로는, 샘플링 클럭의 수 및 트랜스퍼 제어 신호의 수는 각각 '최대 카스 레이턴시-1' 이상의 자연수이다.
도 3 및 도 4를 함께 참조하여 본 발명의 일 실시예에 따른 레이턴시 제어 회로의 동작을 설명하면 다음과 같다.
반도체 장치의 내부 DLL이 외부 클럭(ECLK)을 수신하여 외부 클럭(ECLK)에 비하여 약 tSAC 정도 앞서는 출력 클럭(CLKDQ)을 발생한다. 그리고, 출력 클럭(CLKDQ)에 비하여 소정의 지연시간 차(약 tSAC+tREAD)를 가지는 샘플링 마스터클럭(PCLK_DLL)이 발생된다.
샘플링 마스터 클럭(PCLK_DLL)이 출력 클럭(CLKDQ)에 비하여 소정의 지연시간(tREAD+ tSAC) 차를 가지고 유효하게 발생되는 시점을 맞추기 위하여 리셋 신호(RESETB)가 사용된다. 즉, 리셋 신호(RESETB)를 이용하여 출력 클럭(CLKDQ) 및 샘플링 마스터 클럭(PCLK_DLL)을 적절히 초기화하는 동작이 필요하다.
출력 클럭(CLKDQ) 및 샘플링 마스터 클럭(PCLK_DLL)이 초기화되어 적절한 타이밍 관계를 가지고 유효하게 발생되어야, 샘플링 클럭들(SCLK1~SCLK4) 및 트랜스퍼 클럭(T1~T4) 간에도 적절한 타이밍 관계가 이루어지게 된다.
리셋 신호(RESETB)는 DLL 회로의 동기완료(End of DLL Locking) 후에 소정시간 로우레벨로 인에이블되는 신호이다.
출력 클럭(CLKDQ)은 리셋 신호(RESETB)의 인에이블에 의해 소정의 제1 리셋 시간(tRS1)만큼 리셋된 후 다시 발생되는데, DLL 회로에 의하여 외부 클럭(ECLK)에 비하여 "tSAC"만큼 앞선(lead) 위상을 가지도록 조절된다. 샘플링 마스터 클럭(PCLK_DLL)은 리셋 신호(RESETB)의 인에이블에 의해 소정의 제2 리셋 시간(tRS2)만큼 리셋된 후 다시 발생되는데, 출력 클럭(CLKDQ)에 비하여 'tSAC+tREAD' 만큼 뒤진(lag) 위상을 가지도록 조절된다. 리셋 신호(RESETB)는 제1 및 제2 쉬프터 레지스터(110, 310), 제1 내지 제4 독출 정보 래치(211~214)를 초기화하는데도 사용된다.
상술한 바와 같이, 출력 클럭(CLKDQ)이 유효하게 발생되기 시작하면, 출력 클럭(CLKDQ)에 응답하여, 출력 클럭(CLKDQ)에 동기되고 출력 클럭(CLKDQ)의 4배의주기를 가지는 제1 내지 제4 트랜스퍼 클럭들(T1~T4)이 클럭 싸이클(tCC)만큼의 지연시간을 가지고 순차적으로 발생된다. 또한, 샘플링 마스터 클럭(PCLK_DLL)에 응답하여, 샘플링 마스터 클럭(PCLK_DLL)에 동기되고 샘플링 마스터 클럭(PCLK_DLL)의 4배의 주기를 가지는 제1 내지 제4 샘플링 클럭들(SCLK1~SCLK4)이 클럭 싸이클(tCC)만큼의 지연시간을 가지고 순차적으로 발생된다.
독출 명령(READ CMD)이 외부 클럭(ECLK)에 동기되어 입력되면, 독출 명령(READ CMD)의 입력 시점으로부터 "tREAD" 후에 독출 정보(COSRD)가 내부적으로 인에이블된다. 설명의 편의상, 독출 명령(READ)이 입력되는 외부 클럭(ECLK)의 싸이클을 세 번째 클럭 싸이클(3)이라 한다. 독출 정보(COSRD)는 외부 클럭(ECLK)의 2 클럭 싸이클 동안 활성화된다고 가정된다.
독출 정보(COSRD)는 제1 내지 제4 샘플링 클럭(SCLK1~SCLK4)이 하이레벨인 동안에 제1 내지 제4 독출 정보 래치들(211~214)에 의해 래치된다. 여기서는, 제3 및 제4 샘플링 클럭(SCLK3, SCLK4)의 하이레벨 구간동안 독출 정보(COSRD)가 하이레벨이므로 제3 및 제4 독출 정보 래치(213, 214)에 하이레벨 데이터가 래치되고, 제1 및 제2 독출 정보 래치(211, 212)에는 로우레벨 데이터가 래치된다. 제3 및 제4 독출 정보 래치(213, 214)는 각각 제3 및 제4 샘플링 클럭(SCLK3, SCLK4)에 의한 다음 래치 시점까지는 이전 데이터를 유지하므로, 약 4클럭 싸이클(4tCC) 동안 하이레벨의 독출 정보(COSRD)를 각각 래치하게 된다.
여기서는, 제1 내지 제4 샘플링 클럭(SCLK1~SCLK4)은 샘플링 마스터 클럭(PCLK_DLL)에 동기되어 발생된다. 그러나, 독출 정보(COSRD)의 샘플링시마진(margin)을 고려하기 위하여, 제1 내지 제4 샘플링 클럭(SCLK1~SCLK4)은 샘플링 마스터 클럭(PCLK_DLL)의 에지에 비하여 소정시간 지연되어 발생될 수 있다. 마찬가지로, 트랜스퍼 클럭들(T1~T4) 역시 출력 클럭(CLKDQ)의 에지에 비하여 소정시간 지연되어 발생될 수 있다.
제1 내지 제4 독출 정보 래치(211~214)에 저장되어 있는 데이터(LS1~LS4)는 각각 제1 내지 제4 트랜스퍼 제어 신호(TCLK1~TCLK4)에 응답하여 레이턴시 제어 신호(LATENCY)로 발생된다.
본 발명의 일 실시예에 따른 레이턴시 제어 회로는 카스 레이턴시 4로 동작하도록 설정된 경우이다. 반도체 장치를 카스 레이턴시 4로 동작시키기 위해서는, 독출 명령(READ)이 입력되는 외부 클럭 싸이클(여기서는 3)에 응답하여 출력 데이터(DQ)가 4 클럭 싸이클 후의 외부 클럭 싸이클(7)에 동기되어 출력되도록 제어되어야 한다. 그러기 위해서는, 출력 클럭(CLKDQ)의 7번째 싸이클(7)에서 레이턴시 제어 신호(LATENCY)가 하이레벨이 되어야 한다.
상기와 같은 상황을 만족하기 위해서는, 제3 샘플링 클럭(SCLK3)에 의하여 래치된 하이레벨의 독출 정보(COSRD)가 제2 트랜스퍼 클럭(T2)의 두 번째 상승 에지에 동기되어 레이턴시 제어 신호(LATENCY)로 전달되도록 설정되어야 한다. 제2 트랜스퍼 클럭(T2)의 두 번째 상승 에지는 출력 클럭(CLKDQ)의 6번째(6) 상승 에지와 동기되어 있다. 따라서, 레이턴시 제어 신호(LATENCY)는 출력 클럭(CLKDQ)의 6번째(6) 상승 에지에 응답하여 하이레벨로 인에이블되는데, 게이트(gate) 등에 의한 지연을 고려하면, 출력 클럭(CLKDQ)의 6번째(6) 상승 에지보다 약간 지연되어인에이블된다. 그러므로, 출력 데이터(DQ)는 출력 클럭(CLKDQ)의 7번째(7) 상승 에지에 응답하여 출력되고, 결국, 외부 클럭(ECLK)의 7번째 싸이클(7)에 동기되어 출력된다.
상술한 바와 같이, 카스 레이턴시 4를 구현하기 위하여, 제3 샘플링 클럭(SCLK3)에 의하여 래치된 독출 정보(COSRD), 즉 제3 독출 정보 래치(213)의 데이터(LS3)는 제2 트랜스퍼 클럭(T2)에 의해 전달되도록 설정된다. 따라서, 제3 멀티플렉서(323)는 제2 트랜스퍼 클럭(T2)을 선택하여 제3 트랜스퍼 제어 신호(TCLK3)로 출력하도록 설정된다.
그리고, 제4 멀티플렉서(324)는 제3 트랜스퍼 클럭(T3)을 선택하여 제4 트랜스퍼 제어 신호(TCLK4)로 출력하도록, 제1 멀티플렉서(321)는 제4 트랜스퍼 클럭(T4)을 선택하여 제1 트랜스퍼 제어 신호(TCLK1)로 출력하도록, 제2 멀티플렉서(322)는 제1 트랜스퍼 클럭(T1)을 선택하여 제2 트랜스퍼 제어 신호(TCLK2)로 출력하도록 각각 설정된다.
즉, 제3 독출 정보 래치(213)의 데이터(LS3)의 출력을 제어하기 위한 제3 트랜스퍼 제어 신호(TCLK3)로서 제2 트랜스퍼 클럭(T2)이 사용되고, 제4 독출 정보 래치(214)의 데이터(LS4)의 출력을 제어하기 위한 제4 트랜스퍼 제어 신호(TCLK4)로서 제3 트랜스퍼 클럭(T3)이 사용된다. 그리고, 제1 트랜스퍼 제어 신호(TCLK1)로서 제4 트랜스퍼 클럭(T4)이, 제2 트랜스퍼 제어 신호(TCLK2)로서 제1 트랜스퍼 클럭(T1)이 사용된다.
따라서, 제4 트랜스퍼 클럭(T4)에 의하여 제1 스위치(221)가 온(on)되어 제1독출 정보 래치의 데이터(LS1)가 레이턴시 제어 신호(LATENCY)로 출력되고, 제1 트랜스퍼 클럭(T1)에 의하여 제2 스위치(222)가 온(on)되어 제2 독출 정보 래치의 데이터(LS2)가 레이턴시 제어 신호(LATENCY)로 출력되고, 제2 트랜스퍼 클럭(T2)에 의하여 제3 스위치(223)가 온(on)되어 제3 독출 정보 래치의 데이터(LS3)가 레이턴시 제어 신호(LATENCY)로 출력되며, 제3 트랜스퍼 클럭(T3)에 의하여 제4 스위치(224)가 온(on)되어 제4 독출 정보 래치의 데이터(LS4)가 레이턴시 제어 신호(LATENCY)로 출력된다.
그러므로, 레이턴시 제어 신호(LATENCY)는 제2 트랜스퍼 클럭(T2)의 두 번째 상승 에지에서 하이레벨이 되었다가 제4 트랜스퍼 클럭(T4)의 두 번째 상승 에지에서 로우레벨이 된다. 그런데, 실제로는 게이트(gate) 등에 의한 지연 때문에 레이턴시 제어 신호(LATENCY)는, 도 4에 도시된 바와 같이, 제2 및 제4 트랜스퍼 클럭(T2, T4)의 상승 에지보다 약간 지연되어 레벨 천이(level transition)가 일어난다. 또한, 반도체 장치의 동작의 명확성을 확보하기 위하여 레이턴시 제어 신호(LATENCY)에 인위적으로 지연을 줄 수도 있다.
출력 데이터(DQ)는 레이턴시 제어 신호(LATENCY)가 하이레벨로 인에이블되어 있는 구간 동안에 출력 클럭(CLKDQ)에 동기되어 출력된다. 출력 클럭(CLKDQ)에 동기된 출력 데이터(DQ)는 "tSAC" 후에 버스(bus)로 출력된다.
따라서, 출력 클럭(CLKDQ)의 7번째 싸이클(7)에 동기되어 출력되는 출력 데이터(DQ)는 결국, 외부 클럭(ECLK)의 7번째 클럭 싸이클(7)에 동기되고, 출력 클럭(CLKDQ)의 8번째 싸이클(8)에 동기되어 출력되는 출력 데이터(DQ)는 결국, 외부 클럭(ECLK)의 8번째 클럭 싸이클(8)에 동기되어 버스로 출력된다. 따라서, 외부 클럭(ECLK)의 3번째 클럭 싸이클(3)에 입력된 독출 명령(READ)에 응답하여 외부 클럭(ECLK)의 7번째 클럭 싸이클(3)에서 유효한 출력 데이터(DQ)가 출력되므로, 본 반도체 장치는 카스 레이턴시 4로 동작하는 것이다.
상술한 바와 같이, 반도체 장치를 카스 레이턴시 4로 동작시키기 위해서는, 본 실시예에서는, 제3 샘플링 클럭(SCLK3)에 의하여 래치된 하이레벨의 독출 정보(COSRD)가 제2 트랜스퍼 클럭(T2)에 의하여 전달되도록 설정된다.
따라서, 카스 레이턴시 5를 구현하려면, 제3 샘플링 클럭(SCLK3)에 의하여 래치된 독출 정보(COSRD)가 제2 트랜스퍼 클럭(T2)보다 한 클럭 싸이클(1tCC) 뒤진(lag) 제3 트랜스퍼 클럭(T3)에 의하여 전달되도록 제어하면 된다.
카스 레이턴시(CL)에 따라 독출 정보(COSRD)를 래치하는 샘플링 클럭(SCLK)과 래치된 독출 정보(COSRD)를 레이턴시 제어 신호(LATENCY)로 전달하는 트랜스퍼 클럭(T1~T4) 간을 적절하게 매핑(mapping)하는 것은, 카스 레이턴시(CL)에 따라 제1 내지 제4 멀티플렉서(321~324)의 입출력을 적절히 설정함으로써 이루어진다.
상기 기술한 바와 같이, 본 발명은 독출 정보(COSRD)가 생성되는 지연시간(tREAD)과 실질적으로 동일한 지연시간을 가지는 샘플링 마스터 클럭(PCLK_DLL)에 동기되는(또는 소정시간 지연된) 다수의 샘플링 클럭을 이용하여 독출 정보(COSRD)를 래치하여 저장하고 있다가, 래치된 독출 정보(COSRD)를 원하는 출력 클럭(CLKDQ)에 맞추어 레이턴시 제어 신호(LATENCY)로 발생한다. 즉, 본 발명은 레이턴시 제어 신호(LATENCY)를 발생하는데 있어서, 다수의 샘플링 클럭과 다수의 트랜스퍼 클럭을 이용하여 웨이브 파이프라인(wave-pipeline) 방식처럼 병렬 처리한다. 따라서, 독출 정보(COSRD)가 발생된 이후에 독출 정보(COSRD)를 카스 레이턴시만큼 쉬프트하기 위하여 복잡한 로직 처리 과정을 거치는 종래 기술에 따른 레이턴시 제어에 비하여 고주파수 동작에 유리하다.
본 발명의 일 실시예에 따른 레이턴시 제어 회로는 샘플링 마스터 클럭을 발생하는 회로를 더 구비하는 것이 바람직하다.
도 5는 샘플링 마스터 클럭을 발생하는 회로의 일 구현예를 나타내는 블록도이다. 이를 참조하면, 샘플링 마스터 클럭 발생 회로(400)는 DLL 회로 및 복제 독출 경로(440)를 포함한다.
DLL 회로는 위상 검출기(410), 가변 지연단(420) 및 복제 데이터 출력 경로(430)를 포함한다. 위상 검출기(410)는 외부 클럭(ECLK)과 궤환 클럭(DQ_R)의 위상을 비교하여 위상차에 따라 가변지연단(420)의 지연시간을 조절한다. 가변 지연단(420)은 위상 검출기(410)의 제어에 따라 외부 클럭(ECLK)을 소정시간 지연하여 출력 클럭(CLKDQ)을 발생한다.
복제 데이터 출력 경로(430)는 데이터 출력 경로(미도시)와 동일한 지연시간을 갖도록 구성된 회로로서, 외부 클럭(ECLK)에 비하여 데이터 출력 경로 상에서의 지연 시간(약 tSAC)만큼 앞서는 출력 클럭(CLKDQ)을 발생한다. 따라서, 복제 데이터 출력 경로(430)에서 출력되는 궤환 클럭(DQ_R)은 외부 클럭(ECLK)에 동기될 수 있다.
복제 독출 경로(440)는 궤환 클럭(DQ_R)을 수신하여 예비 샘플링 마스터 클럭(PCLK_REP)을 발생하는데, 외부 클럭(ECLK)으로부터 독출 정보(COSRD)가 발생되는 경로와 동일한 지연시간, 즉 "tREAD" 정도의 지연시간을 갖도록 구성된 회로이다. 따라서, 복제 독출 경로(440)에서 발생되는 예비 샘플링 마스터 클럭(PCLK_REP)은 외부 클럭(ECLK)에 비하여 "tREAD"만큼 뒤지고(lag) 동일한 주기를 가지는 클럭 신호이다.
여기서는, 복제 독출 경로(440)에서 발생되는 예비 샘플링 마스터 클럭(PCLK_REP)이 그대로 샘플링 마스터 클럭(PCLK_DLL)으로 사용된다.
그런데, 도 5에 도시된 샘플링 마스터 클럭 발생회로(400)에서 발생되는 예비 샘플링 마스터 클럭(PCLK_REP)을 샘플링 마스터 클럭(PCLK_DLL)으로 그대로 사용하는 경우, DLL 회로의 지터(jitter)나 복제 독출 경로(440)에서의 지연시간의 부정확성 등으로 인하여 샘플링 마스터 클럭(PCLK_DLL)의 위상이 빨라지거나 늦어질 수 있다. 따라서, 샘플링 마진이 부족해질 수 있다. 이런 문제를 최소화하기 위한 샘플링 마스터 클럭 발생 회로의 다른 구현예가 도 6에 도시된다.
다른 샘플링 마스터 클럭 발생 회로는 도 5에 도시된 DLL 회로, 복제 독출 경로(440) 및 도 6에 도시된 출력부(500)를 포함한다. 즉, 도 5에 도시된 샘플링 마스터 클럭 발생 회로(400)에 추가적으로 출력부(500)를 더 구비한다.
도 7은 도 6에 도시된 출력부의 신호 타이밍도이다.
도 6 및 도 7을 참조하여 출력부(500)의 구성 및 동작을 설명하면 다음과 같다.
출력부(500)는 내부 클럭 버퍼(510), 인에이블부(520), 논리부(530) 및 래치부(540)를 포함한다.
내부 클럭 버퍼(510)는 내부 클럭(PCLK)을 버퍼링하여 출력한다. 내부 클럭(PCLK)은 외부 클럭(ECLK)을 버퍼링한 클럭이다.
인에이블부(520)는 외부 전원과 접지 전압 사이에 연결되는 피모스(PMOS) 트랜지스터(PM)와 엔모스(NMOS) 트랜지스터(NM)를 포함한다. 피모스 트랜지스터(PM)는 예비 샘플링 마스터 클럭(PCLK_REP)의 반전(inverted) 신호에 의하여 게이팅되고, 엔모스 트랜지스터(NM)는 리셋 신호(RESETB)의 반전 신호에 의하여 게이팅된다. 따라서, 리셋 신호(RESETB)가 하이레벨이고 예비 샘플링 마스터 클럭(PCLK_REP)이 하이레벨인 경우에 제1 노드(N1)의 신호, 즉 인에이블 신호(EN)가 하이레벨로 인에이블된다.
논리부(530)는 인에이블 신호(EN)와 내부 클럭(PCLK)의 버퍼링 신호를 논리 곱(AND)하여 샘플링 마스터 클럭(PCLK_DLL)을 출력한다.
래치부(540)는 인에이블 신호(EN)를 래치하는 역할을 한다.
따라서, 인에이블 신호(EN)가 한 번 하이레벨로 인에이블되면, 예비 샘플링 마스터 클럭(PCLK_REP)이 로우레벨로 되더라도 리셋 신호(RESETB)가 로우 레벨이 되지 않는 이상, 래치부(540)에 의하여 계속하여 하이레벨로 유지된다.
그러므로, 샘플링 마스터 클럭(PCLK_DLL)은 내부 클럭(PCLK)을 그대로 반영하는 신호가 된다. 즉, 내부 클럭(PCLK)에 동기되고 내부 클럭(PCLK)와 동일한 주기를 가지게 된다.
도 8은 도 3에 도시된 제1 및 제2 레지스터의 구성을 나타내는 도면이다.제1 및 제2 레지스터(110, 310)는 동일한 구성을 가지므로, 제1 레지스터(110)에 대하여 대표적으로 기술한다.
도 8을 참조하면, 제1 레지스터(110)는 4개의 D 플립 플롭들(편의상 제1 내지 제4 D 플립 플롭이라 함)(111~114), 인버터 및 앤드(AND) 게이트들(121~124)을 포함한다.
제1 내지 제4 D 플립 플롭(111~114)은 출력(Q)이 다음 플립플롭의 입력(D)으로 입력되도록 연결된다. 즉, 제1 플립 플롭(111)의 출력(Q)은 제2 플립플롭(112)의 입력(D)으로, 제2 플립플롭(112)의 출력(Q)은 제3 플립플롭(113)의 입력(D)으로, 제3 플립플롭(114)의 출력(Q)은 제4 플립플롭(114)의 입력(D)으로, 그리고, 제4 플립플롭(114)의 출력(D)은 제1 플립플롭(111)의 입력(D)으로 입력된다.
제1 내지 제4 D 플립 플롭(111~114)의 클럭 단자로는 샘플링 마스터 클럭(PCLK_DLL)의 반전 신호가 입력된다. 제2 레지스터(310)의 경우에는, 제1 내지 제4 D 플립 플롭(111~114)의 클럭 단자로 출력 클럭(CLKDQ)의 반전 신호가 입력될 것이다.
제1 내지 제4 D 플립 플롭(111~114)의 출력은 각각 샘플링 마스터 클럭(PCLK_DLL)과 논리곱되어, 제1 내지 제4 샘플링 클럭(SCLK1~SCLK4)으로 발생된다.
초기에 제1 내지 제4 D 플립 플롭(111~114)은 각각 1(SET), 0(RESET), 0(RESET) 그리고 0(RESET)으로 설정된다. 제1 내지 제4 D 플립 플롭(111~114)은 샘플링 마스터 클럭(PCLK_DLL)의 반전 신호에 동기되어 동작하므로, 샘플링 마스터의클럭(PCLK_DLL)의 매 하강 에지(falling edge)에서 제1 내지 제4 D 플립 플롭(111~114)의 입력(D)이 출력(Q)으로 출력된다. 따라서, 제1 내지 제4 D 플립 플롭(111~114)의 출력값들은 초기치 '1000'으로부터 '0100', '0010', '0001'과 같은 순으로 쉬프트된다. 그러므로, 도 4에 도시된 바와 같은 제1 내지 제4 샘플링 클럭(SCLK1~SCLK4)이 발생된다.
제2 레지스터(310)의 경우에는, 제1 내지 제4 D 플립 플롭(111~114)의 출력은 각각 출력 클럭(CLKDQ)과 논리곱되어, 제1 내지 제4 트랜스퍼 클럭(T1~T4)으로 발생된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 레이턴시 제어 회로 및 제어 방법에 의하면, 다수의 샘플링 클럭과 다수의 트랜스퍼 클럭을 이용한 병렬 처리를 통하여 레이턴시 제어 신호를 발생한다. 따라서, 독출 정보가 발생된 이후에 독출 정보를 카스 레이턴시만큼 쉬프트하기 위하여 복잡한 로직 처리 과정을 거치는 종래 기술은 반도체 장치의 동작 주파수가 증가할수록 로직 처리 시간이 증가하는데 반하여, 본 발명은 고주파수에서도 로직 처리 시간이 증가되지 않으므로 반도체 장치의 고주파수 동작에 유리하다.
그러므로, 본 발명의 레이턴시 제어 회로 및 제어 방법을 구비하는 동기식 반도체 장치의 동작 속도가 향상될 수 있다.

Claims (27)

  1. 출력 데이터의 발생시점을 결정하는 레이턴시 제어 신호를 발생하는 동기식 반도체 장치의 레이턴시 제어 회로에 있어서,
    소정의 샘플링 마스터 클럭을 수신하여 위상이 다른 다수의 샘플링 클럭을 발생하는 샘플링 클럭 발생회로;
    소정의 출력 클럭을 수신하여 위상이 다른 다수의 트랜스퍼 제어 신호들을 발생하는 트랜스퍼 제어 신호 발생회로; 및
    상기 다수의 샘플링 클럭에 응답하여 소정의 독출 정보를 래치하고, 상기 다수의 트랜스퍼 제어 신호에 응답하여 상기 래치된 독출 정보를 상기 레이턴시 제어 신호로 출력하는 레이턴시 제어 신호 발생 회로를 구비하며,
    상기 샘플링 마스터 클럭은 상기 출력 클럭에 비하여 소정의 지연시간 차를 가지는 신호인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  2. 제 1항에 있어서,
    상기 출력 클럭은 외부로부터 인가되는 외부 클럭에 비하여 소정의 제1 시간(tSAC) 만큼 앞선(lead) 신호이고,
    상기 샘플링 마스터 클럭은 상기 외부 클럭에 비하여 소정의 제2시간(tREAD) 만큼 뒤진(lag) 신호인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  3. 제 2항에 있어서, 상기 다수의 샘플링 클럭은
    각각이 소정의 주기를 가지며, 상호간에 클럭 싸이클(tCC)의 정수배의 위상차를 가지는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  4. 제 3항에 있어서, 상기 샘플링 클럭 발생 회로는
    상기 샘플링 마스터 클럭에 동기되고, 상기 클럭 싸이클만큼의 지연시간을 가지고 순차적으로 인에이블되는 상기 다수의 샘플링 클럭을 발생하는 쉬프터 레지스터를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  5. 제 3항에 있어서, 상기 다수의 트랜스퍼 제어 신호는
    상기 샘플링 클럭과 실질적으로 동일한 주기를 가지며, 상호간에 상기 클럭 싸이클(tCC)의 정수배의 위상차를 가지는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  6. 제 5항에 있어서, 상기 트랜스퍼 제어 신호 발생 회로는
    상기 출력 클럭에 동기되고, 상기 클럭 싸이클만큼의 지연시간을 가지고 순차적으로 인에이블되는 다수의 트랜스퍼 클럭을 발생하는 쉬프터 레지스터; 및
    각각이 상기 다수의 트랜스퍼 클럭 중의 어느 하나를 선택하여 상기 다수의 트랜스퍼 제어 신호로 출력하는 다수의 멀티플렉서를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  7. 제 6항에 있어서, 상기 다수의 멀티플렉서 각각은
    카스 레이턴시에 응답하여 상기 다수의 트랜스퍼 클럭 중의 어느 하나를 선택하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  8. 제 2항에 있어서, 상기 레이턴시 제어 신호 발생회로는
    상기 다수의 샘플링 클럭에 응답하여 상기 독출 정보를 래치하여 저장하는 다수의 래치들; 및
    상기 다수의 트랜스퍼 제어 신호에 각각 응답하여 온되어, 상기 래치된 독출 정보를 상기 레이턴시 제어 신호로 전달하는 다수의 스위치들을 포함하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  9. 제 2항에 있어서, 상기 레이턴시 제어 회로는
    상기 샘플링 마스터 클럭을 발생하는 샘플링 마스터 클럭 발생회로로서, 상기 외부 클럭을 수신하여 상기 출력 클럭과 상기 외부 클럭에 동기되는 소정의 궤환 클럭을 발생하는 지연동기루프; 및 상기 궤환 클럭을 상기 제2 시간(tREAD)만큼 지연시켜 상기 샘플링 마스터 클럭을 발생하는 복제 독출 경로를 포함하는 상기 샘플링 마스터 클럭 발생회로를 더 구비하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  10. 제 2항에 있어서,
    상기 레이턴시 제어 회로는 상기 샘플링 마스터 클럭을 발생하는 샘플링 마스터 클럭 발생회로를 더 구비하며,
    상기 샘플링 마스터 클럭 발생회로는
    상기 외부 클럭을 수신하여 상기 출력 클럭과 상기 외부 클럭에 동기되는 소정의 궤환 클럭을 발생하는 지연동기루프;
    상기 궤환 클럭을 상기 제2 시간(tREAD)만큼 지연시켜 예비 샘플링 마스터 클럭을 발생하는 복제 독출 경로; 및
    상기 예비 샘플링 마스터 클럭이 발생되면 소정의 내부 클럭에 동기되는 상기 샘플링 마스터 클럭을 출력하는 출력부를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  11. 제 10항에 있어서, 상기 내부 클럭은
    상기 외부 클럭을 버퍼링한 신호인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  12. 제 10항에 있어서, 상기 출력부는
    상기 예비 샘플링 마스터 클럭 및 소정의 리셋 신호에 응답하여 인에이블 신호를 발생하는 인에이블부; 및
    상기 인에이블 신호와 상기 내부 클럭 또는 상기 내부 클럭의 버퍼링 신호를 논리 연산하여 상기 샘플링 마스터 클럭을 출력하는 논리부를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  13. 제 9항 또는 제 10항에 있어서,
    상기 출력 클럭은 소정의 리셋 신호에 의하여 소정의 제1 리셋 시간 동안 리셋된 후 다시 발생되고, 상기 샘플링 마스터 클럭은 상기 리셋 신호에 의하여 소정 의 제2 리셋 시간 동안 리셋된 후 다시 발생되는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  14. 제 13항에 있어서, 상기 리셋 신호는
    상기 지연동기루프가 로킹(locking)된 후 발생되는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  15. 제 2항에 있어서, 상기 다수의 샘플링 클럭의 수 및 상기 다수의 트랜스퍼 클럭의 수는 각각
    '최대 카스 레이턴시-1' 이상의 자연수인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 회로.
  16. (a) 외부에서 인가되는 외부 클럭에 응답하여 출력 클럭을 발생하는 단계;
    (b) 상기 출력 클럭에 비하여 소정의 지연시간 차를 가지는 샘플링 마스터 클럭을 발생하는 단계;
    (c) 상기 샘플링 마스터 클럭으로부터 위상이 다른 다수의 샘플링 클럭을 발생하는 단계;
    (d) 상기 출력 클럭으로부터 위상이 다른 다수의 트랜스퍼 제어 신호들을 발생하는 단계;
    (e) 상기 다수의 샘플링 클럭에 응답하여 소정의 독출 정보를 래치하여 저장하는 단계; 및
    (f) 상기 다수의 트랜스퍼 제어 신호에 응답하여 상기 래치된 독출 정보를 레이턴시 제어 신호로 출력하는 단계를 구비하는 동기식 반도체 장치의 레이턴시 제어 방법.
  17. 제 16항에 있어서,
    상기 출력 클럭은 외부 클럭에 비하여 소정의 제1 시간(tSAC) 만큼 앞선(lead) 신호이고,
    상기 샘플링 마스터 클럭은 상기 외부 클럭에 비하여 소정의 제2 시간(tREAD) 만큼 뒤진(lag) 신호인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  18. 제 17항에 있어서, 상기 다수의 샘플링 클럭은
    각각이 소정의 주기를 가지며, 상호간에 클럭 싸이클(tCC)의 정수배의 위상차를 가지는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  19. 제 18항에 있어서, 상기 (c) 단계는
    상기 샘플링 마스터 클럭에 동기되는 상기 다수의 샘플링 클럭을 상기 클럭 싸이클만큼의 지연시간을 가지고 순차적으로 발생하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  20. 제 18항에 있어서, 상기 다수의 트랜스퍼 제어 신호는
    상기 샘플링 클럭과 실질적으로 동일한 주기를 가지며, 상호간에 상기 클럭 싸이클(tCC)의 정수배의 위상차를 가지는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  21. 제 20항에 있어서, 상기 (d) 단계는
    상기 출력 클럭에 동기되는 다수의 트랜스퍼 클럭을 상기 클럭 싸이클만큼의 지연시간을 가지고 순차적으로 발생하는 단계; 및
    카스 레이턴시에 응답하여 상기 다수의 트랜스퍼 클럭 중 하나씩을 선택하여 상기 다수의 트랜스퍼 제어 신호로 출력하는 단계를 포함하는 것을 특징으로 하는동기식 반도체 장치의 레이턴시 제어 방법.
  22. 제 17항에 있어서, 상기 (b) 단계는
    지연동기루프를 이용하여 상기 외부 클럭에 동기되는 소정의 궤환 클럭을 발생하는 단계; 및
    상기 궤환 클럭을 상기 제2 시간(tREAD)만큼 지연시켜 상기 샘플링 마스터 클럭을 발생하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  23. 제 17항에 있어서, 상기 (b) 단계는
    지연동기루프를 이용하여 상기 외부 클럭에 동기되는 소정의 궤환 클럭을 발생하는 단계;
    상기 궤환 클럭을 상기 제2 시간(tREAD)만큼 지연시켜 예비 샘플링 마스터 클럭을 발생하는 단계; 및
    상기 예비 샘플링 마스터 클럭이 발생되면, 소정의 내부 클럭에 응답하여 상기 샘플링 마스터 클럭을 발생하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  24. 제 23항에 있어서, 상기 내부 클럭은
    상기 외부 클럭을 버퍼링한 신호인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  25. 제 22항 또는 제 23항에 있어서,
    상기 출력 클럭은 소정의 리셋 신호에 의하여 소정의 제1 리셋 시간 동안 리셋된 후 다시 발생되고, 상기 샘플링 마스터 클럭은 상기 리셋 신호에 의하여 소정 의 제2 리셋 시간 동안 리셋된 후 다시 발생되는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  26. 제 25항에 있어서, 상기 리셋 신호는
    상기 지연동기루프가 로킹(locking)된 후 발생되는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  27. 제 17항에 있어서, 상기 다수의 샘플링 클럭의 수 및 상기 다수의 트랜스퍼 클럭의 수는 각각
    '최대 카스 레이턴시-1' 이상의 자연수인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
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