KR100800483B1 - 고주파수 동작을 위한 동기식 반도체 메모리 장치 - Google Patents

고주파수 동작을 위한 동기식 반도체 메모리 장치 Download PDF

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송호영
박윤식
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Abstract

동기식 반도체 메모리 장치는 출력 제어 신호 발생부 및 데이터 출력 버퍼를 포함한다. 출력 제어 신호 발생부는, 내부 클락 신호를 N 분주한 지연 내부 클락 신호, 상기 내부 클락 신호를 지연한 제1 및 제2 샘플링 클락 신호들, 데이터가 외부 클락 신호에 동기되어 출력되도록 제어하고 내부 클락 신호를 N 분주한 제1 출력 제어 클락 신호, 및 카스 레이턴시의 활성화를 지시하는 카스 레이턴시 신호에 응답하여, 데이터의 출력 구간을 지시하는 독출 정보 신호를 카스 레이턴시에 따른 시간 만큼 지연한 신호에 대응하는 출력 제어 신호를 발생한다. 데이터 출력 버퍼는, 출력 제어 신호 및 제1 출력 제어 클락 신호에 응답하여, 내부 데이터를 버퍼링하여 데이터를 출력한다.

Description

고주파수 동작을 위한 동기식 반도체 메모리 장치{Synchronous semiconductor memory device for high frequency operation}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 비교예에 따른 동기식 반도체 메모리 장치(100)를 설명하는 블락 다이어그램이다.
도 2는 도 1의 샘플링 신호 발생부(200)를 보다 상세히 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 동기식 반도체 메모리 장치(300)를 설명하는 블락 다이어그램이다.
도 4는 도 3의 샘플링 신호 발생부(500)를 보다 상세히 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명>
320: 출력 제어 신호 발생부 360: 제1 제어 클락 신호 발생부
380: 제2 제어 클락 신호 발생부 370: 제1 분주기
405: 제2 분주기
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 고주파수 동작을 위한 동기식 반도체 메모리 장치에 관한 것이다.
컴퓨터 시스템에서 메인(main) 메모리로서 사용되는 반도체 메모리 장치는 메모리 셀(memory cell)로 데이터를 입력하거나 또는 메모리 셀로부터 데이터를 출력한다. 상기 반도체 메모리 장치의 데이터 입력/출력 속도는 컴퓨터 시스템의 동작속도를 결정하는 데 매우 중요한 요소이다. 반도체 메모리 장치의 동작 속도를 향상시키기 위하여, 컴퓨터 시스템으로부터 발생되는 클락 신호에 동기하여 내부 회로들이 제어되는 동기식 다이내믹 랜덤 액세스 메모리(synchronous dynamic random access memory) 장치(SDRAM)가 사용되어 왔다.
일반적으로, 동기식 반도체 메모리 장치(SDRAM)는 동작 주파수를 증가시키기 위하여, 카스 레이턴시(CAS(column address strobe) latency) 기능을 사용한다. 카스 레이턴시는 동기식 반도체 메모리 장치에 독출 명령(read command)이 인가된 후 데이터가 외부로 출력될 때까지의 외부 클락의 사이클(cycle)의 개수를 나타낸다. 동기식 반도체 메모리 장치는, 독출 명령에 응답하여 내부적으로 데이터를 독출한 후, 카스 레이턴시에 대응하는 클락 사이클 후에 데이터를 출력한다. 예를 들어, 카스 레이턴시가 2인 경우, 독출 명령이 인가되는 외부 클락 사이클로부터 2 클락 사이클 후의 외부 클락 사이클에 동기되어 데이터가 외부로 출력된다.
레이턴시 제어 회로는 동기식 반도체 메모리 장치에서 출력 데이터가 정해진 클락 사이클 후에 출력될 수 있도록 제어하기 위해 출력 제어 신호인 레이턴시 신호를 발생한다. 즉, 레이턴시 제어 회로는 출력 제어 회로의 역할을 수행한다. 동기식 반도체 메모리 장치의 데이터 출력 버퍼는, 출력 제어 신호가 활성화되어 있는 동안의 출력 제어 클락 신호에 응답하여, 데이터를 출력한다. 따라서, 출력 제어 회로는 독출 명령이 인가된 후, 카스 레이턴시에 따른 출력 제어 클락 신호의 소정 사이클 전에 출력 제어 신호를 제공해야 한다.
동기식 반도체 메모리 장치의 동작 주파수가 증가함에 따라, 독출 명령을 디코딩(decoding)한 독출 정보(read information) 신호와 같은 내부 신호를 내부 클락 신호를 이용하여 샘플링(sampling)할 때, 내부 신호의 샘플링 마진(sampling margin)(또는 타이밍(timing) 마진)이 감소한다. 이러한 샘플링 마진은, 반도체 메모리 장치에서 발생되는 공정(process), 전압(voltage), 및 온도(temperature)의 변화들, 또는 지터(jitter)에 의해 더욱 감소될 수 있다.
상기 샘플링 마진의 감소는 출력 제어 회로에 영향을 미쳐 출력 제어 회로가 오동작을 발생할 수 있다. 그 결과, 출력 제어 회로를 포함하는 동기식 반도체 메모리 장치가 유효한(valid) 데이터를 출력하지 못할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 출력 제어 회로의 샘플링 마진을 증가시킬 수 있는 고주파수 동작을 위한 동기식 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리 장치는, 내부 클락 신호를 N 분주한 지연 내부 클락 신호, 상기 내부 클락 신호를 지연한 제1 및 제2 샘플링 클락 신호들, 데이터가 외부 클락 신호에 동기되어 출력되도록 제어하고 상기 내부 클락 신호를 N 분주한 제1 출력 제어 클락 신호, 및 카스 레이턴시의 활성화를 지시하는 카스 레이턴시 신호에 응답하여, 상기 데이터의 출력 구간을 지시하는 독출 정보 신호를 상기 카스 레이턴시에 따른 시간 만큼 지연한 신호에 대응하는 출력 제어 신호를 발생하는 출력 제어 신호 발생부; 및 상기 출력 제어 신호 및 상기 제1 출력 제어 클락 신호에 응답하여, 내부 데이터를 버퍼링하여 상기 데이터를 출력하는 데이터 출력 버퍼를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 동기식 반도체 메모리 장치는 상기 지연 내부 클락 신호를 발생하는 제1 제어 클락 신호 발생부를 더 구비하며, 상기 제1 제어 클락 신호 발생부는, 상기 내부 클락 신호를 N 분주하는 제1 분주기; 및 상기 N 분주된 내부 클락 신호를 지연하여 상기 독출 정보 신호와 동기되는 상기 지연 내부 클락 신호를 발생하는 지연부를 포함한다.
바람직한 실시예에 따르면, 상기 동기식 반도체 메모리 장치는 상기 제1 및 제2 샘플링 클락 신호들을 발생하는 제2 제어 클락 신호 발생부를 더 구비하며, 상기 제2 제어 클락 신호 발생부는, 상기 제1 출력 제어 클락 신호를 발생하는 지연 동기 루프 회로; 상기 제1 출력 제어 클락 신호를 상기 데이터 출력 버퍼가 상기 데이터를 출력할 때까지 소요되는 시간 만큼 지연하여 제2 출력 제어 클락 신호를 발생하는 복제 데이터 출력 버퍼; 상기 제2 출력 제어 클락 신호를 상기 외부 클락 신호를 버퍼링하는 클락 버퍼에서의 지연 시간 만큼 지연하여 제3 출력 제어 클락 신호를 발생하는 복제 클락 버퍼; 상기 제3 출력 제어 클락 신호를 N 분주하여 제4 출력 제어 클락 신호를 발생하고 상기 제4 출력 제어 클락 신호를 상기 지연 동기 루프 회로에 제공하는 제2 분주기; 상기 내부 클락 신호를 지연하여 프리-샘플링 클락 신호를 발생하는 샘플링 신호 발생부; 및 상기 프리-샘플링 클락 신호를 상기 지연부에서의 지연 시간 만큼 지연하고, 상기 지연된 프리-샘플링 클락 신호의 상승 에지 및 하강 에지 각각에 응답하여 상기 제1 및 제2 샘플링 클락 신호들을 발생하는 복제 지연부를 포함한다.
바람직한 실시예에 따르면, 상기 출력 제어 신호 발생부는, 상기 지연 내부 클락 신호의 상승 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제1 독출 정보 신호를 발생하는 제1 입력부; 상기 지연 내부 클락 신호의 하강 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제2 독출 정보 신호를 발생하는 제2 입력부; 상기 제1 샘플링 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 제1 독출 정보 신호를 샘플링하는 제1 샘플링부; 상기 제2 샘플링 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 제2 독출 정보 신호를 샘플링하는 제2 샘플링부; 상기 제1 샘플링부의 출력 신호 및 제2 샘플링부의 출력 신호에 대해 논리합 연산을 수행하는 논리부; 및 상기 제1 출력 제어 클락 신호에 응답하여, 상기 논리부의 출력 신호를 상기 출력 제어 신호로서 출력하는 출력부를 구비한다.
바람직한 실시예에 따르면, 상기 출력 제어 신호 발생부는, 상기 지연 내부 클락 신호의 상승 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제1 독출 정보 신호를 발생하는 제1 입력부; 상기 지연 내부 클락 신호의 하강 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제2 독출 정보 신호를 발생하는 제2 입력부; 상기 제1 샘플링 클락 신호에 응답하여, 상기 제1 독출 정보 신호를 샘플링하는 제1 샘플링부; 상기 제2 샘플링 클락 신호에 응답하여, 상기 제2 독출 정보 신호를 샘플링하는 제2 샘플링부; 상기 제1 샘플링부의 출력 신호 및 제2 샘플링부의 출력 신호에 대해 논리합 연산을 수행하는 논리부; 및 상기 제1 출력 제어 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 논리부의 출력 신호를 상기 출력 제어 신호로서 출력하는 출력부를 구비한다.
바람직한 실시예에 따르면, 상기 출력 제어 신호 발생부는, 상기 지연 내부 클락 신호의 상승 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제1 독출 정보 신호를 발생하는 제1 입력부; 상기 지연 내부 클락 신호의 하강 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제2 독출 정보 신호를 발생하는 제2 입력부; 상기 제1 샘플링 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 제1 독출 정보 신호를 샘플링하는 제1 샘플링부; 상기 제2 샘플링 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 제2 독출 정보 신호를 샘플링하는 제2 샘플링부; 상기 제1 샘플링부의 출력 신호 및 제2 샘플링부의 출력 신호에 대해 논리합 연산을 수행하는 논리부; 및 상기 제1 출력 제어 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 논리부의 출력 신호를 상기 출력 제어 신호로서 출력하는 출력부를 구비한다.
이러한 본 발명에 따른 동기식 반도체 메모리 장치는 출력 제어 신호 발생부 에서의 샘플링 마진을 증가시킬 수 있으므로, 고주파수 동작에서 레이턴시 제어 동작을 안정적으로 수행할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명을 설명하기 전에, 본 발명에 대한 비교예가 도 1을 참조하여 설명된다. 도 1은 본 발명의 비교예에 따른 동기식 반도체 메모리 장치(100)를 설명하는 블락 다이어그램이다.
도 1을 참조하면, 동기식 반도체 메모리 장치(100)는, 커맨드 버퍼(command buffer)(105), 커맨드 디코더(command decoder)(110), 샘플링부(sampling unit)(115), 출력 제어 신호 발생부(120), 데이터 출력 버퍼(125), 지연부(130), 복제 지연부(replica delay unit)(135), 지연 동기 루프 회로(delay locked loop circuit)(DLL)(145), 복제 데이터 출력 버퍼(150), 복제 클락 버퍼(155), 및 샘플링 신호 발생부(200)를 구비한다.
커맨드 버퍼(105)는 동기식 반도체 메모리 장치(100)의 외부로부터 인가되는 커맨드 신호(CMD)를 버퍼링(buffering)하여 커맨드 디코더(110)에 제공한다. 커맨드 디코더(110)는 상기 버퍼링된 커맨드 신호를 디코딩하여 독출 정보 신호(PREAD) 를 발생한다. 독출 정보 신호(PREAD)는 데이터의 출력 구간을 지시(indication)하며, 소정의 시간(예를 들어, 내부 클락(PCLK)의 2 클락 사이클) 동안 활성화(activation)되는 신호이다.
클락 버퍼(140)는 외부 클락 신호(ECLK)를 버퍼링하여 내부 클락 신호(PCLK)를 발생한다. 지연부(130)는 내부 클락 신호(PCLK)를 소정의 지연 시간 만큼 지연하여 지연 내부 클락 신호(PCLKD1)를 발생한다. 상기 지연 시간은 커맨드 버퍼(105) 및 커맨드 디코더(110)에 의해 커맨드 신호(CMD)로부터 독출 정보 신호(PREAD)가 발생될 때까지의 시간인 tREAD이다. tREAD는 독출 정보 신호(PREAD)와 내부 클락 신호(PCLK)를 동기(synchronization)시키기 위해 필요한 시간이다.
샘플링부(115)는 지연 내부 클락 신호(PCLKD1)에 응답하여 독출 정보 신호(PREAD)를 샘플링하여 샘플링 독출 신호(PREADS)를 발생한다.
DLL(145)는 외부 클락 신호(ECLK)의 위상 보다 앞선(lead) 위상을 가지는 제1 출력 제어 클락(CLKDQ1)을 발생한다. 즉, 제1 출력 제어 클락(CLKDQ1)의 위상(phase)은 외부 클락 신호(ECLK)의 위상 보다 데이터 출력 시간(tSAC) 만큼 앞선다. 데이터 출력 시간(tSAC)은 데이터 출력 버퍼(125)가 데이터(DOUT)를 출력할 때까지 소요되는 시간이다. 따라서, DLL(145)는 데이터 출력 버퍼(125)에서 출력되는 데이터(DOUT)가 외부 클락 신호(ECLK)에 동기되도록 한다.
복제 데이터 출력 버퍼(150)는 제1 출력 제어 클락 신호(CLKDQ1)를 데이터 출력 시간(tSAC) 만큼 지연하여 외부 클락 신호(ECLK)의 위상과 동기(또는 일치)되는 위상을 가진 제2 출력 제어 클락 신호(CLKDQ2)를 발생한다. 즉, 복제 데이터 출 력 버퍼(150)는 데이터 출력 버퍼(125)에서 지연되는 출력 제어 클락 신호(CLKDQ1)의 지연 시간을 복제(replica 또는 copy)한다. 제2 출력 제어 클락 신호(CLKDQ2)는 DLL(145)에 제공된다.
복제 클락 버퍼(155)는 제2 출력 제어 클락 신호(CLKDQ2)를 소정의 지연 시간 만큼 지연하여 내부 클락 신호(PCLK)의 위상과 동기되는 위상을 가지는 제3 출력 제어 클락 신호(CLKDQ3)를 발생한다. 즉, 복제 클락 버퍼(155)는 클락 버퍼(140)에서 지연되는 외부 클락 신호(ECLK)의 지연 시간을 복제한다.
샘플링 신호 발생부(200)는, 내부 클락 신호(PCLK), 제3 출력 제어 클락 신호(CLKDQ3), 및 인에이블(enable) 신호(EN)에 응답하여, 내부 클락 신호(PCLK) 보다 소정 시간 만큼 지연된 프리-샘플링(pre-sampling) 클락 신호(SCLKP)를 발생한다. 즉, 샘플링 신호 발생부(200)는, 출력 제어 신호 발생부(120)에 입력되는 샘플링 독출 신호(PREADS)를 샘플링 클락 신호(SCLK)로 샘플링할 때의 샘플링 마진을 증가시키기 위해, 샘플링 클락 신호(SCLK)를 발생하도록 하는 클락 신호를 제3 출력 제어 클락 신호(CLKDQ3)로부터 내부 클락 신호(PCLK)로 변환시킨다.
샘플링 클락 신호(SCLK)를 발생하도록 하는 클락 신호를 내부 클락 신호(PCLK)로 사용하는 이유는, DLL(145)의 지터 또는 복제 데이터 출력 버퍼(150) 및 복제 클락 버퍼(155)에서의 지연 시간의 부정확성으로 인하여 제3 출력 제어 클락 신호(CLKDQ3)는 내부 클락 신호(PCLK) 보다 많은 지터를 발생할 수 있기 때문이다.
복제 지연부(135)는 프리-샘플링 클락 신호(SCLKP)를 지연부(130)에서 설정 되는 지연 시간 만큼 지연하여 샘플링 클락 신호(SCLK)를 발생한다.
출력 제어 신호 발생부(120)는, 카스 레이턴시의 활성화를 지시하는 카스 레이턴시 신호(CL), 샘플링 클락 신호, 및 제1 출력 제어 클락 신호(CLKDQ1)에 응답하여, 샘플링 독출 신호(PREADS)를 상기 카스 레이턴시에 따른 시간 만큼 지연한 신호에 대응하는 출력 제어 신호(LAT)를 발생한다. 예를 들어, 상기 카스 레이턴시는 4일 수 있다. 출력 제어 신호 발생부(120)의 일례는 일본 공개 특허 공보 제2005-4954호에 개시되어 있으므로, 출력 제어 신호 발생부(120)에 대한 상세한 설명은 본 명세서에서 생략된다.
데이터 출력 버퍼(125)는 출력 제어 신호(LAT) 및 제1 출력 제어 클락 신호(CLKDQ1)에 응답하여, 내부 데이터(DATA)를 버퍼링하여 데이터(DOUT)를 출력한다. 내부 데이터(DATA)는 메모리 셀 어레이(memory cell array)(미도시)로부터 출력된다.
도 2는 도 1의 샘플링 신호 발생부(200)를 보다 상세히 나타내는 회로도이다. 도 2를 참조하면, 샘플링 신호 발생부(200)는, 제1 D 플립-플롭(flip-flop)(205), 제2 D 플립-플롭(210), NAND 게이트(gate)(215), 및 다수의 인버터들(inverters)(220, 225, 230, 235)을 포함한다.
제1 D 플롭-플롭(205)은, 제3 출력 제어 클락 신호(CLKDQ3)를 반전(inversion)한 신호에 응답하여, 인에이블 신호(EN)를 샘플링하여 제1 인에이블 신호(EN1)를 발생한다. 인에이블 신호(EN)의 초기화 상태는 논리 하이 레벨(logic high level)이고 제1 D 플립-플롭(205)이 리셋(reset)될 때 논리 로우 레벨(logic low level)로 리셋된다.
제2 D 플롭-플롭(210)은, 내부 클락 신호(PCLK)에 응답하여, 제1 인에이블 신호(EN1)를 샘플링하여 제2 인에이블 신호(EN2)를 발생한다.
NAND 게이트(215)는 제2 인에이블 신호(EN2) 및 내부 클락 신호(PCLK)를 인버터들(230, 235)을 통해 지연한 신호에 대해 반전 논리곱 연산(NAND operation)을 수행한다. 제2 플립-플롭(210)의 출력 지연 시간과 인버터들(230, 235)의 지연 시간은 거의 동일하다. 인버터(220)는 NAND 게이트(215)의 출력 신호를 반전하여 프리-샘플링 클락 신호(SCLKP)를 발생한다.
다시 도 1을 참조하면, 동기식 반도체 메모리 장치(100)는 샘플링 독출 신호(PREADS)를 샘플링 클락 신호(SCLK)로 샘플링할 때의 샘플링 마진을 증가시키기 위해 샘플링 신호 발생부(200)를 포함한다. 그러나, 샘플링 클락 신호(SCLK)의 발생을 위한 지연 경로(delay path)가 지연 내부 클락 신호(PCLKD)의 발생을 위한 지연 경로가 상대적으로 길므로, 샘플링 클락 신호(SCLK)의 발생을 위한 지연 경로는 공정, 전압, 및 온도의 변화에 따라 영향을 많이 받는다. 그 결과, 샘플링 클락 신호(SCLK)에 잡음(noise)이 발생하여 샘플링 클락 신호(SCLK)의 위상이 빨라지거나 늦어질 수 있다. 또한, DLL(145)의 지터에 의해 제1 출력 제어 클락 신호(CLKDQ1)에 지터가 발생하여 제1 출력 제어 클락 신호(CLKDQ1)의 위상이 빨라지거나 늦어질 수 있다. 따라서, 출력 제어 신호 발생부(120)에서의 샘플링 마진이 감소될 수 있다.
도 3은 본 발명의 실시예에 따른 동기식 반도체 메모리 장치(300)를 설명하 는 블락 다이어그램이다.
도 3을 참조하면, 동기식 반도체 메모리 장치(300)는, 독출 정보 출력부(305), 출력 제어 신호 발생부(320), 데이터 출력 버퍼(355), 제1 제어 클락 신호 발생부(360), 클락 버퍼(375), 및 제2 제어 클락 신호 발생부(380)를 구비한다.
독출 정보 출력부(305)는 커맨드 버퍼(310) 및 커맨드 디코더(315)를 포함한다. 독출 정보 출력부(305)는 커맨드 신호(CMD)를 수신하여 독출 정보 신호(PREAD)를 출력한다. 독출 정보 신호(PREAD)는 데이터의 출력 구간을 지시하며, 소정의 시간(예를 들어, 내부 클락(PCLK)의 2 클락 사이클) 동안 활성화되는 신호이다.
커맨드 버퍼(310)는 동기식 반도체 메모리 장치(300)의 외부로부터 인가되는 커맨드 신호(CMD)를 버퍼링하여 커맨드 디코더(315)에 제공한다. 커맨드 디코더(315)는 상기 버퍼링된 커맨드 신호를 디코딩하여 독출 정보 신호(PREAD)를 발생한다.
클락 버퍼(375)는 외부 클락 신호(ECLK)를 버퍼링하여 내부 클락 신호(PCLK)를 발생한다. 내부 클락 신호(PCLK)는 제1 제어 클락 발생부(360) 및 제2 제어 클락 발생부(380)에 제공된다.
제1 제어 클락 신호 발생부(360)는 제1 분주기(divider)(370) 및 지연부(365)를 포함한다. 제1 제어 클락 신호 발생부(360)는 내부 클락 신호(PCLK)를 N 분주하고 상기 N 분주된 내부 클락 신호를 소정의 지연 시간 만큼 지연하여 지연 내부 클락 신호(PCLKD2)를 발생한다. 상기 N은 2 이상의 짝수이고, 카스 레이턴시의 값이 증가할수록 증가한다.
제1 제어 클락 신호 발생부(360)에서의 지연 시간은 독출 정보 출력부(305)에 의해 커맨드 신호(CMD)로부터 독출 정보 신호(PREAD)가 발생될 때까지의 시간인 tREAD이다. tREAD는 독출 정보 신호(PREAD)와 내부 클락 신호(PCLK)를 동기시키기 위해 필요한 시간이다.
제1 분주기(370)는 내부 클락 신호(PCLK)를 N 분주하여 지연부(365)에 제공한다. 지연부(365)는 상기 N 분주된 내부 클락 신호를 tREAD 만큼 지연하여 지연 내부 클락 신호(PCLKD2)를 발생한다.
제2 제어 클락 발생부(380)는, 복제 지연부(385), 지연 동기 루프 회로(DLL)(390), 복제 데이터 출력 버퍼(395), 복제 클락 버퍼(400), 제2 분주기(405), 및 샘플링 신호 발생부(500)를 포함한다. 제2 제어 클락 발생부(380)는 내부 클락 신호(PCLK)를 지연하여 제1 및 제2 샘플링 클락 신호들(SCLK1, SCLK2)을 발생한다.
DLL(390)는 외부 클락 신호(ECLK)의 위상 보다 앞선 위상을 가지는 제1 출력 제어 클락 신호(PCLKDQ1)를 발생한다. 제1 출력 제어 클락 신호(PCLKDQ1)는 데이터(DOUT)가 외부 클락 신호(ECLK)에 동기되어 출력되도록 제어하고 내부 클락 신호(PCLK)를 N 분주한 신호이다.
제1 출력 제어 클락 신호(PCLKDQ1)의 위상은 외부 클락 신호(ECLK)의 위상 보다 데이터 출력 시간(tSAC)에 복제 클락 버퍼(400)에서 생성되는 클락 버퍼(375)의 지연 시간을 합한 시간 만큼 앞선다. 데이터 출력 시간(tSAC)은 데이터 출력 버퍼(355)가 데이터(DOUT)를 출력할 때까지 소요되는 시간이다. 상기 복제 클락 버 퍼(400)에서의 지연 시간은 DLL(390)의 지터로 인한 제1 출력 제어 클락 신호(PCLKDQ1)의 지연을 보상(compensation)하기 위한 시간이다. 따라서, DLL(390)는 데이터 출력 버퍼(355)에서 출력되는 데이터(DOUT)가 외부 클락 신호(ECLK)에 동기되도록 한다.
복제 데이터 출력 버퍼(395)는 제1 출력 제어 클락 신호(CLKDQ1)를 데이터 출력 시간(tSAC) 만큼 지연하여 제2 출력 제어 클락 신호(PCLKDQ2)를 발생한다. 즉, 복제 데이터 출력 버퍼(395)는 데이터 출력 버퍼(355)에서 지연되는 제1 출력 제어 클락 신호(PCLKDQ1)의 지연 시간을 복제한다.
복제 클락 버퍼(400)는 제2 출력 제어 클락 신호(PCLKDQ2)를 지연하여 제3 출력 제어 클락 신호(PCLKDQ3)를 발생한다. 즉, 복제 클락 버퍼(400)는 클락 버퍼(375)에서 지연되는 외부 클락 신호(ECLK)의 지연 시간을 복제한다.
제2 분주기(405)는 제3 출력 제어 클락 신호(PCLKDQ3)를 N 분주하여 내부 클락 신호(PCLK)의 위상과 동기되는 위상을 가지는 제4 출력 제어 클락 신호(PCLKDQ4)를 발생한다. 제4 출력 제어 클락 신호(PCLKDQ4)는 DLL(390)에 제공된다.
샘플링 신호 발생부(500)는, 내부 클락 신호(PCLK), 제4 출력 제어 클락 신호(PCLKDQ4), 및 인에이블 신호(EN)에 응답하여, 내부 클락 신호(PCLK) 보다 소정 시간 만큼 지연된 프리-샘플링(pre-sampling) 클락 신호(SCLKP)를 발생한다. 즉, 샘플링 신호 발생부(500)는, 출력 제어 신호 발생부(320)에 입력되는 독출 정보 신호(PREAD)를 제1 및 제2 샘플링 클락 신호들(SCLK1, SCLK2)로 샘플링할 때의 샘플 링 마진을 증가시키기 위해, 제1 및 제2 샘플링 클락 신호들(SCLK1, SCLK2)을 발생하도록 하는 클락 신호를 제4 출력 제어 클락 신호(PCLKDQ4)로부터 내부 클락 신호(PCLK)로 변환시킨다.
제1 및 제2 샘플링 클락 신호들(SCLK1, SCLK2)을 발생하도록 하는 클락 신호를 내부 클락 신호(PCLK)로 사용하는 이유는, DLL(390)의 지터 또는 복제 데이터 출력 버퍼(395) 및 복제 클락 버퍼(400)에서의 지연 시간의 부정확성으로 인하여 제4 출력 제어 클락 신호(PCLKDQ4)가 내부 클락 신호(PCLK) 보다 많은 지터를 발생할 수 있기 때문이다.
복제 지연부(385)는 프리-샘플링 클락 신호(SCLKP)를 지연부(365)에서 설정되는 지연 시간 만큼 지연한다. 또한, 복제 지연부(385)는 상기 지연된 프리-샘플링 클락 신호의 상승 에지(rising edge)에 동기되는 제1 샘플링 클락 신호(SCLK1)를 발생하고, 상기 지연된 프리-샘플링 클락 신호의 하강 에지(falling edge)에 동기되는 제2 샘플링 클락 신호(SCLK2)를 발생한다.
출력 제어 신호 발생부(320)는, 제1 입력부(325), 제1 샘플링부(330), 제2 입력부(335), 제2 샘플링부(340), 논리부(345), 및 출력부(350)를 포함한다.
출력 제어 신호 발생부(320)는, 지연 내부 클락 신호(PCLKD2), 제1 및 제2 샘플링 클락 신호들(SCLK1, SCLK2), 제1 출력 제어 클락 신호(PCLKDQ1), 및 카스 레이턴시의 활성화를 지시하는 카스 레이턴시 신호(CL)에 응답하여, 데이터(DOUT)의 출력 구간을 지시하는 독출 정보 신호(PREAD)를 상기 카스 레이턴시에 따른 시간 만큼 지연한 신호에 대응하는 출력 제어 신호(LAT)를 발생한다. 예를 들어, 상 기 카스 레이턴시는 4일 수 있다.
제1 입력부(325)는, 지연 내부 클락 신호(PCLKD2)의 상승 에지에 응답하여, 독출 정보 신호(PREAD)를 샘플링하여 제1 독출 정보 신호(PREAD1)를 발생한다.
제2 입력부(335)는, 지연 내부 클락 신호(PCLKD2)의 하강 에지에 응답하여, 제2 독출 정보 신호(PREAD2)를 발생한다. 제1 및 제2 독출 정보 신호들(PREAD1, PREAD2)의 활성화 구간은 서로 중복되지 않는다.
제1 샘플링부(330)는, 제1 샘플링 클락 신호(SCLK1) 및 카스 레이턴시 신호(CL)에 응답하여 또는 제1 샘플링 클락 신호(SCLK1)에 응답하여, 제1 독출 정보 신호(PREAD1)를 샘플링하여 논리부(345)에 제공한다.
제2 샘플링부(340)는, 제1 샘플링 클락 신호(SCLK2) 및 카스 레이턴시 신호(CL)에 응답하여 또는 제2 샘플링 클락 신호(SCLK2)에 응답하여, 제2 독출 정보 신호(PREAD2)를 샘플링하여 논리부(345)에 제공한다.
논리부(345)는 제1 샘플링부(330)의 출력 신호 및 제2 샘플링부(340)의 출력 신호에 대해 논리합 연산(OR operation)을 수행한다. 논리부(345)는 OR 게이트를 포함한다.
출력부(350)는, 제1 출력 제어 클락 신호(PCLKDQ1)에 응답하여 또는 제1 출력 제어 클락 신호(PCLKDQ1) 및 카스 레이턴시 신호(CL)에 응답하여, 논리부(345)의 출력 신호를 출력 제어 신호(LAT)로서 출력한다.
전술한 바와 같이, 카스 레이턴시 신호(CL)는, 제1 및 제2 샘플링부들(330, 340)의 회로 구성과, 출력부(350)의 회로 구성에 따라, 제1 및 제2 샘플링부 들(330, 340)과 출력부(350)에 선택적으로 입력될 수 있다. 제1 및 제2 샘플링부들(330, 340)과 출력부(350)에 대응하는 회로 블락(block)의 일례가 일본 공개 특허 공보 제2005-4954호에 개시되어 있으므로, 제1 및 제2 샘플링부들(330, 340)과 출력부(350)에 대한 상세한 설명은 본 명세서에서 생략된다.
데이터 출력 버퍼(355)는 출력 제어 신호(LAT) 및 제1 출력 제어 클락 신호(PCLKDQ1)에 응답하여, 내부 데이터(DATA)를 버퍼링하여 데이터(DOUT)를 출력한다. 내부 데이터(DATA)는 메모리 셀 어레이(미도시)로부터 출력된다.
따라서, 본 발명에 따른 동기식 반도체 메모리 장치는 분주기를 사용하여 출력 제어 신호 발생부에서의 내부 신호(예를 들어, 독출 정보 신호(PREAD))를 샘플링하는 클락 신호의 주기(period)를 증가시킬 수 있다. 따라서, 출력 제어 신호 발생부에서의 내부 신호의 샘플링 마진이 증가되므로, 본 발명의 동기식 반도체 메모리 장치는 고주파수 동작에서 레이턴시 제어 동작을 안정적으로 수행할 수 있다.
도 4는 도 3의 샘플링 신호 발생부(500)를 보다 상세히 나타내는 회로도이다. 도 4를 참조하면, 샘플링 신호 발생부(500)는, 제1 D 플립-플롭(505), 제2 D 플립-플롭(510), NAND 게이트(515), 및 다수의 인버터들(520, 525, 530, 535)을 포함한다.
제1 D 플롭-플롭(505)은, 제4 출력 제어 클락 신호(PCLKDQ4)를 반전한 신호에 응답하여, 인에이블 신호(EN)를 샘플링하여 제1 인에이블 신호(EN1)를 발생한다. 인에이블 신호(EN)의 초기화 상태는 논리 하이 레벨이고 제1 D 플립-플롭(505)이 리셋될 때 논리 로우 레벨로 리셋된다.
제2 D 플롭-플롭(510)은, 내부 클락 신호(PCLK)에 응답하여, 제1 인에이블 신호(EN1)를 샘플링하여 제2 인에이블 신호(EN2)를 발생한다.
NAND 게이트(515)는 제2 인에이블 신호(EN2) 및 내부 클락 신호(PCLK)를 인버터들(530, 535)을 통해 지연한 신호에 대해 반전 논리곱 연산을 수행한다. 제2 플립-플롭(510)의 출력 지연 시간과 인버터들(530, 535)의 지연 시간은 거의 동일하다. 인버터(520)는 NAND 게이트(515)의 출력 신호를 반전하여 프리-샘플링 클락 신호(SCLKP)를 발생한다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 동기식 반도체 메모리 장치는 출력 제어 신호 발생부에서의 샘플링 마진을 증가시킬 수 있으므로, 고주파수 동작에서 레이턴시 제어 동작을 안정적으로 수행할 수 있다.

Claims (6)

  1. 동기식 반도체 메모리 장치에 있어서,
    내부 클락 신호를 N(N은 2이상의 짝수) 분주하고 상기 N 분주한 내부 클락 신호를 지연시킨 지연 내부 클락 신호, 상기 내부 클락 신호를 지연한 제1 및 제2 샘플링 클락 신호들, 데이터가 외부 클락 신호에 동기되어 출력되도록 제어하고 상기 내부 클락 신호를 N 분주한 제1 출력 제어 클락 신호, 및 카스 레이턴시의 활성화를 지시하는 카스 레이턴시 신호에 응답하여, 상기 데이터의 출력 구간을 지시하는 독출 정보 신호를 상기 카스 레이턴시에 따른 시간 만큼 지연한 신호에 대응하는 출력 제어 신호를 발생하는 출력 제어 신호 발생부; 및
    상기 출력 제어 신호 및 상기 제1 출력 제어 클락 신호에 응답하여, 내부 데이터를 버퍼링하여 상기 데이터를 출력하는 데이터 출력 버퍼를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 동기식 반도체 메모리 장치는 상기 지연 내부 클락 신호를 발생하는 제1 제어 클락 신호 발생부를 더 구비하며,
    상기 제1 제어 클락 신호 발생부는,
    상기 내부 클락 신호를 N 분주하는 제1 분주기; 및
    상기 N 분주된 내부 클락 신호를 지연하여 상기 독출 정보 신호와 동기되는 상기 지연 내부 클락 신호를 발생하는 지연부를 포함하는 것을 특징으로 하는 동기 식 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 동기식 반도체 메모리 장치는 상기 제1 및 제2 샘플링 클락 신호들을 발생하는 제2 제어 클락 신호 발생부를 더 구비하며,
    상기 제2 제어 클락 신호 발생부는,
    상기 제1 출력 제어 클락 신호를 발생하는 지연 동기 루프 회로;
    상기 제1 출력 제어 클락 신호를 상기 데이터 출력 버퍼가 상기 데이터를 출력할 때까지 소요되는 시간 만큼 지연하여 제2 출력 제어 클락 신호를 발생하는 복제 데이터 출력 버퍼;
    상기 제2 출력 제어 클락 신호를 상기 외부 클락 신호를 버퍼링하는 클락 버퍼에서의 지연 시간 만큼 지연하여 제3 출력 제어 클락 신호를 발생하는 복제 클락 버퍼;
    상기 제3 출력 제어 클락 신호를 N 분주하여 제4 출력 제어 클락 신호를 발생하고 상기 제4 출력 제어 클락 신호를 상기 지연 동기 루프 회로에 제공하는 제2 분주기;
    상기 내부 클락 신호를 지연하여 프리-샘플링 클락 신호를 발생하는 샘플링 신호 발생부; 및
    상기 프리-샘플링 클락 신호를 상기 지연부에서의 지연 시간 만큼 지연하고, 상기 지연된 프리-샘플링 클락 신호의 상승 에지 및 하강 에지 각각에 응답하여 상 기 제1 및 제2 샘플링 클락 신호들을 발생하는 복제 지연부를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 출력 제어 신호 발생부는,
    상기 지연 내부 클락 신호의 상승 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제1 독출 정보 신호를 발생하는 제1 입력부;
    상기 지연 내부 클락 신호의 하강 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제2 독출 정보 신호를 발생하는 제2 입력부;
    상기 제1 샘플링 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 제1 독출 정보 신호를 샘플링하는 제1 샘플링부;
    상기 제2 샘플링 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 제2 독출 정보 신호를 샘플링하는 제2 샘플링부;
    상기 제1 샘플링부의 출력 신호 및 제2 샘플링부의 출력 신호에 대해 논리합 연산을 수행하는 논리부; 및
    상기 제1 출력 제어 클락 신호에 응답하여, 상기 논리부의 출력 신호를 상기 출력 제어 신호로서 출력하는 출력부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 출력 제어 신호 발생부는,
    상기 지연 내부 클락 신호의 상승 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제1 독출 정보 신호를 발생하는 제1 입력부;
    상기 지연 내부 클락 신호의 하강 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제2 독출 정보 신호를 발생하는 제2 입력부;
    상기 제1 샘플링 클락 신호에 응답하여, 상기 제1 독출 정보 신호를 샘플링하는 제1 샘플링부;
    상기 제2 샘플링 클락 신호에 응답하여, 상기 제2 독출 정보 신호를 샘플링하는 제2 샘플링부;
    상기 제1 샘플링부의 출력 신호 및 제2 샘플링부의 출력 신호에 대해 논리합 연산을 수행하는 논리부; 및
    상기 제1 출력 제어 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 논리부의 출력 신호를 상기 출력 제어 신호로서 출력하는 출력부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 출력 제어 신호 발생부는,
    상기 지연 내부 클락 신호의 상승 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제1 독출 정보 신호를 발생하는 제1 입력부;
    상기 지연 내부 클락 신호의 하강 에지에 응답하여, 상기 독출 정보 신호를 샘플링하여 제2 독출 정보 신호를 발생하는 제2 입력부;
    상기 제1 샘플링 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 제1 독출 정보 신호를 샘플링하는 제1 샘플링부;
    상기 제2 샘플링 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 제2 독출 정보 신호를 샘플링하는 제2 샘플링부;
    상기 제1 샘플링부의 출력 신호 및 제2 샘플링부의 출력 신호에 대해 논리합 연산을 수행하는 논리부; 및
    상기 제1 출력 제어 클락 신호 및 상기 카스 레이턴시 신호에 응답하여, 상기 논리부의 출력 신호를 상기 출력 제어 신호로서 출력하는 출력부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
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