KR20100076737A - 플립플롭 및 그를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

마진을 확보할 수 있는 플립플롭 및 그를 포함하는 반도체 메모리 장치에 관한 기술이 개시된다. 이러한 기술에 따르면 반도체 메모리 장치는 클럭에 동기해 컬럼 커맨드 신호를 애디티브 레이턴시만큼 지연시켜 내부 리드명령을 출력하는 애디티브 레이턴시 쉬프팅부; 상기 클럭을 지연시켜 지연클럭을 출력하는 지연부; 및 상기 내부 리드명령을 상기 지연클럭에 동기해 입력받고, 상기 클럭에 동기해 카스 라이트 레이턴시만큼 지연시켜 내부 라이트명령을 출력하는 카스 라이트 레이턴시 쉬프팅부를 포함한다.
플립플롭, 리드, 라이트, 어드레스

Description

플립플롭 및 그를 포함하는 반도체 메모리 장치 {FLIP-FLOP AND SEMICONDUCTOR MEMORY APPARATUS INCLUDING THE SAME}
본 발명은 플립플롭 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 마진을 확보할 수 있는 플립플롭 및 그를 포함하는 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리 장치는 외부의 시스템 클럭에 동기되어 동작하는 반도체 메모리 장치를 말한다. SDRAM의 경우, 입/출력 동작이 클럭의 라이징 에지(rising edge)에 동기되어 매 클럭 마다 하나의 데이터가 입/출력된다. 이에 비해, DDR SDRAM은 입/출력 동작이 클럭의 라이징 에지뿐만 아니라, 폴링 에지(falling edge)에도 동기되어 매 클럭 마다 두 개의 데이터가 입/출력된다.
한편, DDR2, DDR3 SDRAM 이상에서는 데이터 버스의 효율을 높이기 위해 애디티브 레이턴시(Additive Latency, AL)라는 새로운 개념이 도입되었다. 따라서 tRCD(RAS to CAS Delay) 이전에 외부에서 읽기/쓰기 명령 또는 어드레스가 인가되 어도 애디티브 레이턴시(AL)만큼 지연되어 tRCD이후 내부 읽기/쓰기 명령 또는 내부 어드레스가 생성되어 반도체 메모리 장치의 읽기/쓰기 동작이 이루어진다.
DDR2 SDRAM에서 리드 레이턴시(Read Latency, RL)는 AL+CL(CAS Latency, 카스 레이턴시), 라이트 레이턴시(Write Latency, WL)는 AL+CL-1로 규정되어 있다. 그리고 DDR3 SDRAM에서 리드 레이턴시(Read Latency, RL)는 AL+CL(CAS Latency), 라이트 레이턴시(WL)는 AL+CWL(CAS Write Latency, 카스 라이트 레이턴시)로 규정되어 있다. DDR2 SDRAM에서 애디티브 레이턴시(AL)는 특정 값으로 고정되어 있으나 DDR3 SDRAM에서 애디티브 레이턴시(AL)는 0, CL-1, CL-2로 카스 레이턴시(CL)와 연동되어 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성도이다.
도 1에 도시된 바와 같이 종래의 반도체 메모리 장치는 버퍼부(101), 애디티브 레이턴시 쉬프팅부(103) 및 카스 라이트 레이턴시 쉬프팅부(105)로 구성된다.
버퍼부(101)는 애디티브 레이턴시(AL)에 따라 컬럼 커맨드 신호(CASP6)를 버퍼링하여 제1카스 신호(CASP8_AL0) 및 제2카스 신호(CASP_NON_AL0)를 출력한다. 컬럼 커맨드 신호(CASP6)는 컬럼 어드레스 스트로브 명령(CAS)에 응답해 인에이블되며 클럭(CLK)에 동기되어 클럭(CLK)의 반주기동안 인에이블되는 펄스신호이다.
버퍼부(101)는 애디티브 레이턴시(AL)가 0인 경우 인에이블되는 제1애디티브 레이턴시 신호(AL_0)가 인에이블되는 경우에만 컬럼 커맨드 신호(CASP6)를 버퍼링하여 제1카스 신호(CASP8_AL0)를 추가로 출력한다. 후술되지만 애디티브 레이턴 시(AL)가 0인 경우에는 애디티브 레이턴시 쉬프팅부(103)에서 컬럼 커맨드 신호(CASP6)가 지연될 필요가 없다. 따라서 애디티브 레이턴시(AL)가 0인 경우에 버퍼부(101)는 컬럼 커맨드 신호(CASP6)를 제1카스 신호(CASP8_AL0)와 제2카스 신호(CASP_NON_AL0)로 분리하여 출력하고 애디티브 레이턴시 쉬프팅부(103)는 제1카스 신호(CASP8_AL0)를 지연시키지 않고 내부 리드명령(RD_INT)으로 출력한다.
애디티브 레이턴시 쉬프팅부(103)는 애디티브 레이턴시(AL)에 따라 제2카스 신호(CASP_NON_AL0)를 지연시켜 내부 리드명령(RD_INT)을 출력한다. 내부 리드명령(RD_INT)이 인에이블되면 반도체 메모리 장치의 메모리 셀(미도시)에서 데이터가 출력된다. 그리고 내부 리드명령(RD_INT)이 인에이블된 이후부터 카스 레이턴시(CL) 이후 DQ버퍼(미도시)가 인에이블되어 상기 데이터가 반도체 메모리 장치 외부로 출력된다. 그리고 상기된 바와 같이 애디티브 레이턴시(AL)가 0인 경우에는 내부 리드명령(RD_INT)이 애디티브 레이턴시(AL)만큼 지연될 필요가 없으므로 애디티브 레이턴시 쉬프팅부(103)는 제1카스 신호(CASP8_AL0)를 내부 리드명령(RD_INT)으로 출력한다.
카스 라이트 레이턴시 쉬프팅부(105)는 카스 라이트 레이턴시(CWL)에 따라 내부 리드명령(RD_INT)을 지연시켜 내부 라이트 명령(WT_INT)을 출력한다. 내부 라이트 명령(WT_INT)에 응답해 상기 DQ버퍼는 인에이블되고 반도체 메모리 장치 외부로부터 데이터가 입력된다. 상기된 바와 같이 라이트 레이턴시(WL)는 AL+CWL이고, 애디티브 레이턴시 쉬프팅부(103)가 컬럼 커맨드 신호(CASP6)로부터 생성된 제1 및 제2카스 신호(CASP8_AL0, CASP_NON_AL0)를 애디티브 레이턴시(AL)만큼 지연시키므 로 카스 라이트 레이턴시 쉬프팅부(105)는 내부 리드명령(RD_INT)을 카스 라이트 레이턴시(CWL)만큼만 추가로 지연시켜 내부 라이트 명령(WT_INT)을 출력한다.
도 2는 도 1의 버퍼부(101)의 상세 구성도이다.
도 2에 도시된 바와 같이 버퍼부(101)는 제1카스신호 버퍼링 수단(201), 제2카스신호 버퍼링 수단(203) 및 인버터(205)로 구성된다.
제2카스신호 버퍼링 수단(203)은 컬럼 커맨드 신호(CASP6)를 버퍼링하여 제2카스 신호(CASP_NON_AL0)를 출력한다.
제1카스신호 버퍼링 수단(201)은 제1애디티브 레이턴시 신호(AL_0)가 하이로 인에이블되는 경우, 즉 애디티브 레이턴시(AL)가 0인 경우에만 컬럼 커맨드 신호(CASP6)를 버퍼링하여 제1카스 신호(CASP8_AL0)를 출력한다. 제1애디티브 레이턴시 신호(AL_0)가 로우로 디스에이블되는 경우, 즉 애디티브 레이턴시(AL)가 0이 아닌 경우 제1카스신호 버퍼링 수단(201)은 디스에이블된다.
도 3은 도 1의 애디티브 레이턴시 쉬프팅부(103)의 상세 구성도이다.
도 3에 도시된 바와 같이 애디티브 레이턴시 쉬프팅부(103)는 다수의 플립플롭(301 내지 310) 및 다수의 선택수단(311 내지 317)으로 구성된다.
다수의 플립플롭(301 내지 310)은 클럭(CLK)에 동기해 제2카스 신호(CASP_NON_AL0) 또는 전단 플립플롭의 출력신호를 클럭(CLK)의 1주기 만큼씩 지연시킨다. 그리고 상기된 바와 같이 DDR3에서 애디티브 레이턴시(AL)는 카스 레이 턴시(CL)에 연동되기 때문에 다수의 선택수단(311 내지 317)은 카스 레이턴시(CL<5:11>)에 응답해 다수의 플립플롭의 출력신호를 후속 플립플롭으로 전달할지 여부를 선택한다. 다수의 선택수단(318, 319)은 애디티브 레이턴시(AL)에 응답해 애디티브 레이턴시(AL)가 AL-2, AL-1인지에 따라 제10 및 제11플립플롭(310, 311)의 출력신호 중 하나를 내부 리드명령(RD_INT)으로 출력한다.
예를 들어 애디티브 레이턴시(AL)가 CL-2이고 카스 레이턴시(CL)가 7인 경우 제1선택수단(311)은 제1플립플롭(301)의 출력신호를 제2플립플롭(302)으로 전달하고 제2선택수단(312)은 제2플립플롭(302)의 출력신호를 제3플립플롭(303)으로 전달한다. 제3선택수단(313)은 카스 레이턴시(CL)가 7인 경우 인에이블되는 카스레이턴시 신호(CL<7>)에 응답해 제3플립플롭(303)의 출력신호를 제8플립플롭(308)으로 전달한다. 결국, 제9플립플롭(309)의 출력신호는 제8선택수단(318)에 의해 내부 리드명령(RD_INT)으로 출력된다.
제8선택수단(818)은 애디티브 레이턴시(AL)가 CL-2인 경우에 인에이블되는 제2애디티브 레이턴시 신호(ALCL_2)에 응답해 내부 리드명령(RD_INT)을 출력한다. 결국, 내부 리드명령(RD_INT)은 제2카스 신호(CASP_NON_AL0)보다 애디티브 레이턴시(AL=7-2)만큼 지연된다.
만약 애디티브 레이턴시(AL)가 CL-1인 경우에 인에이블되는 제3애디티브 레이턴시 신호(ALCL_1)가 인에이블되면 제8선택수단(318)은 제9플립플롭(309)의 출력신호를 제10플립플롭(310)으로 전달하고 제9선택수단(319)은 제10플립플롭(310)의 출력신호를 내부 리드명령(RD_INT)으로 출력한다.
한편, 버퍼부(101)가 존재하는 경우 애디티브 레이턴시 쉬프팅부(103)는 제1카스 신호(CASP8_AL0)를 지연시키지 않고 바로 내부 리드명령(RD_INT)으로 출력한다. 그러나 버퍼부(101)가 존재하지 않는 경우 애디티브 레이턴시 쉬프팅부(103)는 제2카스 신호(CASP_NON_AL0)를 입력받는 선택수단을 더 포함하고 상기 선택수단은 제1애디티브 레이턴시 신호(AL_0)에 응답해 제2카스 신호(CASP_NON_AL0)를 지연시키지 않고 내부 리드명령(RD_INT)으로 출력할 수 있다.
애디티브 레이턴시 쉬프팅부(103)의 플립플롭의 개수는 카스 레이턴시(CL) 또는 설계에 따라 변경될 수 있다.
도 4는 도 1의 카스 라이트 레이턴시 쉬프팅부(105)의 상세 구성도이다.
도 4에 도시된 바와 같이 카스 라이트 레이턴시 쉬프팅부(105)는 애디티브 레이턴시 쉬프팅부(103)와 같이 다수의 플립플롭(401 내지 408) 및 다수의 선택수단(409 내지 412)으로 구성된다.
상기된 바와 같이 카스 라이트 레이턴시 쉬프팅부(105)는 카스 라이트 레이턴시 신호(CWL<5:8>)에 응답해 내부 리드명령(RD_INT)을 카스 라이트 레이턴시(CWL)만큼 지연시켜 내부 라이트 명령(WT_INT)을 출력한다. 카스 라이트 레이턴시 쉬프팅부(105)의 동작원리는 애디티브 레이턴시 쉬프팅부(103)와 동일하므로 자세한 설명은 생략하기로 한다.
한편, 카스 라이트 레이턴시 쉬프팅부(105)의 플립플롭의 개수는 카스 라이트 레이턴시(CWL) 또는 설계에 따라 변경될 수 있다.
도 5는 도 3 및 도 4의 플립플롭(301 내지 310, 401 내지 408)의 상세 구성도이다.
도 5에 도시된 바와 같이 플립플롭(301 내지 310, 401 내지 408)은 제1래치부(501), 제2래치부(503) 및 인버터(505)로 구성된다.
제1래치부(501)는 클럭(CLK)의 로우레벨 구간동안 입력되는 입력신호를 클럭(CLK)의 폴링에지까지 래치한다. 그리고 제2래치부(503)는 클럭(CLK)의 라이징 에지에 응답해 제1래치부(501)에 의해 래치된 입력신호를 클럭(CLK)의 다음 라이징 에지까지 래치한다. 따라서 클럭(CLK)의 라이징 에지에 응답해 래치된 입력신호가 클럭(CLK)의 1주기동안 플립플롭(301 내지 310, 401 내지 408)으로부터 출력된다.
한편, 플립플롭(301 내지 310, 401 내지 408)의 패스게이트가 턴온되더라도 상기 패스게이트로 입력된 신호가 인버터 래치에 저장되기까지에는 소정의 시간이 필요하다. 따라서 플립플롭(301 내지 310, 401 내지 408)이 클럭(CLK)의 라이징 에지에 응답해 하이로 인에이블된 입력신호를 래치하기 위해서는 클럭(CLK)의 로우레벨 구간내에 입력신호의 인에이블 구간이 충분히 존재하여야 한다.
도 6은 도 3및 도4의 선택수단(311 내지 319, 409 내지 412)의 상세 구성도이다.
카스 레이턴시 신호(CL<5:11>), 제2 및 제3애디티브 레이턴시 신호(ALCL_2, ALCL_1) 또는 카스 라이트 레이턴시 신호(CWL<5:8>)가 하이로 인에이블되면 제1패스게이트(601)가 턴온된다. 따라서 제1패스게이트(601)로 입력되는 신호는 선택수 단(311 내지 319, 409 내지 412)의 ST출력단으로 출력된다. 그리고 카스 레이턴시 신호(CL<5:11>), 제2 및 제3애디티브 레이턴시 신호(ALCL_2, ALCL_1) 또는 카스 라이트 레이턴시 신호(CWL<5:8>)가 로우로 디스에이블되면 제2패스게이트(603)가 턴온된다. 따라서 제2패스게이트(603)로 입력되는 신호는 선택수단(311 내지 319, 409 내지 412)의 QF출력단으로 출력된다.
상기 설명된 바와 같이 선택수단 각각은 2개의 패스게이트로 구성된다. 그리고 도 3의 애디티브 레이턴시 쉬프팅부(103)의 출력노드(A)에는 2개의 선택수단(318, 319)이 연결되어 있다. 따라서 애디티브 레이턴시 쉬프팅부(103)에서 출력되는 내부 리드명령(RD_INT)은 다수의 패스게이트의 정션 커패시턴스(junction capacitance)에 의해 지연될 수 있다. 내부 리드명령(RD_INT)과 지연의 관계를 설명하기 위한 도 7에 도시된 바와 같이 제2카스 신호(CASP8_NON_AL0)에 의해 생성되는 내부 리드명령(RD_INT)은 클럭(CLK)의 1주기 동안 하이로 인에이블되는 펄스신호이므로 정션 커패시턴스에 의해 지연되더라도, 카스 라이트 레이턴시 쉬프팅부(105)가 클럭(CLK)의 라이징 에지에 응답해 내부 리드명령(RD_INT)을 래치하는데 큰 문제가 없다. 도 7에서 점선은 지연된 이후 내부 리드명령(RD_INT)을 나타낸다.
그러나 제1카스 신호(CASP8_AL0)에 의해 생성되는 내부 리드명령(RD_INT)은 제1카스 신호(CASP8_AL0)와 같이 클럭(CLK) 반주기동안 하이로 인에이블되는 펄스신호이다. 따라서 도 7에 도시된 바와 같이 내부 리드명령(RD_INT)이 정션 커패시턴스에 의해 지연될 경우, 카스 라이트 레이턴시 쉬프팅부(105)가 클럭(CLK)의 로 우레벨 구간에서 하이로 인에이블된 내부 리드명령(RD_INT)을 클럭(CLK)의 라이징 에지에 응답해 래치하기 위한 마진이 부족해진다. 결국, 카스 라이트 레이턴시 쉬프팅부(105)가 로우로 디스에이블된 내부 리드명령(RD_INT)을 래치하여 내부 라이트 명령(WT_INT)이 인에이블되지 못하는 문제가 발생할 수 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 입력신호가 지연되는 경우 입력신호의 마진을 확보할 수 있는 플립플롭 및 그를 포함하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 클럭에 동기해 컬럼 커맨드 신호를 애디티브 레이턴시만큼 지연시켜 내부 리드명령을 출력하는 애디티브 레이턴시 쉬프팅부; 상기 클럭을 지연시켜 지연클럭을 출력하는 지연부; 및 상기 내부 리드명령을 상기 지연클럭에 동기해 입력받고, 상기 클럭에 동기해 카스 라이트 레이턴시만큼 지연시켜 내부 라이트명령을 출력하는 카스 라이트 레이턴시 쉬프팅부를 포함하는 반도체 메모리 장치를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 지연클럭의 디스에이블 구간에서 입력신호를 입력받아 래치하는 제1래치부; 클럭의 인에이블 구간에서 상기 제1래치부의 출력신호를 입력받아 래치하는 제2래치부; 및 상기 클럭을 지연시켜 상기 지연클럭을 생성하는 지연부를 포함하는 플립플롭을 제공한다.
본 발명에 따르면, 지연된 입력신호를 입력받아 클럭에 동기시켜 출력하는 경우 상기 지연된 입력신호를 래치하는 시점을 지연시킴으로써 입력신호의 마진이 확보되는 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 8에 도시된 바와 같이 본 발명에 따른 반도체 메모리 장치는 클럭(CLK)에 동기해 컬럼 커맨드 신호(CASP6)를 애디티브 레이턴시(AL)만큼 지연시켜 내부 리드명령(RD_INT)을 출력하는 애디티브 레이턴시 쉬프팅부(803); 클럭(CLK)을 지연시켜 지연클럭(CLK_DD)을 출력하는 지연부(807); 및 내부 리드명령(RD_INT)을 지연클럭(CLK_DD)에 동기해 입력받고, 상기 클럭(CLK)에 동기해 카스 라이트 레이턴시(CWL)만큼 지연시켜 내부 라이트 명령(WT_INT)을 출력하는 카스 라이트 레이턴시 쉬프팅부(805)를 포함한다.
그리고 본 발명에 따른 반도체 메모리 장치는 컬럼 커맨드 신호(CASP6)를 버퍼링하되, 버퍼링된 컬럼 커맨드 신호가 애디티브 레이턴시 쉬프팅부(803)에 의해 지연되지 않는 경우 카스 라이트 레이턴시 쉬프팅부(805)로 전송되는 신호(CASP8_AL0)를 하나 더 생성하는 버퍼부(801)를 더 포함할 수 있다.
도 8에서는 DDR3에서 애디티브 레이턴시 쉬프팅부(803) 및 카스 라이트 레이턴시 쉬프팅부(805)가 클럭(CLK) 또는 지연클럭(CLK_DD)의 라이징 에지에 동기해 컬럼 커맨드 신호(CASP6)를 지연시켜 내부 리드명령(RD_INT) 또는 내부 라이트 명령(WT_INT)을 출력하는 경우를 일실시예로서 설명한다.
버퍼부(801)는 종래기술에 따른 버퍼부(101)와 같이 컬럼 커맨드 신호(CASP6)를 버퍼링하여 제2카스 신호(CASP8_NON_AL0)를 출력하고 제1애디티브 레이턴시 신호(AL_0)가 인에이블된 경우, 즉 제2카스 신호(CASP8_NON_AL0)가 후술되는 애디티브 레이턴시 쉬프팅부(803)에 의해 지연되지 않는 경우 컬럼 커맨드 신호(CASP6)를 버퍼링하여 제1카스 신호(CASP8_AL0)를 추가적으로 출력한다. 제1카스 신호(CASP8_AL0)는 애디티브 레이턴시 쉬프팅부(803)에 의해 지연되지 않고 내부 리드신호(RD_INT)로서 카스 라이트 레이턴시 쉬프팅부(805)에 입력된다.
애디티브 레이턴시 쉬프팅부(803)는 애디티브 레이턴시(AL)에 따라 제2카스 신호(CASP_NON_AL0)를 지연시켜 클럭(CLK)의 라이징 에지에 동기된 내부 리드명령(RD_INT)을 출력한다. 그리고 상기된 바와 같이 애디티브 레이턴시(AL)가 0인 경우에는 내부 리드명령(RD_INT)이 애디티브 레이턴시(AL)만큼 지연될 필요가 없으므로 제1카스 신호(CASP8_AL0)가 그대로 내부 리드명령(RD_INT)이 된다.
한편, 도 3에서 설명된 바와 같이 버퍼부(801)가 존재하지 않는 경우, 애디티브 레이턴시 쉬프팅부(803)는 제2카스 신호(CASP_NON_AL0)를 입력받는 선택수단을 이용하여 애디티브 레이턴시(AL)가 0인 경우 제2카스 신호(CASP_NON_AL0)를 내부 리드명령(RD_INT)으로 출력할 수 있다.
카스 라이트 레이턴시 쉬프팅부(805)는 카스 라이트 레이턴시(CWL)에 따라 내부 리드 명령(RD_INT)을 지연시켜 내부 라이트 명령(WT_INT)을 출력한다. 다만 종래기술과 달리 본 발명에 따른 반도체 메모리 장치는 지연부(807)를 포함하고, 카스 라이트 레이턴시 쉬프팅부(805)는 지연부(807)가 생성하는 지연클럭CLK_DD)을 이용해 내부 리드 명령(RD_INT)을 입력받는다.
카스 라이트 레이턴시 쉬프팅부(805)는 클럭(CLK)의 인에이블 구간과 오버랩되는 지연클럭(CLK_DD)의 디스에이블 구간에서 내부 리드 명령(RD_INT)을 래치한다. 여기서 인에이블 구간은 하이레벨 구간이며 디스에이블 구간은 로우레벨 구간으로서, 경우에 따라 인에이블 구간이 로우레벨 구간이고 디스에이블 구간이 하이레벨 구간일 수 있다. 클럭(CLK)이 지연되어 지연클럭(CLK_DD)이 생성되기 때문에 클럭(CLK)의 하이레벨 구간과 지연클럭(CLK_DD)의 로우레벨 구간은 오버랩된다.
다시 설명하면, 카스 라이트 레이턴시 쉬프팅부(805)는 내부 리드명령(RD_INT)을 클럭(CLK)에 동기해 입력받지 않고 지연클럭(CLK_DD)에 동기해 입력받는다. 내부 리드명령(RD_INT)이 정확하게 지연클럭(CLK_DD)의 라이징 에지에 래치되는 것은 아니지만 클럭(CLK)과 지연클럭(CLK_DD)이 오버랩되는 구간은 지연클럭(CLK_DD)의 라이징 에지에 의해 결정되는 것이므로 내부 리드명령(RD_INT)이 지연클럭(CLK_DD)에 동기해 입력된다고 할 수 있다.
종래의 카스 라이트 레이턴시 쉬프팅부(105)는 클럭(CLK)만을 이용하여 내부 리드명령(RD_INT)을 클럭(CLK)에 동기해 입력받고 지연시켜 내부 라이트 명령(WT_INT)을 출력하였다. 따라서 상기된 바와 같이 내부 리드명령(RD_INT)이 지연 되면 내부 리드명령(RD_INT)이 클럭(CLK)의 라이징 에지에 응답해 래치되기에 마진이 부족하였다.
그러나 본 발명에 따른 카스 라이트 레이턴시 쉬프팅부(805)는 내부 리드명령(RD_INT)이 지연되는 것에 대응하여 지연클럭(CLK_DD)에 동기해 내부 리드명령(RD_INT)을 입력받는다. 따라서 내부 리드 명령(RD_INT)이 지연되는 경우에도 지연클럭(CLK_DD)의 지연량만큼 내부 리드 명령(RD_INT)을 래치하기 위한 마진이 확보될 수 있다.
본 발명에 따른 카스 라이트 레이턴시 쉬프팅부(805)의 동작을 도 9를 참조하여 보다 자세히 설명한다. 카스 라이트 레이턴시 쉬프팅부(805)는 지연클럭(CLK_DD)의 로우레벨 구간동안 내부 리드 명령(RD_INT)을 입력받고 내부 리드 명령(RD_INT)은 지연클럭(CLK_DD)의 로우레벨 구간 내에 충분한 시간동안 인에이블되어 있다. 즉, 내부 리드 명령(RD_INT)이 지연되어 인에이블될 때가 클럭(CLK)의 라이징 에지 직전이더라도, 내부 리드 명령(RD_INT)의 인에이블 구간이 클럭(CLK)의 라이징 에지 뒤에 존재하는 지연클럭(CLK_DD)의 로우레벨 구간내에도 존재한다. 따라서 카스 라이트 레이턴시 쉬프팅부(805)가 내부 리드 명령(RD_INT)을 래치하기위한 마진이 확보되어 카스 라이트 레이턴시 쉬프팅부(805)는 인에이블된 내부 라이트 명령(WT_INT)을 출력할 수 있다.
그리고 내부 리드명령(RD_INT)이 더 지연되어, 내부 리드명령(RD_INT)의 인에이블 구간이 클럭(CLK)의 로우레벨 구간에 존재하지 않더라도 지연클럭(CLK_DD)의 로우레벨 구간내에 존재하면 카스 라이트 레이턴시 쉬프팅부(805)는 내부 리드 명령(RD_INT)을 래치할 수 있다.
결국, 카스 라이트 레이턴시 쉬프팅부(805)가 내부 리드 명령(RD_INT)을 래치하기 위한 마진이 확보되어 종래기술의 문제점이 해결될 수 있다.
지연부(807)는 클럭(CLK)을 지연시켜 지연클럭(CLK_DD)을 출력한다. 다만 상기된 바와 같이 애디티브 레이턴시(AL)가 0이 아닌 경우 내부 리드 명령(RD_INT)은 클럭(CLK)의 1주기 동안 인에이블되므로 카스 라이트 레이턴시 쉬프팅부(805)가 내부 리드 명령(RD_INT)을 래치하기위한 마진이 충분하다. 따라서 애디티브 레이턴시(AL)가 0이 아닌 경우 지연부(807)는 클럭(CLK)과 위상이 동일한 지연클럭(CLK_DD)을 출력할 수 있다. 그리고 애디티브 레이턴시(AL)가 0인 경우에 소정 지연값을 갖는 지연클럭(CLK_DD)을 출력할 수 있다.
도 8은 내부 리드명령(RD_INT) 또는 내부 라이트 명령(WT_INT)이 클럭(CLK) 또는 지연클럭(CLK_DD)의 라이징 에지에 동기되는 경우가 일실시예로서 설명되었으나, 내부 리드명령(RD_INT) 또는 내부 라이트 명령(WT_INT)은 클럭(CLK) 또는 지연클럭(CLK_DD)의 폴링 에지에 동기될 수도 있다. 이 경우 클럭(CLK)의 인에이블 구간은 로우레벨 구간이 되며 지연클럭(CLK_DD)의 디스에이블 구간은 하이레벨 구간이 된다.
또한 상기 도 8에서는 DDR3에서 내부 리드명령(RD_INT) 또는 내부 라이트 명령(WT_INT)이 생성되는 경우가 일실시예로서 설명되었으나 DDR2에도 본 발명은 채용될 수 있다. 즉, DDR2의 라이트 레이턴시(WL)는 AL+CL-1이므로 이 경우 라이트 카스 레이턴시 쉬프팅부(805)는 카스 라이트 레이턴시 신호 대신 카스 레이턴시 신 호를 입력받을 수 있다. 또한 반도체 메모리 장치의 읽기, 쓰기 동작시 컬럼 커맨드 신호가 지연되는 만큼 어드레스도 지연되어야 하므로 어드레스를 지연시키는 회로에서도 본 발명은 채용될 수 있다.
이하 도 10 내지 도 12에서는 내부 리드명령(RD_INT) 또는 내부 라이트 명령(WT_INT)이 클럭(CLK) 또는 지연클럭(CLK_DD)의 라이징 에지에 동기되고, 인에이블 구간은 하이레벨 구간, 디스에이블 구간은 로우레벨 구간인 경우가 일실시예로서 설명된다.
도 10은 도 8의 카스 라이트 레이턴시 쉬프팅부(805)의 상세 구성도이다.
도 10에 도시된 바와 같이 본 발명에 따른 카스 라이트 레이턴시 쉬프팅부(805)는 마진을 확보해 내부 리드명령(RD_INT)을 입력받는 마진확보수단(1001); 및 클럭(CLK)에 응답해 마진확보수단(1001)의 출력신호를 지연시켜 다수의 지연신호를 생성하는 다수의 플립플롭(1014 내지 1020); 및 카스 라이트 레이턴시(CWL)에 응답해 상기 다수의 지연신호 중 하나를 내부 라이트 명령(WT_INT)으로 출력하는 다수의 선택수단(1021 내지 1024)을 포함한다.
그리고 마진확보수단(1001)은 지연클럭(CLK_DD)의 디스에이블 구간에서 내부 리드명령(RD_INT)을 입력받아 래치하는 제1래치수단(1003); 및 클럭(CLK)의 인에이블 구간에서 제1래치수단(1003)의 출력신호를 입력받아 래치하는 제2래치수단(1009)을 포함한다.
제1래치수단(1003)은 제1패스게이트(1005) 및 제1저장수단(1007)을 포함한 다.
제1패스게이트(1005)는 지연클럭(CLK_DD)의 로우레벨 구간에서 턴온되며 하이레벨 구간에서 턴오프된다. 즉, 제1패스게이트(1005)는 지연클럭(CLK_DD)의 디스에이블 구간동안 내부 리드명령(RD_INT)를 입력받아 제1저장수단(1007)로 전달한다. 지연클럭(CLK_DD)의 로우레벨 구간에서 입력되는 내부 리드명령(RD_INT)은 제1저장수단(1007)에 의해 래치된다.
제2래치수단(1009)는 제2패스게이트(1011) 및 제2저장수단(1013)을 포함한다.
제2패스게이트(1011)는 클럭(CLK)의 하이레벨 구간에서 턴온되며 로우레벨 구간에서 턴오프된다. 즉, 제2패스게이트(1011)는 클럭(CLK)의 인에이블 구간동안 제1래치수단(1003)의 출력신호를 입력받아 제2저장수단(1013)으로 전달한다. 그리고 제2패스게이트(1011)의 출력신호는 제2저장수단(1013)에 의해 래치된다.
상기된 바와 같이 지연클럭(CLK_DD)의 로우레벨 구간과 클럭(CLK)의 하이레벨 구간은 오버랩되므로 제1 및 제2패스게이트(1005, 1011)가 동시에 턴온되는 구간이 존재한다. 따라서 제1 및 제2패스게이트(1005, 1011)가 동시에 턴온되는 구간에서 제1래치수단(1003)으로 입력되는 내부 리드명령(RD_INT)은 제2래치수단(1009)으로 전달된다. 결국, 내부 리드명령(RD_INT)이 제1래치수단(1003)을 거쳐 제2래치수단(1009)으로 입력되기까지 제1 및 제2패스게이트(1005, 1011)가 동시에 턴온되는 구간만큼의 시간이 더 보장되므로 카스 라이트 레이턴시 쉬프팅부(805)가 래치하는데 충분한 마진이 확보된다.
그리고 인에이블된 내부 리드명령(RD_INT)을 입력받은 마진확보수단(1001)의 출력신호는 클럭(CLK)의 라이징 에지보다 뒤에 인에이블될 수 있으나, 클럭(CLK)의 폴링 에지에 응답해 디스에이블된다. 따라서 다수의 플립플롭(1014 내지 1020)은 마진확보수단(1001)의 출력신호를 클럭(CLK)에 동기시켜 지연시킬 수 있다.
다수의 플립플롭(1014 내지 1020) 및 다수의 선택수단(1021 내지 1024)에 대해서는 도 4에서 설명된 바 도 10에서는 자세한 설명을 생략하기로 한다.
도 11은 도 8의 지연부(807)의 일실시예에 따른 상세 구성도이다.
도 11에 도시된 바와 같이 본 발명에 따른 지연부(807)는 클럭(CLK)을 지연시키는 지연소자(1101) 및 애디티브 레이턴시(AL)가 0인 경우 지연소자(1101)의 출력신호를 지연클럭(CLK_DD)으로 선택하는 선택수단(1103)을 포함한다.
선택수단(1103)은 애디티브 레이턴시(AL)가 0이 아닌 경우 클럭(CLK)을 지연클럭(CLK_DD)으로 출력한다. 따라서 애디티브 레이턴시(AL)가 0인경우 내부 리드명령(RD_INT)이 지연되더라도 마진확보수단(1001)에서 마진이 확보되어 내부 리드명령(RD_INT)이 래치될 수 있다. 그리고 애디티브 레이턴시(AL)가 0이 아닌 경우 마진확보수단(1001)은 제2카운터부(805)의 플립플롭과 동일하게 동작한다.
이하 지연부(807)의 구체적 동작을 설명한다.
제1애디티브 레이턴시 신호(AL_0)가 하이로 인에이블되면 클럭(CLK)을 입력받는 제1낸드게이트(1105)는 하이의 신호를 출력하며 제2낸드게이트(1107)는 클 럭(CLK)을 반전시켜 출력한다. 제2낸드게이트(1107)의 출력신호는 지연소자(1101)에 의해 지연되고 제1낸드게이트(1105)의 출력신호와 함께 제3낸드게이트(1109)로 입력된다. 제3낸드게이트(1109)에 의해 지연수단(1101)의 출력신호는 다시 반전되고, 결국 제3낸드게이트(1109)는 클럭(CLK)보다 지연된 지연클럭(CLK_DD)을 출력한다.
제1애디티브 레이턴시 신호(AL_0)가 로우로 디스에이블되면 제1낸드게이트(1105)는 클럭(CLK)을 반전시켜 출력하며 제2낸드게이트(1107)는 하이의 신호를 출력한다. 따라서 제3낸드게이트(1109)는 클럭(CLK)을 지연클럭(CLK_DD)으로 출력한다.
이 때 지연소자(1101)의 지연량, 즉 지연클럭(CLK_DD)의 지연량은 클럭(CLK)의 반주기를 초과하지 않는 것이 바람직하다. 지연소자(1101)의 지연량이 클럭(CLK)의 반주기를 초과하는 경우 마진확보수단(1001)에서 제1패스게이트(1005)보다 제2패스게이트(1011)가 먼저 턴온될 수 있으므로 본 발명의 목적이 달성될 수 없다.
한편, 도 8에 상기된 바와 같이 지연부(807)는 지연소자(1101)로 구성되어 애디티브 레이턴시(AL)와 무관하게 클럭(CLK)을 지연시켜 지연클럭(CLK_DD)을 출력할 수 있다
도 12는 도 8의 지연부(807)의 다른 실시예에 따른 상세 구성도이다.
선택수단(1203)은 제1애디티브 레이턴시 신호(AL_0)에 응답해 턴온/오프되 는 패스게이트(1205, 1207)를 포함한다. 제1애디티브 레이턴시 신호(AL_0)가 인에이블되면 제3패스게이트(1205)가 턴온되어 선택수단(1203)은 지연소자(1201)의 출력신호를 선택하고 제1애디티브 레이턴시 신호(AL_0)가 디스에이블되면 제4패스게이트(1207)가 턴온되어 선택수단(1203)은 클럭(CLK)을 선택한다.
그리고 도 11에서 상기된 바와 같이 지연소자(1201)의 지연량은 클럭(CLK)의 반주기를 초과하지 않는 것이 바람직하다.
한편, 마진확보수단(1001)은 독립적으로 지연부(807)와 함께 정션 커패시턴스 또는 기타 외부요인에 의해 지연되는 입력신호를 입력받는 플립플롭으로 사용될 수 있다. 이 경우 지연부(807)는 소정 제어신호에 응답해 클럭(CLK)을 지연시킬 수 있으며 또는 입력신호가 항상 지연되어 입력되는 경우 소정 제어신호에 응답하지 않고 클럭(CLK)을 지연시킬 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 버퍼부(101)의 상세 구성도,
도 3은 도 1의 애디티브 레이턴시 쉬프팅부(103)의 상세 구성도,
도 4는 도 1의 카스 라이트 레이턴시 쉬프팅부(105)의 상세 구성도,
도 5는 도3 및 도4의 플립플롭(301 내지 310, 401 내지 408)의 상세 구성도,
도 6은 도 3및 도4의 선택수단(311 내지 319, 409 내지 412)의 상세 구성도,
도 7은 내부 리드명령(RD_INT)과 지연의 관계를 설명하기 위한 도면,
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면,
도 9는 본 발명에 따른 카스 라이트 레이턴시 쉬프팅부(805)의 동작을 설명하기 위한 도면,
도 10은 도 8의 카스 라이트 레이턴시 쉬프팅부(805)의 상세구성도,
도 11은 도 8의 지연부(807)의 일실시예에 따른 상세 구성도,
도 12는 도 8의 지연부(807)의 다른 실시예에 따른 상세 구성도이다.

Claims (10)

  1. 클럭에 동기해 컬럼 커맨드 신호를 애디티브 레이턴시만큼 지연시켜 내부 리드명령을 출력하는 애디티브 레이턴시 쉬프팅부;
    상기 클럭을 지연시켜 지연클럭을 출력하는 지연부; 및
    상기 내부 리드명령을 상기 지연클럭에 동기해 입력받고, 상기 클럭에 동기해 카스 라이트 레이턴시만큼 지연시켜 내부 라이트명령을 출력하는 카스 라이트 레이턴시 쉬프팅부
    를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 지연클럭은
    상기 애디티브 레이턴시가 0이 아닌 경우 상기 클럭과 위상이 동일한
    반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 지연부는
    상기 클럭을 지연시키는 지연소자; 및
    상기 애디티브 레이턴시가 0인 경우 상기 지연수단의 출력신호를 상기 지연클럭으로 선택하는 선택수단
    을 포함하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 카스 라이트 레이턴시 쉬프팅부는
    상기 클럭의 인에이블 구간과 오버랩되는 상기 지연클럭의 디스에이블 구간에서 상기 내부 리드명령을 래치하는
    반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 카스 라이트 레이턴시 쉬프팅부는
    마진을 확보해 상기 내부 리드명령을 입력받는 마진확보수단;
    상기 클럭에 응답해 상기 마진확보수단의 출력신호를 지연시켜 다수의 지연신호를 생성하는 다수의 플립플롭; 및
    상기 카스 라이트 레이턴시에 응답해 상기 다수의 지연신호 중 하나를 상기 내부 라이트 명령으로 출력하는 다수의 선택수단
    을 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 마진확보수단은
    상기 지연클럭의 디스에이블 구간에서 상기 내부 리드명령을 입력받아 래치하는 제1래치수단; 및
    상기 클럭의 인에이블 구간에서 상기 제1래치수단의 출력신호를 입력받아 래치하는 제2래치수단
    을 포함하는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 반도체 메모리 장치는
    상기 컬럼 커맨드 신호를 버퍼링하되, 상기 버퍼링된 컬럼 커맨드 신호가 상기 애디티브 레이턴시 쉬프팅부에 의해 지연되지 않는 경우 상기 카스 라이트 레이턴시 쉬프팅부로 전송되는 신호를 하나 더 생성하는 버퍼부
    를 더 포함하는 반도체 메모리 장치.
  8. 지연클럭의 디스에이블 구간에서 입력신호를 입력받아 래치하는 제1래치부;
    클럭의 인에이블 구간에서 상기 제1래치부의 출력신호를 입력받아 래치하는 제2래치부; 및
    상기 클럭을 지연시켜 상기 지연클럭을 생성하는 지연부
    를 포함하는 플립플롭.
  9. 제 8항에 있어서,
    상기 제1래치부는
    상기 지연클럭의 디스에이블 구간동안 상기 입력신호를 전달하는 제1패스게이트; 및
    상기 제1패스게이트로 전달된 신호를 래치하는 제1저장수단
    을 포함하는 플립플롭.
  10. 제 8항에 있어서,
    상기 제2래치부는
    상기 클럭의 인에이블 구간동안 상기 제1래치부의 출력신호를 전달하는 제2패스게이트; 및
    상기 제2패스게이트로 전달된 신호를 래치하는 제2저장수단
    을 포함하는 플립플롭.
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KR100656444B1 (ko) 2005-11-29 2006-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8503256B2 (en) 2010-03-31 2013-08-06 SK Hynix Inc. Column command buffer and latency circuit including the same

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