KR100753421B1 - 반도체 메모리 장치의 어드레스 래치 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 어드레스 래치 회로에 관하여 개시한다. 개시된 본 발명은 제1 어드레스 래치 신호에 의해 외부에서 입력되는 제1 어드레스 신호를 래치하여 제2 어드레스 신호로 출력하는 제1 어드레스 래치부, 외부 클록을 분주한 분주 클록과 라이트 레이턴시 신호에 의해 제2 어드레스 신호를 라이트 레이턴시 신호에 따라 쉬프트시켜 제3 어드레스 신호로 출력하는 어드레스 쉬프트부 및 제2 어드레스 래치 신호에 의해 제3 어드레스 신호를 래치시켜 제4 어드레스 신호로 출력하는 제2 어드래스 래치부를 포함한다.

Description

반도체 메모리 장치의 어드레스 래치 회로{Address Latch Circuit Of Semiconductor Memory Device}
도 1은 종래 반도체 메모리 장치의 어드레스 래치 회로의 블록도,
도 2는 도 1의 어드레스 래치 회로의 동작을 설명하기 위한 동작 타이밍도로,
도 3은 본 발명에 일실시예에 따른 어드레스 래치 회로의 블록도,
도 4는 도 3의 제2 어드레스 래치부에서 래치 신호로 사용되는 라이트 커맨드 펄스를 생성하는 예시 회로도,
도 5는 도 3의 어드레스 쉬프트부의 상세 회로도,
도 6은 도 5의 스위칭 신호 생성부의 상세 회로도,
도 7은 도 5의 지연수단의 상세 회로도 및
더 8은 도 3의 어드레스 래치 회로의 동작을 설명하기 위한 동작 타이밍도 이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치의 어드레스 래치 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치란 데이터를 저장하고 읽는 기본 동작을 수행하는 장치이다. 외부에서 입력된 데이터는 데이터 라인을 거쳐 저장 장소인 셀(cell)에 전기적인 신호(HIGH, LOW)의 형태로 저장되며, 저장될 때의 반대 경로를 통해 읽혀진다.
이러한 반도체 메모리 장치는 집적도의 증가와 함께 그 동작 속도의 향상을 위해 지속적인 개선이 이루어지고 있다. 동작 속도를 향상시키기 위해 반도체 메모리 장치의 외부에서 주어지는 외부 클록에 동기 되어 동작하는 동기식(Synchronous) 메모리 장치가 제안되었다. 동기식 메모리 장치는 외부 클록의 상승 에지(rising edge)에 동기 되어 하나의 데이터 핀에서 클록의 한 주기에 하나의 데이터를 입출력하는 싱글 데이터 레이트(Single Data Rate: SDR) 방식을 사용한다.
한편 듀얼 데이터 레이트(Double Date Rate: DDR) 방식의 동기식 메모리 장치는 하나의 클록 주기에 두 개의 데이터를 입출력한다. 즉, 각 데이터의 입출력 핀에서 외부 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기를 맞추어 두 개의 데이터가 입출력한다. 따라서 DDR 동기식 메모리 장치는 SDR 동기식 메모리 장치에 비해 두 배의 대역폭(Band Width)을 구현할 수 있다.
그리고, DDR 동기식 메모리 장치는 다시 DDR1 동기식 메모리 장치와 DDR2 동 기식 메모리 장치로 구별될 수 있다. DDR1 동기식 메모리 장치는 입출력 시에 2비트 프리패치(prefetch)를 수행하며, DDR2 동기식 메모리 장치는 입출력 시에 DDR1 동기식 메모리 장치와 동일한 조건에서 4비트 프리패치를 수행한다. 즉, DDR1 또는 DDR2 동기식 메모리 장치는 입출력 단자를 통해 클록에 동기된 2 또는 4개의 데이터가 연속하여 입출력된다.
이러한 SDR 및 DDR 동기식 메모리 장치는 라이트 명령이 인가된 후 소정 클록 사이클 후에 데이터를 입력하는 라이트 레이턴시(Write Latency) 동작을 지원한다. 예를 들면, 라이트 레이턴시가 1이면 라이트 명령이 인가된 후 1 클록 사이클 후에 데이터가 입력되고, 라이트 레이턴시가 3이면 라이트 명령이 인가된 후 3 클록 사이클 후에 데이터가 입력된다.
그런데 종래 라이트 레이턴시 동작을 지원하는 반도체 메모리 장치는 라이트 레이턴시 값이 일정하게 고정되어 있다. 라이트 레이턴시 값이 일정하게 고정되면, 시스템의 명령어 버스 효율성(Command Bus Efficiency)이 떨어지는 문제점이 발생한다. 이에 따라 최근에는 라이트 레이턴시 값을 가변적으로 조절할 수 있는 반도체 메모리 장치가 개발되고 있다.
예를 들면 DDR2 동기식 메모리 장치에서 라이트 레이턴시는 초기화시 모드 레지스터 셋에 설정되는 카스 레이턴시(CAS Latency)와 어디티브 레이턴시(Additive Latency)에 의해 가변적으로 조절될 수 있다. 즉 DDR2 동기식 메모리 반도체 장치에서는 라이트 레이턴시는 리드 레이턴시(Read Latency)에서 1을 뺀 값으로 정의된다. 그리고 리드 레이턴시는 카스 레이턴시와 어디티브 레이턴시를 더 한 값으로 정의된다. 따라서 DDR2 이후의 동기식 메모리 장치는 액티브(Actvie) 명령 이후 리드(Read) / 라이트(Write) 명령의 입력시점까지 시간(tRCD)이 변경될 수 있기 때문에 명령어 채널의 유연성(Command Channel Flexibility)을 가지게 된다.
도 1은 종래 반도체 메모리 장치의 어드레스 래치 회로의 블록도이고, 도 2는 도 1의 어드레스 래치 회로의 동작을 설명하기 위한 동작 타이밍도로서, 4 비트 프리패치(prefetch)로 동작하는 DDR2 동기식 메모리 장치에서 라이트 레이턴시가 1인 경우의 동작을 도시한다.
도 1과 도 2를 참조하면, 종래 반도체 메모리 장치의 어드레스 래치(100)의 래치부(110)는 어드레스 버퍼(10)로부터 입력받은 어드레스 신호(ADA,ADAZ)를 컬럼계 커맨드 펄스(CASP6)로 래치시켜 클록 쉬프트부(120)로 출력한다. 클록 쉬프트부(120)는 래치된 어드레스 신호(AT)를 클럭버퍼(20)로부터 출력되는 내부클록(CLKP)에 동기를 맞추어 라이트 레이턴시에 대응하는 만큼 쉬프트 시켜 컬럼 어드레스 생성부(130)로 출력한다. 컬럼 어드레스 생성부(130)는 쉬프트된 어드레스 신호(WL_AT)를 라이트 커맨드 펄스(CASPWT6)로 래치시켜 컬럼 어드레스 신호(CAT)를 생성하여 출력한다. 생성된 컬럼 어드레스 신호(CAT)는 디코딩을 위해 컬럼 디코더(도시 되지 않음)로 입력될 수 있다.
여기서 생성된 컬럼 어드레스 신호(CAT)는 래치된 어드레스 신호(AT)에 비해 내부클록(CLKP)를 기준으로 3 클록 쉬프트된다. 이는 외부 라이트 커맨드 신호(WT)와 외부 어드레스 신호(ADD)는 칩셋으로부터 외부클록(CLK)의 첫 번째 상승 에지에 동기되어 입력되는 반면 데이터 신호는 외부 라이트 커맨드(WT)가 입력된 후 외부 클록(CLK)의 두 번째 상승 에지(라이트 레이턴시가 1이기 때문에)부터 4개의 데이터가 순차적으로 입력되기 때문이다.
이를 좀 더 자세하게 설명하면, 데이터는 네 번째 상승 에지 시에 4개의 데이터 신호가 모두 입력된 상태가 되고, 데이터 버퍼(도시되지 않음)를 통한 지연 및 반도체 메모리 장치 내부에서 사용될 수 있는 상태로 정렬되기 위해 외부 클록(CLK)의 네 번째 상승 에지로부터 약 2 클록의 시간을 더 필요로 한다. 따라서 반도체 메모리 장치가 내부에서 데이터를 정상적으로 처리하기 위해서, 내부에서 발생되는 컬럼계 커맨드 펄스(CASP6)와 래치된 어드레스 신호(AT)는 외부클록(CLK)의 여섯 번째 상승 에지까지 쉬프트 되어야 한다.
다시 설명하면, 종래 반도체 메모리 장치의 어드레스 래치 회로(100)는 컬럼계 커맨드 펄스(CASP6)의 상승 에지에 래치되는 어드레스 신호(AT)를 라이트 레이턴시에 대응하는 만큼 쉬프트 시킨 후 다시 라이트 커맨드 펄스(CASPWT6)의 상승 에지에 래치시켜 컬럼 어드레스 신호(CAT)를 생성한다.
그러나 종래 반도체 메모리 장치의 어드레스 래치 회로는 고속 동작을 위해 주기가 작은 외부클록(CLK)이 입력되는 경우 필요한 시점에 컬럼 어드레스 신호(CAT)를 출력하지 못하는 문제점이 있다. 즉, 외부클록(CLK)의 주기가 작아지게 되면, 어드레스 신호를 쉬프트시키는 펄스 에지의 타이밍이 맞지 않게 될 수 있고, 어드레스 신호를 로직(Logic) 처리하는 시간인 펄스 폭(pulse width)이 충분히 확보되지 않을 수 있다.
예를 들면, 외부클록(CLK)이 1GHz의 주파수를 가진다고 하면, 반도체 메모리 장치는 500ps의 하이 펄스 폭과 500ps의 로우 펄스 폭을 가진 내부클록(CLKP)에 동기되어 동작한다. 이때 반도체 메모리 장치가 어드레스 신호를 쉬프트하고 로직처리하는 시간이 500ps를 초과하게 되면, 원하는 시점까지 어드레스 신호를 시프트 시킬수 없게 되거나 어드레스 신호의 로직처리에 페일(Fail)이 발생하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 어드레스 신호처리를 위한 충분한 펄스 폭을 확보하여 원하는 시점에 컬럼 어드레스 신호를 발생시키는 것을 목적으로 한다.
또한 본 발명은 차동 분주 클록을 이용하여 외부 커맨드가 입력되는 시점에 따라 컬럼 어드레스 신호를 발생시키는 것을 다른 목적으로 한다.
또한 본 발명은 분주 클록을 이용하여 어드레스 신호를 쉬프트시키는 횟수를 감소시키는 것을 또 다른 목적으로 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 어드레스 래치 회로는 제1 어드레스 래치 신호에 의해 외부에서 입력되는 제1 어드레스 신호를 래치하여 제2 어드레스 신호로 출력하는 제1 어드레스 래치부, 외부 클록을 분주한 분주 클록과 라이트 레이턴시 신호에 의해 상기 제2 어드레스 신호를 상기 라이트 레이턴시 신호에 따라 쉬프트시켜 제3 어드레스 신호로 출력하는 어드레스 쉬프트부 및 제2 어드레스 래치 신호에 의해 상기 제3 어드레스 신호를 래치시켜 제4 어드레스 신호(CAt)로 출력하는 제2 어드래스 래치부를 포함한다.
여기서, 상기 제1 어드레스 래치 신호는, 외부 커맨드 신호에 의해 발생되는 내부 커맨드 신호를 지연시켜 래치한 컬럼계 커맨드 펄스인 것이 바람직하다.
또한 상기 분주 클록은 상기 외부 클록을 분주하여 위상이 서로 반대인 제1 분주 클록과 제2 분주 클록을 포함한다.
또한 상기 제2 어드레스 래치 신호는 외부에서 입력되는 커맨드 신호가 상기 제1 분주 클록의 상승 에지에서 입력되는지 상기 제2 분주 클록의 상승 에지에서 입력되는지에 대한 정보를 가진 신호인 것이 바람직하다.
또한 상기 제1 어드레스 신호는 외부 어드레스 버퍼를 통하여 입력되는 차동 신호(differential signal)인 것이 바람직하다.
또한 상기 라이트 레이턴시 신호는 외부 모드 레지스터 셋(Mode Register Set)에 설정된 카스 레이턴시(CAS Latency)와 어디티브 레이턴시(Additive Latency)에 의해 결정될 수 있다.
또한 상기 어드레스 쉬프트부는, 상기 분주 클록과 상기 라이트 레이턴시 신호를 입력받아 스위칭 신호를 생성하는 스위칭 신호 생성부와 상기 스위칭 신호와 라이트 레인턴시 신호에 의해 결정된 지연 정도에 따라 상기 제2 어드레스 신호를 전달하여 상기 제3 어드레스 신호로 출력하는 지연 수단을 포함한다.
또한 상기 스위칭 신호 생성부는, 상기 분주 클록을 지연시킨 제1 스위칭 펄 스와 상기 분주 클록의 위상을 반전시킨 제2 스위칭 펄스를 출력하는 스위칭 펄스 생성부, 홀수의 상기 라이트 레이턴시 신호가 입력되는지를 표시하는 플래그 신호를 출력하는 플래그 생성부 및 상기 플래그 신호에 의해 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스 중 하나의 펄스를 제3 스위칭 펄스로 선택적으로 출력하고, 상기 제3 스위칭 펄스의 위상을 반전시켜 제4 스위칭 펄스로 출력하는 스위칭 펄스 선택부를 포함하며, 상기 스위칭 신호는 상기 제1 스위칭 펄스, 제2 스위칭 펄스, 제3 스위칭 펄스 및 제4 스위칭 펄스를 포함한다.
또한 상기 스위칭 펄스 생성부는 제1 스위칭 펄스 생성부와 제2 스위칭 펄스 생성부를 포함하고, 상기 제1 스위칭 펄스 생성부는 상기 분주 클록을 입력받아 상기 제1 스위칭 펄스로 출력하는 짝수개의 인버터를 포함하고, 상기 분주 클록을 입력받아 위상을 반전시켜 상기 제2 스위칭 펄스로 출력하는 홀수개의 인버터를 포함한다.
또한 상기 플래그 생성부는 적어도 하나의 홀수의 라이트 레이턴시 신호를 입력받는 노어게이트와 상기 노어게이트의 출력 신호의 위상을 반전하여 상기 플래그 신호로 출력하는 인버터를 포함한다.
또한 상기 스위칭 펄스 선택부는, 상기 플래그 신호가 인에이블 되면, 상기 제1 스위칭 펄스를 전달하여 상기 제3 스위칭 펄스로 출력하는 제1 스위칭 펄스 전달 게이트, 상기 플래그 신호가 디스에이블 되면, 상기 제2 스위칭 펄스를 전달하여 상기 제3 스위칭 펄스로 출력하는 제2 스위칭 펄스 전달 게이트, 상기 제3 스위칭 펄스의 위상을 반전시켜 상기 제4 스위칭 펄스로 출력하는 인버터를 포함한다.
또한 상기 라이트 레이턴시 신호는 1 내지 10 중 하나의 자연수를 표시하는 라이트 레이턴시 신호를 포함한다.
또한 상기 지연수단은 상기 각각의 라이트 레이턴시 신호에 대응하는 각각의 개별 지연부와 상기 지연부의 출력 신호를 지연시켜 출력하는 공통 지연부를 포함한다.
또한 상기 개별 지연부 중 1의 라이트 레이턴시 신호에 대응하는 제1 개별 지연부는, 1의 라이트 레이턴시 신호가 인에이블 되면, 상기 제2 스위칭 펄스에 따라 스위칭 되어 상기 제2 어드레스 신호를 지연시켜 상기 공통 지연부로 전달하는 제1 지연 게이트를 포함한다.
또한 상기 개별 지연부 중 2의 라이트 레이턴시 신호에 대응하는 제2 개별 지연부는, 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스에 따라 상기 제2 어드레스 신호를 지연시켜 출력하는 제1 추가 지연 게이트와 2의 라이트 레이턴시 신호가 인에이블 되면, 상기 제1 스위칭 펄스에 따라 스위칭 되어 상기 제1 추가 지연 게이트의 출력 신호를 지연시켜 상기 공통 지연부로 전달하는 제2 지연 게이트를 포함한다.
또한 상기 지연 수단은, 상기 제1 추가 지연 게이트와 상기 제2 지연 게이트 사이에 상기 제1 추가 지연 게이트의 출력 신호를 래치하여 상기 제2 지연 게이트로 출력하는 제1 래치부를 포함한다.
또한 상기 개별 지연부 중 3의 라이트 레이턴시 신호에 대응하는 제3 개별 지연부는, 상기 제2 개별 지연부의 제1 추가 지연 게이트의 출력 신호를 입력받아 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스에 따라 지연시켜 상기 제1 지연게이트로 출력하는 제2 추가지연 게이트와, 3의 라이턴시 레이턴시 신호가 인에이블 되면, 상기 제2 스위칭 펄스에 따라 스위칭되어 상기 제2 추가지연 게이트의 출력신호를 지연시켜 상기 공통 지연부로 전달하는 제3 지연 게이트를 포함한다.
또한 상기 지연 수단은, 상기 제2 추가 지연 게이트와 상기 제1 지연 게이트 사이에 상기 제2 추가 지연 게이트의 출력 신호를 래치하여 상기 제1 지연 게이트로 출력하는 제2 래치부를 포함한다.
또한 상기 개별 지연부 중 4 이상의 짝수 라이트 레이턴시 신호에 대응하는 개별 지연부는, 짝수 라이트 레이턴시 신호보다 1 작은 홀수 라이트 레인턴시 신호에 대응하는 개별 지연부의 추가지연 게이트의 출력 신호를 입력받아 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스에 따라 지연시켜 출력하는 제3 추가지연 게이트와 4 이상의 짝수 라이트 레이턴시 신호가 인에이블 되면 상기 제1 스위칭 펄스에 따라 스위칭 되어 상기 제3 추가지연 게이트의 출력 신호를 지연시켜 상기 공통 지연부로 전달하는 제4 지연 게이트를 포함한다.
또한 상기 개별 지연부 중 5 이상의 홀수 라이트 레이턴시 신호에 대응하는 개별 지연부는, 홀수 라이트 레이턴시 신호보다 1 작은 짝수 라이트 레인턴시 신호에 대응하는 개별 지연부의 추가 지연 게이트의 출력 신호를 입력받아 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스에 따라 지연시켜 출력하는 제4 추가지연 게이트와 5 이상의 홀수 라이트 레이턴시 신호가 인에이블 되면 상기 제2 스위칭 펄스에 따라 스위칭되어 상기 제4 추가지연 게이트의 출력 신호를 지연시켜 상기 공통 지 연부로 전달하는 제5 지연 게이트를 포함한다.
또한 상기 공통 지연부는 상기 제3 스위칭 펄스와 상기 제4 스위칭 펄스에 따라 상기 개별 지연부의 출력 신호를 지연시켜 제3 어드레스 신호로 출력하는 전달 게이트를 포함한다.
또한 상기 지연 수단은 상기 개별 지연부와 상기 공통 지연부 사이에 상기 개별 지연부의 출력 신호를 래치시켜 상기 공통 지연부로 출력하는 제 3 래치부를 더 포함한다.
또한 상기 지연 수단은 상기 공통 지연부의 출력 신호를 래치시켜 출력하는 제4 래치부를 더 포함한다.
또한 상기 어드레스 쉬프트부는 상기 제 1 분주 클록을 입력받아 상기 제2 어드레스 신호를 상기 라이트 레이턴시에 따라 쉬프트 시켜 제3 어드레스 신호로 출력하는 제1 어드레스 쉬프트부와 상기 제2 분주 클록을 입력받아 상기 제2 어드레스 신호를 상기 라이트 레이턴시에 따라 쉬프트 시켜 상기 제3 어드레스 신호로 출력하는 제2 어드레스 쉬프트부를 포함한다.
또한 상기 제2 어드레스 래치 신호는 외부에서 입력되는 커맨드 신호가 상기 제1 분주 클록의 라이징 에지에서 입력되는 경우 인에이블되는 제1 라이트 커맨드 신호와 외부에서 입력되는 커맨드 신호가 상기 제2 분주 클록의 라이징 에지에서 입력되는 경우 인에이블되는 제2 라이트 커맨드 신호를 포함한다.
또한 상기 제2 어드래스 래치부는 상기 제1 어드레스 쉬프트부와 상기 제2 어드레스 쉬프트부의 출력 신호를 입력받아 상기 제1 라이트 커맨드펄스와 제2 라 이트 커맨드 펄스 중 인에이블되는 라이트 커맨드 펄스에 의해 래치되는 상기 제3 어드레스 신호를 제4 어드레스 신호로 선택하여 출력하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.
도 3은 본 발명의 일실시예에 따른 어드레스 래치 회로의 블록도이다. 도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 어드레스 래치 회로(200)는 제1 어드레스 래치부(210), 어드레스 쉬프트부(220) 및 제2 어드레스 래치부(250)를 포함한다.
상기 제1 어드레스 래치부(210)는 컬럼계 커맨드 펄스(CASP6)에 의해 외부에서 입력되는 제1 어드레스 신호(ADA, ASAZ)를 래치하여 제2 어드레스 신호(AT)로 출력한다. 여기서, 컬럼계 커맨드 펄스(CASP6)는 외부 커맨드 신호에 의해 발생되는 내부 커맨드 신호를 지연시켜 래치한 신호이다.
분주 클록(PHASEA, PHASEB)은 외부 클록(CLK)을 분주하여 위상이 서로 반대인 제1 분주 클록(PHASEA)과 제2 분주 클록(PHASEB)을 포함한다. 분주 클록(PHASEA, PHASEB)은 외부클록(CLK)를 입력받는 클록 버퍼(40)에 의해 생성된다. 분주 클록(PHASEA, PHASEB)은 본 발명의 일실시예에 따라 어드레스 쉬프트부(220)에 입력되어 제2 어드레스 신호(AT)를 쉬프트 시킬 때 지연수단을 스위칭하는 스위칭 신호로 사용된다.
클록 버퍼(40)는 외부클록(CLK)을 클록 단자로 입력받는 두 개의 D 플립플 롭(도시되지 않음)을 포함하여 구성될 수 있다. 예를 들면, 클록 버퍼(40)는 제1 D 플립플롭의 반전된 출력단가 제1 D 플립플롭의 데이터 단자에 연결되고, 제1 D 플립플롭의 출력단자가 제2 D 플립플롭의 데이터 단자에 연결되어 구성될 수 있다. 이때 제1 D 플립플롭의 출력은 분주 클록 PHASEA가 되고, 제2 플립플롭의 출력은 분주 클록 PHASEB가 된다.
또한 제1 어드레스 신호(ADA, ADAZ)는 외부 어드레스 버퍼(30)를 통하여 입력되는 차동 신호(differential signal)인 것이 바람직하다. 여기서, 어드레스 버퍼(30)는 칩셋(도시되지 않음)으로부터 입력되는 어드레스 신호(ADD)를 반도체 메모리 장치 내부에서 사용될 수 있는 CMOS 레벨의 차동 어드레스 신호(ADA, ADAZ)로 변환하여 제1 어드레스 래치부(210)로 입력한다.
어드레스 버퍼(30)는 칩셋으로부터 입력되는 어드레스 신호(ADD)를 입력받아 어드레스 신호 ADA를 생성하는 짝수개의 인버터(도시되지 않음)와 칩셋으로부터 입력되는 어드레스 신호(ADD)를 입력받아 어드레스 신호 ADAZ를 생성하는 홀수개의 인버터(도시되지 않음)를 포함하여 구성될 수 있다.
상기 어드레스 쉬프트부(220)는 외부 클록(CLK)을 분주한 분주 클록(PHASEA,PHASEB)과 라이트 레이턴시 신호(WL<1:3>)에 의해 제2 어드레스 신호(AT)를 라이트 레이턴시 신호(WL<1:3>)에 따라 쉬프트시켜 제3 어드레스 신호(WL_ATA, WL_ATB)로 출력한다. 여기서, 라이트 레이턴시 신호(WL<1:3>)는 외부 모드 레지스터 셋(Mode Register Set)에 설정된 카스 레이턴시(CAS Latency)와 어디티브 레이턴시(Additive Latency)에 의해 결정될 수 있다.
예를 들면, DDR2 동기식 메모리 반도체 장치에서 라이트 레이턴시는 리드 레이턴시(Read Latency)에서 1을 뺀 값이다. 그리고 리드 레이턴시는 카스 레이턴시(CAS Latency)와 어디티브 레이턴시(Additive Latency)를 더한 값이다. DDR2 동기식 메모리 반도체 장치에서 라이트 레이턴시 신호는 1 내지 10 중 하나의 자연수를 표시하는 라이트 레이턴시 값을 가질 수 있다. 본 실시예에서 라이트 레티턴시는 1, 2 또는 3인 경우를 예시하여 설명한다.
어드레스 쉬프트부(220)는 제1 분주 클록(PHASEA)을 입력받아 제2 어드레스 신호(AT)를 라이트 레이턴시에 따라 쉬프트 시켜 제3 어드레스 신호(WL_ATA)로 출력하는 제1 어드레스 쉬프트부(230)와 제2 분주 클록(PHASEB)을 입력받아 제2 어드레스 신호(AT)를 라이트 레이턴시에 따라 쉬프트 시켜 제3 어드레스 신호(WL_ATA)로 출력하는 제2 어드레스 쉬프트부(240)를 포함한다.
여기서 어드레스 쉬프트부(220)는 두 개의 어드레스 쉬프트부(230, 240)를 포함한다. 이는 외부 라이트 커맨드(WT)가 제1 분주 클록(PHASEA)의 상승 에지에서 입력되었는지 제2 분주 클록(PHASEB)의 상승 에지에서 입력되었는지 알 수 없기 때문에 래치된 어드레스 신호(AT)를 두 개의 어드레스 쉬프트부(230, 240)를 통해 쉬프트 시킨 후 제2 어드레스 래치부(250)에서 라이트 커맨드 펄스(CASPWT6A, CASPWT6B)를 통해 필요한 어드래스 신호(WL_ATA 또는 WL_ATAB)를 래치시켜 컬럼 어드레스 신호(CAT)로 생성하기 위함이다.
상기 제2 어드래스 래치부(250)는 라이트 커맨드 펄스(CASPWT6A, CASPWT6B)에 의해 제3 어드레스 신호(WL_ATA, WL_ATB)를 래치시켜 컬럼 어드레스 신호(CAT) 로 출력한다. 여기서, 라이트 커맨드 펄스(CASPWT6A, CASPWT6B)는 외부 커맨드 신호(WT)가 제1 분주 클록(PHASEA)의 상승 에지에서 입력되었는지 제2 분주 클록(PHASEB)의 상승 에지에서 입력되었는지에 대한 정보를 가진 신호이다. 라이트 커맨드 펄스(CASPWT6A,CASPWT6B)는 라이트 펄스(WTP5A, WTP5B)와 컬럼계 커맨드 펄스(CASPWT6)의 논리 조합으로 생성할 수 있다.
여기서, 라이트 펄스 WTP5A는 외부 라이트 커맨드(WT)가 제1 분주 클록(PHASEA)의 상승 에지에 입력될 때 인에이블 되는 신호이다. 라이트 펄스 WTP5B는 외부 라이트 커맨드(WT)가 제2 분주 클록(PHASEB)의 상승 에지에 입력될 때 인에이블 되는 신호이다. 제1 분주 클록(PHASEA)과 제2 분주 클록(PHASEB)은 서로 위상이 반전된 신호이므로 라이트 펄스 WTP5A과 WTP5B도 서로 위상이 반전된 신호이다.
도 4는 제2 어드레스 래치부(250)에서 래치 신호로 사용되는 라이트 커맨드 펄스(CASPWT6A, CASPWT6B)를 생성하는 회로를 예시한다. 도 4를 참조하면, 외부 라이트 커맨드(WT)가 제 1 분주 클록(PHASEA)의 상승 에지에 입력되면 라이트 펄스 WTP5A가 인에이블되고 라이트 펄스 WTP5B가 디스에이블되어, 라이트 커맨드 선택 신호(ADPHAB)가 인에이블된다. 이때 컬럼계 커맨드 펄스(CASPWT6)가 인에이블되면, 라이트 커맨드 펄스 CASPWT6A가 인에이블되어 출력된다.
외부 라이트 커맨드(WT)가 제 2 분주 클록(PHASEB)의 상승 에지에 입력되면, 라이트 펄스 WTP5B가 인에이블되고 라이트 펄스 WTP5A가 디스에이블되어 라이트 커맨드 선택 신호(ADPHAB)가 디스에이블된다. 이때 컬럼계 커맨드 펄스(CASPWT6)가 인에이블되면, 라이트 커맨드 펄스 CASPWT6B가 인에이블되어 출력된다.
제2 어드래스 래치부(250)는 제1 어드레스 쉬프트부(230)와 제2 어드레스 쉬프트부(240)의 출력 신호(WL_ATA, WL_ATB)를 입력받아 제1 라이트 커맨드펄스(CASPWT6A)와 제2 라이트 커맨드 펄스(CASPWT6B) 중 인에이블되는 라이트 커맨드 펄스에 의해 래치되는 제3 어드레스 신호를 컬럼 어드레스 신호(CAT)로 선택하여 출력한다,
이하 라이터 레이턴시가 1 내지 3을 값을 가지는 반도체 메모리 장치의 제1 어드레스 쉬프트부를 예시하여 어드레스 쉬프트부의 구성을 보다 상세하게 설명한다. 도 5는 도 3의 어드레스 쉬프트부의 상세 회로도이다. 도 5에 도시된 바와 같이, 어드레스 쉬프트부(300)는 스위칭 신호 생성부(310)와 지연 수단(320)을 포함한다. 어드레스 쉬프트부(300)에 입력되는 분주 클록은 제1 분주 클록(PHASEA)이다
상기 스위칭 신호 생성부(310)는 분주 클록(PHASEA)과 라이트 레이턴시 신호(WL<1:3>)를 입력받아 스위칭 신호를 생성하여 지연수단(320)으로 출력한다. 여기서 스위칭 신호는 제1 스위칭 펄스(PHASEAD), 제2 스위칭 펄스(PHASEAZ), 제3 스위칭 펄스(CLKWL) 및 제4 스위칭 펄스(CLKWLZ)를 포함한다.
스위칭 신호 생성부(310)는 스위칭 펄스 생성부(312), 플래그 생성부(314) 및 스위칭 펄스 선택부(316)를 포함한다. 스위칭 펄스 생성부(312)는 분주 클록(PHASEA)을 지연시킨 제1 스위칭 펄스(PHASEAD)와 분주 클록(PHASEA)의 위상을 반전시킨 제2 스위칭 펄스(PHASEAZ)를 출력하여 지연수단(320)으로 출력한다. 플래 그 생성부(314)는 홀수의 라이트 레이턴시 신호가 입력되는지를 표시하는 플래그 신호(WL13)를 생성하여 스위칭 펄스 선택부(316)로 출력한다. 스위칭 펄스 선택부(316)는 플래그 신호(WL13)에 의해 제1 스위칭 펄스(PHASEAD)와 제2 스위칭 펄스(PHASEAZ) 중 하나의 펄스를 제3 스위칭 펄스(CLKWL)로 선택적으로 출력하고, 제3 스위칭 펄스(CLKWL)의 위상을 반전시켜 제4 스위칭 펄스(CLKWLZ)로 출력한다.
상기 지연 수단(320)은 스위칭 신호(PHASEAD, PHASEZ, CLKWL, CLKWLZ)와 라이트 레인턴시 신호(WL<1:3>)에 의해 결정된 지연 정도에 따라 제2 어드레스 신호(AT)를 전달하여 제3 어드레스 신호(WL_ATA, WLATB)로 출력한다. 지연수단(320)은 각각의 라이트 레이턴시 신호에 대응하는 각각의 개별 지연부(322, 324, 326)와 각각의 개별 지연부(322, 324, 326)의 출력 신호를 지연시켜 제3 어드레스 신호(WL_ATA, WLATB)로 출력하는 공통 지연부(328)를 포함한다. 본 실시예에서 개별 지연부는 라이트 레이턴시 1, 2 및 3에 대응되는 3개의 개별 지연부(322, 324, 326)로 구성된 경우이다.
도 6을 참조하여 도 5의 스위칭 신호 생성부의 구성를 보다 상세하게 설명한다. 도 6에 도시된 바와 같이, 플래그 생성부(314)는 적어도 하나의 홀수의 라이트 레이턴시 신호를 입력받는 노어게이트(NOR)와 노어게이트(NOR)의 출력 신호의 위상을 반전하여 플래그 신호(WL13)로 출력하는 인버터(INV1)를 포함한다.
다음으로 스위칭 펄스 생성부는(311) 분주 클록(PHASEA)을 입력받아 제1 스위칭 펄스(PHASEAD)로 출력하는 짝수개의 인버터(INV2, INV3)를 포함하는 제1 스위 칭 펄스 생성부(312)와 분주 클록(PHASEA)을 입력받아 위상을 반전시켜 제2 스위칭 펄스(PHASEAZ)로 출력하는 홀수개의 인버터(INV4)를 포함하는 제2 스위칭 펄스 생성부(313)를 포함한다.
다음으로 스위칭 펄스 선택부(316)는 플래그 신호(WL13)가 인에이블 되면, 제1 스위칭 펄스(PHASEAD)를 전달하여 제3 스위칭 펄스(CLKWL)로 출력하는 제1 스위칭 펄스 전달 게이트(TG1), 플래그 신호(WL13)가 디스에이블 되면, 제2 스위칭 펄스(PHASEAZ)를 전달하여 제3 스위칭 펄스(CLKWL)로 출력하는 제2 스위칭 펄스 전달 게이트(TG2) 및 제3 스위칭 펄스(CLKWL)의 위상을 반전시켜 제4 스위칭 펄스(CLKWLZ)로 출력하는 인버터(INV5)를 포함한다.
이하 라이트 레이턴시가 1이고, 외부 라이트 커맨드(WT)가 제1 분주 클록(PHASEA)의 상승 에지에 입력되는 경우 스위칭 신호 생성부(310)의 동작을 설명한다. 라이트 레이턴시가 1이므로 플래그 생성부(314)는 "하이" 상태의 플래그 신호(WL13)을 출력한다. 스위칭 펄스 생성부(311)는 제1 분주 클록(PHASEA)을 입력받아 제1 스위칭 펄스(PHASEAD)와 제2 스위칭 펄스(PHASEAZ)를 출력한다. 이때 "하이" 상태로 인에이블 된 플래그 신호(WL13)은 제1 스위칭 펄스 전달 게이트(TG1)를 턴온시킨다. 따라서, 스위칭 신호 생성부(310)는 제1 스위칭 펄스(PHASEA)를 제3 스위칭 펄스(CLKWL)로 출력하고, 제3 스위칭 펄스(CLKWL)의 위상을 반전시켜 제4 스위칭 펄스(CLKWLZ)로 출력한다.
도 7을 참조하여 도 5의 지연수단의 구성을 보다 상세하게 설명한다. 도 7에 도시된 바와 같이, 지연수단(320)은 제1 개별 지연부(322), 제2 개별 지연부(324), 제3 개별 지연부(326) 및 공통 지연부(328)를 포함한다. 여기서 제1 개별 지연부(322)는 1의 라이트 레이턴시 신호에 대응하고, 제2 개별 지연부(324)는 2의 라이트 레이턴시 신호에 대응하며, 제3 개별 지연부(326)는 3의 라이트 레이턴시 신호에 대응한다.
제1 개별 지연부(322)는, 라이트 레이턴시 1의 신호(WL<1>)가 인에이블 되면, 제2 스위칭 펄스(PHASEAZ)에 따라 스위칭 되어 제2 어드레스 신호(AT)를 지연시켜 공통 지연부(328)로 전달한다. 제1 개별 지연부(322)는 낸드 게이트(ND1), 인버터(INV6) 및 제1 지연 게이트(TG3)을 포함한다.
낸드 게이트(ND1)은 라이트 레인턴시 신호(WL<1>)와 제2 스위칭 펄스(PHASEAZ)를 입력받아 낸드연산한다. 인버터(INV6)는 낸드 게이트(ND1)의 출력의 위상을 반전하여 출력한다. 제1 지연 게이트(TG3)는 낸드 게이트(ND1)의 출력과 인버터(INV6)의 출력을 스위칭 신호로 하여 제2 어드레스 신호(AT)를 공통 지연부(328)로 전달한다.
다음으로 제2 개별 지연부(324)는, 라이트 레이턴시 2의 신호(WL2)가 인에이블 되면, 제1 스위칭 펄스(PHASEAD)와 제2 스위칭 펄스(PHASEAZ)에 따라 스위칭 되어 제2 어드레스 신호(AT)를 지연시켜 공통 지연부(328)로 전달한다. 제2 개별 지연부(324)는 낸드 게이트(ND2), 인버터(INV7), 제1 추가 지연 게이트(TG4) 및 제1 지연 게이트(TG3)을 포함한다.
낸드 게이트(ND2)는 라이트 레이턴시 신호(WL<2>)와 제1 스위칭 펄 스(PHASEAD)를 입력받아 낸드연산한다. 인버터(INV7)는 낸드 게이트(ND2)의 출력의 위상을 반전하여 출력한다. 제1 추가 지연 게이트(TG4)는 제1 스위칭 펄스(PHASEAD)와 제2 스위칭 펄스(PHASEAZ)에 따라 제2 어드레스 신호(AT)를 지연시켜 출력한다. 제2 지연 게이트(TG5)는 라이트 레이턴시 2의 신호(WL<2>)가 인에이블 되면, 제1 스위칭 펄스(PHASEAD)에 따라 스위칭 되어 제1 추가 지연 게이트(TG4)의 출력 신호를 지연시켜 공통 지연부(328)로 전달한다.
여기서 제2 개별 지연부(324)는 제1 추가 지연 게이트(TG4)와 제2 지연 게이트(TG5) 사이에 제1 추가 지연 게이트(TG4)의 출력 신호를 래치하여 제2 지연 게이트(TG5)로 출력하는 제1 래치부(323)를 더 포함하는 것이 바람직하다.
다음으로 제3 개별 지연부(326)는 라이트 레이턴시 3의 신호(WL3)가 인에이블 되면, 제1 스위칭 펄스(PHASEAD)와 제2 스위칭 펄스(PHASEAZ)에 따라 스위칭 되어 제2 어드레스 신호(AT)를 지연시켜 공통 지연부(328)로 전달한다. 제3 개별 지연부(324)는 낸드 게이트(ND3), 인버터(INV8), 제2 추가 지연 게이트(TG6) 및 제3 지연 게이트(TG7)을 포함한다.
낸드 게이트(ND3)은 라이트 레인턴시 신호(WL<3>)와 제2 스위칭 펄스(PHASEAZ)를 입력받아 낸드연산한다. 인버터(INV8)는 낸드 게이트(ND3)의 출력의 위상을 반전하여 출력한다. 제2 추가 지연 게이트(TG4)는 제1 스위칭 펄스(PHASEAD)와 제2 스위칭 펄스(PHASEAZ)에 따라 제1 추가 지연 게이트(TG4)의 출력 신호(AT1)를 지연시켜 출력한다. 제3 지연 게이트(TG7)는 라이트 레이턴시 3의 신호(WL<3>)가 인에이블 되면, 제2 스위칭 펄스(PHASEAZ)에 따라 스위칭 되어 제2 추가 지연 게이트(TG6)의 출력 신호를 지연시켜 공통 지연부(328)로 전달한다
여기서 제3 개별 지연부(326)는 제2 추가 지연 게이트(TG6)와 제3 지연 게이트(TG7) 사이에 제2 추가 지연 게이트(TG6)의 출력 신호를 래치하여 제3 지연 게이트(TG7)로 출력하는 제2 래치부(325)를 더 포함하는 것이 바람직하다.
상기 공통 지연부(328)는 제3 스위칭 펄스(CLKWL)와 제4 스위칭 펄스(CLKWLZ)에 따라 개별 지연부(322, 324, 326)의 출력 신호를 지연시켜 제3 어드레스 신호(WL_AT, WL_ATZ)로 출력하는 전달 게이트(TG8)를 포함한다.
여기서 지연수단(320)은 개별 지연부(322, 324, 326)와 공통 지연부(328) 사이에 개별 지연부(322, 324, 326)의 출력 신호를 래치시켜 공통 지연부(328)로 출력하는 제 3 래치부(327)를 더 포함하고, 공통 지연부(328)의 출력 신호를 래치시켜 출력하는 제4 래치부(328)를 더 포함하는 것이 바람직하다.
이하 라이트 레이턴시가 1이고, 외부 라이트 커맨드(WT)가 제1 분주 클록(PHASEA)의 상승 에지에 입력되는 경우 지연 수단(320)의 동작을 설명한다. 라이트 레이턴시가 1이므로 라이트 레이턴시 신호 WL<1>이 인에이블 된다. 따라서 제1 지연 게이트(TG3)는 제2 스위칭 신호(PHASEAZ)에 의해 턴온.턴오프된다. 만약 제2 스위칭 신호(PHASEAZ)가 "로우" 상태이면 제2 어드레스 신호(AT)는 제2 스위칭 신호(PHASEAZ)가 "하이" 상태로 천이 될 때까지 출력이 지연되어 제2 스위칭 신호(PHASEAZ)의 반주기만큼 쉬프트되게 된다.
다음으로 제1 지연 게이트(TG3)의 출력 신호는 공통 지연부(328)에 입력된다. 공통 지연부(328)는 도 6에서 설명한 제3 스위칭 펄스(CLKWL)와 제4 스위칭 펄 스(CLKWLZ)에 의해 턴온 턴오프된다. 만약 제3 스위칭 신호(CLKWL)가 "로우" 상태이고 제4 스위칭 신호(CLKWLZ)가 "하이" 상태이면, 제1 지연 게이트(TG3)의 출력 신호는 제3 스위칭 신호(CLKWL)가 "로우" 상태로 천이 되고, 제4 스위칭 신호(CLKWLZ)가 "하이" 상태로 천이 될 때까지 출력이 지연되어 제3 스위칭 신호(CLKWL) 또는 제4 스위칭 신호(CLKWLZ)의 반주기만큼 쉬프트되게 된다.
라이트 레이턴시가 2 이상인 경우 또는 외부 라이트 커맨드(WT)가 제2 분주 클록(PHASEA)의 상승 에지에 입력되는 경우 각 개별 지연부의 동작은 상기에서 설명한 제1 개별 지연부(322)의 동작설명을 통하여 용이하게 유추할 수 있으므로 상세한 설명은 생략한다.
한편 라이트 레이턴시가 4 이상인 경우 지연수단(320)은 각 라이트 레이턴시에 대응하는 개별 지연부(도시되지 않음)를 더 포함할 수 있다. 예를 들면, 4 이상의 짝수 라이트 레이턴시 신호에 대응하는 개별 지연부(도시되지 않음)는 짝수 라이트 레이턴시 신호보다 1 작은 홀수 라이트 레인턴시 신호에 대응하는 개별 지연부의 추가 지연 게이트의 출력 신호를 입력받아 제1 스위칭 펄스(PHASEAD)와 제2 스위칭 펄스(PHASEAZ)에 따라 지연시켜 지연 게이트로 출력하는 추가지연 게이트를 포함하여 구성될 수 있다.
또한 5 이상의 홀수 라이트 레이턴시 신호에 대응하는 개별 지연부(도시되지 않음)는 홀수 라이트 레이턴시 신호보다 1 작은 짝수 라이트 레인턴시 신호에 대응하는 개별 지연부의 추가 지연 게이트의 출력 신호를 입력받아 제1 스위칭 펄스(PHASEAD)와 제2 스위칭 펄스(PHASEAZ)에 따라 지연시켜 지연게이트로 출력하는 추가지연 게이트를 포함하여 구성될 수 있다.
이하 본 발명의 일실시예에 따른 어드레스 래치 회로의 동작을 도 8을 참조하여 설명한다. 도 8은 본 발명의 일실시예에 따른 어드레스 래치 회로의 동작 타이밍도로서, 4 비트 프리패치(prefetch)로 동작하는 DDR2 동기식 메모리 장치에서 라이트 레이턴시가 1인 경우의 동작을 도시한다.
도 8을 참조하면, 클록버퍼(40)는 외부클록(CLK)을 입력받아 2 분주하여 제1분주 클록(PHASEA)와 제2 분주 클록(PHASEB)을 생성한다. 먼저 외부 라이트 커맨드(WT)가 외부클록(CLK)의 첫 번째 상승 에지, 즉 제1 분주 클록의 상승 에지에서 입력되는 경우를 설명한다. 이때 어드레스 입력 핀에 입력된 외부 어드레스 신호(ADD)는 어드레스 버퍼(30)를 통해 CMOS 레벨의 제1 어드레스 신호(ADA, ADAZ)로 출력된다. 제1 어드레스 신호(ADA, ADAZ)는 어드레스 버퍼(30)를 거치기 때문에 일정한 지연을 가진다. 본 실시예에서 제1 어드레스 신호(ADA, ADAZ)는 외부클록(CLK)을 기준으로 외부 어드레스 신호(ADD)에 비해 약 1.5 클록의 지연을 가진다.
어드레스 버퍼(30)에서 출력되는 제1 어드레스 신호(ADA, ADAZ)는 래치신호인 컬럼계 커맨드 펄스(CASP6)에 의해 제1 래치부(210)에서 래치되어 제2 어드레스 신호(AT)로 출력된다. 본 실시예에서 제2 어드레스 신호(AT)는 외부클록(CLK)의 세번째 상승 에지에 동기되어 래치된다.
제1 래치부(210)에서 출력되는 제2 어드레스 신호(AT)는 제1 어드레스 쉬프 트부(230) 및 제2 어드레스 쉬프트부(240)에 입력되어 각각 라이트 레이턴시에 대응하는 만큼 쉬프트된다. 본 실시예에서 제2 어드레스 신호(AT)는 제1 분주 클록의 1주기 만큼 쉬프트된다. 이에 대한 구체적인 동작과정은 도 6 및 도 7에서 설명한 바와 같으므로 상세한 설명은 생략한다.
다만 도 8에서 제3 어드레스 신호(WL_ATA, WL_ATB)는 제1 분주 클록(PHASEA)을 기준으로 제2 어드레스 신호(AT)에 비해 1주기보다 조금 더 쉬프트되어 출력된다. 이는 제1 어드레스 쉬프트부(230)를 구성하는 게이트 및 래치 등의 소자를 거치면서 발생되는 지연이다.
다음으로 제1 어드레스 쉬프트(230)에서 출력되는 제3 어드레스 신호(WL_ATA, WL_ATB)는 라이트 커맨드 펄스(CASPWT6A)에 의해 제2 래치부(250)에서 래치되어 컬럼 어드레스 신호(CAT)로 출력된다. 본 실시예에서 컬럼 어드레스 신호(CAT)는 외부클록(CLK)의 여섯 번째 상승 에지에서 래치되어 출력된다. 라이트 커맨드 펄스(CASPWT6A)가 인에이블되는 과정은 도 4에서 설명한 바와 같다. 생성된 컬럼 어드레스 신호(CAT)는 디코딩을 위해 컬럼 디코더(도시 되지 않음)로 입력될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 일실시예에 따른 어드레스 래치 회로는 외부 라이트 커맨드(WT)가 입력될 때, 외부클록(CLK)를 분주한 분주클록(PHASEA, PHASEB)를 사용하여 컬럼 어드레스 신호(CAT)를 생성한다.
분주클록(PHASEA, PHASEB)은 각각 외부클록(CLK)의 배수의 주기를 가지기 때문에 외부클록(CLK)의 주기가 작아지는 고속 동작시에도, 어드레스 신호 처리를 위 한 충분한 펄스 폭을 확보할 수 있어 안정적으로 컬럼 어드레스 신호를 생성할 수 있다.
또한 분주클록(PHASEA, PHASEB)은 각각 외부클록(CLK)의 배수의 주기를 가지기 때문에 종래 외부클록(CLK)을 이용하여 컬럼 어드레스 신호를 생성하는 경우보다 쉬프트 횟수를 줄일 수 있다. 즉 종래 라이트 레이턴시가 1인 경우 래치된 어드래스 신호가 외부클록(CLK)를 기준으로 3 클록의 쉬프트를 필요로 하지만 본 발명의 일실시예에 따르는 경우 분주클록(PHASEA, PHASEB)를기준으로 1,5 클록의 쉬프트를 필요로 한다. 따라서 어드레스 쉬프트부를 구성하는 소자의 수를 절감할 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 본 발명의 반도체 메모리 장치의 어드레스 래치 회로는 어드레스 신호처리를 위한 충분한 펄스 폭을 확보하여 원하는 시점에 컬럼 어드레스 신호를 발생시킴으로써, 고속 동작을 위해 주기가 작은 외부클록(CLK)이 입력되는 경우에도 안정적으로 동작할 수 있는 효과가 있다.
또한 본 발명은 차동 분주 클록을 이용하여 외부 커맨드가 입력되는 시점에 따라 컬럼 어드레스 신호를 발생시킴으로써, 외부 커맨드가 입력되는 시점에 관계없이 원하는 시점에 컬럼 어드레스 신호를 생성할 수 있는 다른 효과가 있다.
또한 본 발명은 분주 클록을 이용하여 어드레스 신호를 쉬프트 시키는 횟수를 감소시킴으로써, 어드레스 신호를 쉬프트 시키는 회로를 단순화시켜 고속 동작 및 비용 절감에 유리한 또 다른 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (26)

  1. 제1 어드레스 래치 신호에 의해 외부에서 입력되는 제1 어드레스 신호를 래치하여 제2 어드레스 신호로 출력하는 제1 어드레스 래치부;
    외부 클록을 분주한 분주 클록과 라이트 레이턴시 신호에 의해 상기 제2 어드레스 신호를 상기 라이트 레이턴시 신호에 따라 쉬프트시켜 제3 어드레스 신호로 출력하는 어드레스 쉬프트부; 및
    제2 어드레스 래치 신호에 의해 상기 제3 어드레스 신호를 래치시켜 제4 어드레스 신호로 출력하는 제2 어드래스 래치부;
    를 포함하는 어드레스 래치 회로.
  2. 제 1 항에 있어서, 상기 제1 어드레스 래치 신호는,
    외부 커맨드 신호에 의해 발생되는 내부 커맨드 신호를 지연시켜 래치한 컬럼계 커맨드 펄스인 어드레스 래치 회로.
  3. 제 2 항에 있어서, 상기 분주 클록은,
    상기 외부 클록을 분주하여 위상이 서로 반대인 제1 분주 클록과 제2 분주 클록을 포함하는 어드레스 래치 회로.
  4. 제 3 항에 있어서, 상기 제2 어드레스 래치 신호는,
    외부에서 입력되는 커맨드 신호가 상기 제1 분주 클록의 상승 에지에서 입력되는지 상기 제2 분주 클록의 상승 에지에서 입력되는지에 대한 정보를 가진 신호인 어드레스 래치 회로.
  5. 제 1 항에 있어서, 상기 제1 어드레스 신호는,
    외부 어드레스 버퍼를 통하여 입력되는 차동 신호(differential signal)인 어드레스 래치 회로.
  6. 제 1 항에 있어서, 상기 라이트 레이턴시 신호는,
    외부 모드 레지스터 셋(Mode Register Set)에 설정된 카스 레이턴시(CAS Latency)와 어디티브 레이턴시(Additive Latency)에 의해 결정되는 어드레스 래치 회로.
  7. 제 1 항에 있어서, 상기 어드레스 쉬프트부는,
    상기 분주 클록과 상기 라이트 레이턴시 신호를 입력받아 스위칭 신호를 생성하는 스위칭 신호 생성부와
    상기 스위칭 신호와 라이트 레인턴시 신호에 의해 결정된 지연 정도에 따라 상기 제2 어드레스 신호를 전달하여 상기 제3 어드레스 신호로 출력하는 지연 수단을 포함하는 어드레스 래치 회로.
  8. 제 7 항에 있어서, 상기 스위칭 신호 생성부는,
    상기 분주 클록을 지연시킨 제1 스위칭 펄스와 상기 분주 클록의 위상을 반전시킨 제2 스위칭 펄스를 출력하는 스위칭 펄스 생성부,
    홀수의 상기 라이트 레이턴시 신호가 입력되는지를 표시하는 플래그 신호를 출력하는 플래그 생성부, 및
    상기 플래그 신호에 의해 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스 중 하나의 펄스를 제3 스위칭 펄스로 선택적으로 출력하고, 상기 제3 스위칭 펄스의 위상을 반전시켜 제4 스위칭 펄스로 출력하는 스위칭 펄스 선택부를 포함하며, 상기 스위칭 신호는 상기 제1 스위칭 펄스, 제2 스위칭 펄스, 제3 스위칭 펄스 및 제4 스위칭 펄스를 포함하는 어드레스 래치 회로.
  9. 제 8 항에 있어서, 상기 스위칭 펄스 생성부는,
    제1 스위칭 펄스 생성부와 제2 스위칭 펄스 생성부를 포함하고, 상기 제1 스위칭 펄스 생성부는 상기 분주 클록을 입력받아 상기 제1 스위칭 펄스로 출력하는 짝수개의 인버터를 포함하고, 상기 분주 클록을 입력받아 위상을 반전시켜 상기 제2 스위칭 펄스로 출력하는 홀수개의 인버터를 포함하는 어드레스 래치 회로.
  10. 제 8 항에 있어서, 상기 플래그 생성부는,
    적어도 하나의 홀수의 라이트 레이턴시 신호를 입력받는 노어게이트와 상기 노어게이트의 출력 신호의 위상을 반전하여 상기 플래그 신호로 출력하는 인버터를 포함하는 어드레스 래치 회로.
  11. 제 8 항에 있어서, 상기 스위칭 펄스 선택부는,
    상기 플래그 신호가 인에이블 되면, 상기 제1 스위칭 펄스를 전달하여 상기 제3 스위칭 펄스로 출력하는 제1 스위칭 펄스 전달 게이트, 및
    상기 플래그 신호가 디스에이블 되면, 상기 제2 스위칭 펄스를 전달하여 상기 제3 스위칭 펄스로 출력하는 제2 스위칭 펄스 전달 게이트,
    상기 제3 스위칭 펄스의 위상을 반전시켜 상기 제4 스위칭 펄스로 출력하는 인버터를 포함하는 어드레스 래치 회로.
  12. 제 8 항에 있어서, 상기 라이트 레이턴시 신호는,
    1 내지 10 중 하나의 자연수를 표시하는 라이트 레이턴시 신호를 포함하는 어드레스 래치 회로
  13. 제 12 항에 있어서, 상기 지연수단은,
    상기 각각의 라이트 레이턴시 신호에 대응하는 각각의 개별 지연부와 상기 지연부의 출력 신호를 지연시켜 출력하는 공통 지연부를 포함하는 어드레스 래치 회로.
  14. 제 13 항에 있어서, 상기 개별 지연부 중 1의 라이트 레이턴시 신호에 대응하는 제1 개별 지연부는,
    1의 라이트 레이턴시 신호가 인에이블 되면, 상기 제2 스위칭 펄스에 따라 스위칭 되어 상기 제2 어드레스 신호를 지연시켜 상기 공통 지연부로 전달하는 제1 지연 게이트를 포함하는 어드레스 래치 회로.
  15. 제 14 항에 있어서, 상기 개별 지연부 중 2의 라이트 레이턴시 신호에 대응 하는 제2 개별 지연부는,
    상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스에 따라 상기 제2 어드레스 신호를 지연시켜 출력하는 제1 추가 지연 게이트와
    2의 라이트 레이턴시 신호가 인에이블 되면, 상기 제1 스위칭 펄스에 따라 스위칭 되어 상기 제1 추가 지연 게이트의 출력 신호를 지연시켜 상기 공통 지연부로 전달하는 제2 지연 게이트를 포함하는 어드레스 래치 회로.
  16. 제 15 항에 있어서, 상기 지연 수단은,
    상기 제1 추가 지연 게이트와 상기 제2 지연 게이트 사이에 상기 제1 추가 지연 게이트의 출력 신호를 래치하여 상기 제2 지연 게이트로 출력하는 제1 래치부를 포함하는 어드래스 래치 회로.
  17. 제 15 항에 있어서, 상기 개별 지연부 중 3의 라이트 레이턴시 신호에 대응하는 제3 개별 지연부는,
    상기 제2 개별 지연부의 제1 추가 지연 게이트의 출력 신호를 입력받아 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스에 따라 지연시켜 상기 제1 지연게이트로 출력하는 제2 추가지연 게이트와,
    3의 라이턴시 레이턴시 신호가 인에이블 되면, 상기 제2 스위칭 펄스에 따라 스위칭되어 상기 제2 추가지연 게이트의 출력신호를 지연시켜 상기 공통 지연부로 전달하는 제3 지연 게이트를 포함하는 어드레스 래치 회로.
  18. 제 17 항에 있어서, 상기 지연 수단은,
    상기 제2 추가 지연 게이트와 상기 제1 지연 게이트 사이에 상기 제2 추가 지연 게이트의 출력 신호를 래치하여 상기 제1 지연 게이트로 출력하는 제2 래치부를 포함하는 어드래스 래치 회로.
  19. 제 17 항에 있어서, 상기 개별 지연부 중 4 이상의 짝수 라이트 레이턴시 신호에 대응하는 개별 지연부는,
    짝수 라이트 레이턴시 신호보다 1 작은 홀수 라이트 레인턴시 신호에 대응하는 개별 지연부의 추가지연 게이트의 출력 신호를 입력받아 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스에 따라 지연시켜 출력하는 제3 추가지연 게이트와
    4 이상의 짝수 라이트 레이턴시 신호가 인에이블 되면 상기 제1 스위칭 펄스에 따라 스위칭 되어 상기 제3 추가지연 게이트의 출력 신호를 지연시켜 상기 공통 지연부로 전달하는 제4 지연 게이트를 포함하는 어드레스 래치 회로.
  20. 제 19 항에 있어서, 상기 개별 지연부 중 5 이상의 홀수 라이트 레이턴시 신호에 대응하는 개별 지연부는,
    홀수 라이트 레이턴시 신호보다 1 작은 짝수 라이트 레인턴시 신호에 대응하는 개별 지연부의 추가 지연 게이트의 출력 신호를 입력받아 상기 제1 스위칭 펄스와 상기 제2 스위칭 펄스에 따라 지연시켜 출력하는 제4 추가지연 게이트와
    5 이상의 홀수 라이트 레이턴시 신호가 인에이블 되면 상기 제2 스위칭 펄스에 따라 스위칭되어 상기 제4 추가지연 게이트의 출력 신호를 지연시켜 상기 공통 지연부로 전달하는 제5 지연 게이트를 포함하는 어드레스 래치 회로.
  21. 제 13 항에 있어서, 상기 공통 지연부는,
    상기 제3 스위칭 펄스와 상기 제4 스위칭 펄스에 따라 상기 개별 지연부의 출력 신호를 지연시켜 제3 어드레스 신호로 출력하는 전달 게이트를 포함하는 어드레스 래치 회로.
  22. 제 13 항에 있어서, 상기 지연 수단은,
    상기 개별 지연부와 상기 공통 지연부 사이에 상기 개별 지연부의 출력 신호를 래치시켜 상기 공통 지연부로 출력하는 제 3 래치부를 더 포함하는 어드레스 래치 회로.
  23. 제 13 항에 있어서, 상기 지연 수단은,
    상기 공통 지연부의 출력 신호를 래치시켜 출력하는 제4 래치부를 더 포함하는 어드레스 래치 회로.
  24. 제 4 항에 있어서, 상기 어드레스 쉬프트부는,
    상기 제 1 분주 클록을 입력받아 상기 제2 어드레스 신호를 상기 라이트 레이턴시에 따라 쉬프트 시켜 제3 어드레스 신호로 출력하는 제1 어드레스 쉬프트부와
    상기 제2 분주 클록을 입력받아 상기 제2 어드레스 신호를 상기 라이트 레이턴시에 따라 쉬프트 시켜 상기 제3 어드레스 신호로 출력하는 제2 어드레스 쉬프트부를 포함하는 어드레스 래치 회로.
  25. 제 24 항에 있어서, 상기 제2 어드레스 래치 신호는,
    외부에서 입력되는 커맨드 신호가 상기 제1 분주 클록의 라이징 에지에서 입력되는 경우 인에이블되는 제1 라이트 커맨드 신호와 외부에서 입력되는 커맨드 신호가 상기 제2 분주 클록의 라이징 에지에서 입력되는 경우 인에이블되는 제2 라이 트 커맨드 신호를 포함하는 어드레스 래치 회로.
  26. 제 25 항에 있어서, 상기 제2 어드래스 래치부는,
    상기 제1 어드레스 쉬프트부와 상기 제2 어드레스 쉬프트부의 출력 신호를 입력받아 상기 제1 라이트 커맨드펄스와 제2 라이트 커맨드 펄스 중 인에이블되는 라이트 커맨드 펄스에 의해 래치되는 상기 제3 어드레스 신호를 제4 어드레스 신호로 선택하여 출력하는 어드레스 래치 회로.
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