JPH11203859A - クロック同期型メモリ装置及びそのスケジューラ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】内部回路の動作開始のタイミングを管理できる
スケジューラ回路。 【解決手段】スケジューラ回路２内に、外部クロックま
たはそれから生成したクロックに同期しシフト動作する
シフトレジスタを設け、コマンドの供給時からコラム系
の動作開始までのレイテンシ制御時は、コマンドの供給
時にシフトレジスタのレイテンシ対応位置にコラムアク
セス信号を格納する。シフトレジスタは、クロックに同
期してシフト動作を行うので、レイテンシ対応のクロッ
ク数後に、コラムアクセス信号を出力する。コラム制御
回路４は、該コラムアクセス信号の出力タイミングに応
答し、コラムアドレス等のコラム系回路の動作に必要な
データを取得し、動作を開始する。かくしてスケジュー
ラ回路２の動作は、単純化される。シフトレジスタに
は、内部動作を開始する内部動作コマンド信号をセット
して、任意の内部動作の開始までのレイテンシを容易に
管理可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリコントロー
ラからコマンドとローアドレス、バンクアドレス及びコ
ラムアドレス等がパケット形式で与えられるメモリ装置
に関し、特にコマンドの供給からコラム側の動作開始等
の内部回路の動作開始までのレイテンシの制御を可能に
するスケジュール回路を有するクロック同期型のメモリ
装置に関する。

【０００２】

【従来の技術】最近高速メモリとして普及しているＳＤ
ＲＡＭ（Syncronous Dynamic RandumAccess Memory)
は、外部クロックに同期してコマンドとアドレスあるい
はデータが供給され、所定の時間後に外部クロックに同
期して読み出しデータの出力を行う。かかるＳＤＲＡＭ
は、コマンド信号を入力するコマンド入力端子とローア
ドレスまたはコラムアドレスを入力するアドレス入力端
子とが別々に設けられる。そして、コマンド信号とその
コマンドに必要なアドレス信号とが同時に与えられる。

【０００３】主なコマンドには、ローアドレスに対応す
るワード線を駆動するアクティブ（Active）コマンド、
コラムアドレスに対応するコラムからデータを読み出す
リード（Read）コマンド、コラムアドレスに対応するコ
ラムにデータを書き込むライト（Write)コマンド、ワー
ド線を閉じてビット線をプリチャージするプリチャージ
（Precharge ）コマンド、リフレッシュを行うリフレッ
シュコマンド等がある。メモリ装置の制御を行うメモリ
コントローラは、これらのコマンドをそれに従属するア
ドレスやデータと共にメモリ装置に供給することで、種
々の制御を行う。

【０００４】例えば、メモリのデータを読み出す場合
は、先ずアクティブコマンドをローアドレスと共に供給
し、所定の時間（レイテンシ）後にリードコマンドをコ
ラムアドレスと共に供給し、最後にプリチャージコマン
ドを供給する。また、複数ビットを連続的に読み出すバ
ーストモードでは、アクティブコマンドをローアドレス
と共に供給した後に、所定のタイミングでリードコマン
ドと連続して変化するコラムアドレスとを順次供給す
る。また、メモリにデータを書き込む場合は、アクティ
ブコマンドをローアドレスと共に供給し、所定の時間
（レイテンシ）後にライトコマンドをコラムアドレス及
び書き込みデータと共に供給する。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
コマンドは、ロー側の動作が要求されるコマンドと、コ
ラム側の動作が要求されるコマンドとが別々であり、メ
モリコントローラは、動作モードに応じてそれらの複数
のコマンドを規格されたレイテンシのもとでメモリ装置
に供給する必要がある。特に、メモリ装置内部の動作に
よれば、ロー側の動作を開始してから所定のレイテンシ
後にコラム側の動作を開始する必要があり、その為のメ
モリコントローラによる制御の負担が大きくなりがちで
ある。

【０００６】一方、上記のメモリコントローラの制御の
負担を軽くする為に、シンクリンクＤＲＡＭが新たに提
案されている。未だその全貌は不明瞭であるが、その基
本的な規格は、メモリコントローラが、外部クロックに
同期してコマンド信号、ローアドレス信号、コラムアド
レス信号、書き込みデータ信号、そしてローアドレスの
一種であるバンクアドレス信号等をパケット化してメモ
リ装置に供給し、上記のＳＤＲＡＭの如くコラム制御の
為のレイテンシの管理を不要にする、というものであ
る。その為に、上記のパケット化された信号は、例えば
８本の共通入力端子に４回に時分割されて供給されるこ
とが検討されている。

【０００７】上記のシンクリンクＤＲＡＭは、メモリコ
ントローラの負担を軽くすることはできるが、メモリ装
置側では、一度に与えられたコマンドとローアドレス及
びコラムアドレスに対して、所定のレイテンシで内部動
作を制御する必要がある。例えば、コマンドとローアド
レス及びコラムアドレスが同時に供給される読み出し或
いは書き込み動作では、コマンドが与えられてからロー
側の動作終了後のコラム側の動作の開始までのレイテン
シを制御する必要がある。また、ＳＤＲＡＭにおけるバ
ーストモードのように、同一のローアドレスに対して異
なるコラムアドレスのデータを連続してアクセスするこ
とができる、リードコマンドやライトコマンド等もサポ
ートする必要があり、かかるコマンドの場合は、コマン
ドが供給されてからコラム系の動作開始までのレイテン
シは、上記の読み出し・書き込み動作とは異なり短い。
この様に、レイテンシは供給されるコマンドに応じて変
更できることが必要である。

【０００８】更に、レイテンシは、メモリ装置の実力
（動作速度）と駆動されるクロックの周波数に依存して
決められる場合もある。即ち、メモリ装置の初期値が設
定されるモードレジスタによっても、種々の動作コマン
ドに対応するレイテンシを変更できることが要求され
る。また、上記のコラム系の内部回路の動作以外の動作
においても、コマンドが与えられたタイミングから所定
の内部動作までのレイテンシの制御を、内部で行う必要
がある。

【０００９】従って、メモリ装置内で、上記のリクエス
トパケット入力に対する内部動作のスケジュールを管理
するスケジューラ回路が必要である。しかしながら、現
時点では、上記スケジューラ回路の提案は未だなされて
いない。そして、大容量で高速化されたメモリ装置は、
消費電流を抑えることが避けられず、かかるスケジュー
ラ回路を設けるにあたり、消費電流の抑制を考慮する必
要がある。

【００１０】そこで、本発明の目的は、上記の課題を解
決し、シンクリンクＤＲＡＭの如きクロック同期型のメ
モリ装置であって、適切なスケジューラ回路を内蔵した
メモリ装置を提供することにある。

【００１１】更に、本発明の別の目的は、消費電流を抑
えて回路規模を少なくしたスケジューラ回路を内蔵した
メモリ装置を提供することにある。

【００１２】更に、本発明の別の目的は、シンクリンク
ＤＲＡＭ等に利用可能なスケジューラ回路を提供するこ
とにある。

【００１３】

【課題を解決するための手段】本発明は、スケジューラ
回路内に、外部クロックまたはそれから生成されたクロ
ックに同期してシフト動作するシフトレジスタを設け
る。そして、例えばコマンドが供給されてからコラム系
の動作開始までのレイテンシを制御する場合は、コマン
ドが供給された時にシフトレジスタのレイテンシに対応
する位置にコラムアクセス信号を格納する。シフトレジ
スタは、クロックに同期してシフト動作を行うので、レ
イテンシに対応したクロック数の後に、コラムアクセス
信号を出力する。コラム制御回路は、このコラムアクセ
ス信号が出力されるタイミングに応答して、コラムアド
レス等のコラム系回路の動作に必要なデータを取得し、
コラム系回路の動作を開始する。かかる構成にすること
で、スケジューラ回路の動作は、単純化される。上記シ
フトレジスタには、所定の内部動作を開始する内部動作
コマンド信号をセットすることで、任意の内部動作の開
始までのレイテンシを容易に管理することができる。

【００１４】また、本発明のスケジューラ回路は、メモ
リ装置の動作開始時にメモリコントローラから与えられ
るレジスタセットコマンドによりモードレジスタにセッ
トされた各動作モード毎のレイテンシに応じて、上記の
シフトレジスタ内の所定の位置にコラムアクセス信号等
の内部動作コマンド信号を格納する。即ち、本発明によ
れば、シフトレジスタ内の最初にセットすべき位置をフ
レキシブルに変更することができ、メモリ装置或いはシ
ステムに最適のレイテンシに柔軟に対応できるスケジュ
ーラ回路を提供することができる。

【００１５】本発明のスケジューラ回路は、上記の内部
動作コマンド信号が格納されるシフトレジスタに加え
て、コラムアドレス、バンクアドレス、書き込み・読み
出しビット等の内部動作に必要なデータも、同様のシフ
トレジスタ構成にする。そして、内部動作コマンド信号
が格納されるシフトレジスタと同じレイテンシの位置
に、上記の必要なデータをセットすることで、所定のレ
イテンシ後に上記の内部動作コマンド信号と同時に必要
なデータも取り出すことができる。

【００１６】また、本発明のスケジューラ回路は、内部
動作に必要なデータを複数のレジスタ内に順番に格納
し、そのレジスタのアドレスデータをシフトレジスタの
所定の位置にセットする。そして、所定のレイテンシ後
に上記の内部動作コマンド信号がシフトレジスタから出
力される時に、それと同時に出力されるレジスタのアド
レスに対応するレジスタから内部動作に必要なデータを
取り出すこともできる。

【００１７】上記の目的を達成する為に、本発明は、供
給されるコマンド或いは初期値に応じたレイテンシ後
に、内部回路の動作を指令する内部動作コマンド信号を
生成するスケジューラ回路において、前記内部動作コマ
ンド信号を格納し、クロックに同期してシフト動作する
シフトレジスタと、前記シフトレジスタの前記レイテン
シに対応する位置のレジスタに前記内部動作コマンド信
号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレ
ジスタの最終段から出力される内部動作コマンド信号
を、前記内部回路に供給することを特徴とする。

【００１８】上記の発明によれば、レイテンシコントロ
ール回路が、コマンド或いは初期値に応じたレイテンシ
に対応する位置のレジスタを選択し、そのレジスタに内
部動作コマンド信号を格納させるだけで、スケジューラ
回路は、レイテンシに対応したクロック数後に、前記内
部動作コマンド信号を出力することができる。従って、
レイテンシの変更に柔軟に対応することができ、パイプ
ライン動作も可能にする。

【００１９】上記の目的を達成する為に、第２の本発明
は、外部クロックに同期してコマンドと共にローアドレ
スとコラムアドレスとが供給されるメモリ装置におい
て、メモリセルアレイと、前記メモリセルアレイに対応
し、前記コラムアドレスに応答して動作するコラム系内
部回路と、前記コマンドが供給されてから該コマンドに
対応するレイテンシ後に、前記コラム系内部回路の動作
を開始させるコラムアクセス信号を、前記コラム系内部
回路に供給するスケジューラ回路とを有することを特徴
とする。

【００２０】上記の発明によれば、メモリ装置をコント
ロールするメモリコントローラは、コマンドとローアド
レス及びコラムアドレスを同時に与えるだけでよく、メ
モリ装置の制御の負担が軽くなる。

【００２１】更に、上記の第２の発明において、前記ス
ケジューラ回路は、前記コラムアクセス信号を格納し、
該コラムアクセス信号をクロックに同期してシフト動作
するシフトレジスタと、前記シフトレジスタの前記レイ
テンシに対応する位置のレジスタに前記コラムアクセス
信号を格納させるレイテンシコントロール回路とを有
し、前記レイテンシに対応するクロック数後に前記シフ
トレジスタの最終段から出力されるコラムアクセス信号
を、前記コラム系内部回路に供給することを特徴とす
る。

【００２２】更に、上記の目的を達成するために、本発
明は、外部クロックに同期してコマンド、バンクアドレ
ス及びコラムアドレスとを有するリクエスト・パケット
信号が供給されるメモリ装置において、それぞれメモリ
セルアレイを有する複数のメモリバンクと、前記メモリ
バンクそれぞれに対応し、前記コラムアドレス及びバン
クアドレスに対応して動作し、前記バンクアドレスに対
応するメモリバンクへのアクセスを有効にするコラム系
内部回路と、前記コマンドが供給されてから該コマンド
に対応するレイテンシ後に、前記コラム系内部回路の動
作を開始させるコラムアクセス信号を、前記バンクアド
レス及びコラムアドレスと共に、前記コラム系内部回路
に供給するスケジューラ回路とを有し、異なる前記バン
クアドレスを有するリクエスト・パケット信号に応答し
て、前記バンクアドレスに対応する異なるメモリバンク
へのアクセスを可能にすることを特徴とする。

【００２３】メモリ装置をコントロールするメモリコン
トローラは、バンクアドレスを異ならせてページリード
やページライトコマンドを連続して与えることで、異な
るローアドレスのメモリへのアクセスを可能にすること
ができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。

【００２５】図１は、本発明の実施の形態例のメモリ装
置におけるリクエスト・パケットのフォーマット例を示
す図である。図１に示される通り、パケットの情報は、
外部クロックＣＬＫの立ち上がりエッジ（rising edge
またはpositive edge)と立ち下がりエッジ(falling edg
e またはnegative edge)の両エッジに同期して、入力端
子Ｃ 0 〜Ｃ 7 に、４回に時分割されて供給される。
その場合、メモリ装置側は、外部クロックのどの立ち上
がりエッジから有効なパケット情報が供給されたかを判
別する為に、フラグ信号ＦＬＡＧをメモリコントローラ
から供給される。即ち、フラグ信号ＦＬＧは、パケット
情報の開始のタイミングを示す信号であり、有効なパケ
ット情報が供給される最初の外部クロックＣＬＫの立ち
上がりエッジでＨレベルとなる。

【００２６】入力端子Ｃ 0 〜Ｃ 7 は、マルチプレク
ス化された入力端子であり、その入力端子にシリアルに
供給される入力信号は、メモリ内部にシリアルに取り込
まれてパラレルに変換される。

【００２７】パケットの情報の、メモリデバイスＩＤデ
ータＩＤ 0 〜ＩＤ 3 は、メモリコントローラに接続
される複数のメモリデバイスのＩＤアドレスである。メ
モリコントローラは、制御対象のメモリデバイスのＩＤ
を供給し、メモリデバイス側では、パケット内のＩＤデ
ータとメモリ内部のＩＤレジスタ内に格納されている自
分のＩＤとを比較し、リクエスト・パケットが自分に対
して発行されたものか、他のメモリデバイスに対して発
行されたものかを判別する。

【００２８】４ビットからなるコマンドＣＭＤ 0 〜Ｃ
ＭＤ 3 には、後述する種々のコマンドに応じたデータ
が与えられる。それ以外に、パケットの情報には、３ビ
ットのバンクアドレスＢＡ 0 〜ＢＡ 2 、１１ビット
のローアドレスＲＡ 0 〜ＲＡ 10 、６ビットのコラム
アドレスＣＡ 0 〜ＣＡ 5 が含まれる。かかるアドレ
スのビット数は、メモリデバイス内の容量、構成によっ
て異なることはいうまでもない。

【００２９】尚、本実施の形態例では、リスエスト・パ
ケットのデータは、外部クロックＣＬＫの立ち上がりエ
ッジから開始されることを前提とする。

【００３０】図２は、本実施の形態例におけるコマンド
の真理値表の例を示す図である。図２には、本実施の形
態例を説明するに必要と思われる一部のコマンドの例が
示される。バンクリード（Ｂａｎｋ−Ｒｅａｄ）は、コ
マンドＣＭＤ 0 〜ＣＭＤ 2が（１００）からなるコマ
ンドであり、ロー系の回路の活性化から始まるリードア
クセスコマンドである。即ち、メモリデバイスは、内部
でアクティブコマンドを出してロー系の回路を活性化
し、ローアドレスに従ってワード線を駆動する。その
後、メモリデバイスは、内部でリードコマンド（読み出
しを伴うコラムアクセス信号）を出してコラム系の回路
を活性化し、コラムアドレスに従って選択コラムのデー
タを読み出す。バンクリードの場合に、コマンドＣＭＤ
3 が０の場合はローアクティブ動作後にコラムリード
動作が行われるのに対して、コマンドＣＭＤ 3 が１の
場合はローアクティブ動作後にコラムリード動作が行わ
れ、最後にプリチャージが行われる。読み出し後に、同
じアドレスのメモリに対して書き込みを行ったりベージ
モード読み出しを行ったりすることができるように、プ
リチャージなしと付きとが準備される。

【００３１】バンクライト（Ｂａｎｋ−Ｗｒｉｔｅ）
は、コマンドＣＭＤ 0 〜ＣＭＤ 2が（１０１）からな
るコマンドであり、バンクリードと同様にロー系の回路
の活性化から始まるライトアクセスコマンドである。バ
ンクライトの場合に、コマンドＣＭＤ 3 が０の場合は
ローアクティブ動作後にコラムライト動作が行われるの
に対して、コマンドＣＭＤ 3 が１の場合はローアクテ
ィブ動作後にコラムライト動作が行われ、最後にプリチ
ャージが行われる。

【００３２】ローアクティブ（Ｒｏｗ−Ａｃｔｉｖｅ）
は、ロー系の活性化動作のみを行うコマンドである。プ
リチャージ（Ｐｒｅｃｈａｒｇｅ）は、ワード線と非活
性化しメモリセルのデータを保持し、ビット線を所定の
電圧レベルにプリチャージするプリチャージ動作を行う
コマンドである。ページリード（Ｐａｇｅ−Ｒｅａｄ）
及びページライト（Ｐａｇｅ−Ｗｒｉｔｅ）は、コラム
系回路の活性化のみを行い、それぞれリード、ライト動
作を行うコマンドである。ＳＤＲＡＭにおけるバースト
モード動作に適したコマンドである。そして、リフレッ
シュ（Ｒｅｆｒｅｓｈ）は、ロー系の活性化動作を行っ
た後にローアドレスレイテンシ（ｔＲＡＳ）相当の遅延
後にワード線を非活性化してプリチャージ動作を行うコ
マンドである。

【００３３】以上の通り、図２に示されれたコマンドの
中で、コマンドの入力から所定のレイテンシの後にコラ
ム系の動作を開始する必要があるコマンドは、バンクリ
ード、バンクライト、ページリード及びページライトで
ある。この点については、後で詳述する。

【００３４】図３は、本実施の形態例のメモリ装置の全
体の構成を示すブロック図である。このメモリ装置は、
パケット解読回路１、スケジューラ回路２、８個のメモ
リバンクＢａｎｋ０〜７、それらのローコントロール回
路３、コラムコントロール回路４、データバス選択回路
６及びＩ／Ｏ制御部５を有する。メモリバンクＢａｎｋ
０〜７内には、図示されないメモリセルアレイ、ローデ
コーダ、ロードライバ、センスアンプ、コラムデコーダ
等がそれぞれ設けられる。それらのメモリバンクには、
ローコントロール回路３からローアドレスを含むローコ
ントロール信号８が供給され、また、コラムコントロー
ル回路４からコラムアドレスを含むコラムコントロール
信号９が供給される。

【００３５】従って、ローコントロール回路３，メモリ
バンク内のローデコーダ、ロードライバ等がロー系内部
回路に該当する。また、コラムコントロール回路４，メ
モリバンク内のコラムデコーダ、ＤＢ選択回路６等がコ
ラム系内部回路に該当する。

【００３６】パケット解読回路１は、外部クロックＣＬ
Ｋの両エッジのタイミングで、フラグ信号ＦＬＧ、８ビ
ットの入力端子の信号Ｃ 0:7 をラッチし、フラグ信号
ＦＬＧにより有効なリクエスト・パケットが発行されて
いるか否かを判定し、パケット情報内のデバイスＩＤが
自分のＩＤを示しているかを判定し、更に、コマンドＣ
ＭＤ 0:3 をデコードする。そして、パケット解読回路
１による解読結果に従って、スケジューラ回路２は、解
読されたコマンドに必要な動作のスケジュールを設定す
る。より具体的には、例えばコマンド及びモードレジス
タにセットされたデータに応じたレイテンシの設定を行
う。

【００３７】コマンドがバンクリード（Bank-Read ）、
バンクライト（Bank-Write) 、ローアクティブ（Row-Ac
tive) の場合は、パケットの情報のバンクアドレスＢＡ
0:2で指定されるバンクＢａｎｋに対応したローコント
ロール回路３が、パケットの情報のローアドレスなどの
ローコントロール信号８を供給し、ロー系の活性化動作
を行う。

【００３８】また、コマンドが、バンクリード（Bank-R
ead)、バンクライト（Bank-Write)、ページリード（Pag
e-Read)及びページライト（Page-Write) である場合
は、コラムアクセス動作を伴うので、スケジューラ回路
２が、コマンドの入力から所定のレイテンシ後に、コラ
ムコントロール回路４にバンクアドレスＢＡ 0:2 、コ
ラムアドレスＣＡ 0:5 などの制御データを有するコラ
ムコントロール信号９を供給し、コラムコントロール回
路４が、そのタイミングでコラム系の活性化動作を行っ
て、読み出しまたは書き込み動作を行わせる。

【００３９】読み出し動作では、Ｉ／Ｏ制御部５が、指
定されたバンクからデータバス選択回路６を経由して、
６４ビットのデータを転送され、図示しないパラレル・
シリアル変換回路により変換し、外部クロックＣＬＫの
両エッジに同期して１６本の入出力端子ＤＱ 0:15 にそ
れぞれ４ビットのシリアルデータを出力する。また、書
き込み動作では、Ｉ／Ｏ制御部５が、入出力端子ＤＱ
0:15 に供給される各４ビットのシリアルデータを、外
部クロックＣＬＫの両エッジに同期してラッチし、シリ
アル・パラレル変換して得られた６４ビットの並列デー
タを選択されたメモリバンク内のメモリに書き込む。

【００４０】外部クロックＣＬＫの周波数が２００ＭＨ
ｚとすると、上記の読み出し動作及び書き込み動作にお
いて、入出端子ＤＱとメモリコントローラとの間では、
データの転送レートは４００ＭＨｚ／ｓｅｃ／ｐｉｎと
なる。しかし、シリアルパラレル変換或いはパラレルシ
リアル変換回路により、メモリ装置内部での動作は１０
０ＭＨｚ（１０ｎｓサイクル）となる。

【００４１】上記のメモリ装置は、バンクリードのコマ
ンドを有するリクエスト・パケットを供給されて、ロー
系内部回路を動作させてワード線を駆動し、所定のレイ
テンシ後にコラム系内部回路を動作させてメモリセルの
データを読み出す。その後、バンクアドレスの異なるペ
ージリードのコマンドを有するリクエスト・パケットを
供給されて、同じコラムアドレスに対応するが異なるメ
モリバンク内のあるメモリセルからのデータを読み出す
ことができる。従って、かかるページリードによりバン
クアドレスを変更することで、実質的に異なるローアド
レスのメモリへのアクセスを可能にする。同様に、バン
クライトの後でページライトを供給されることで、異な
るメモリバンクへの書き込みを連続して行うことができ
る。

【００４２】図４は、コマンドが供給されてからコラム
系の活性化までのレイテンシの例を示す図である。本発
明のスケジューラ回路は、コラム系の活性化までのレイ
テンシに限定されず、何らかの内部動作のタイミングを
与えるレイテンシの制御に広く利用できるが、以下、一
例としてコマンドが供給されてからコラム系の活性化ま
でのレイテンシを例にして説明する。

【００４３】図４に示されたレイテンシは、具体的には
リクエスト・パケットの終了からコラム系回路の活性化
までのレイテンシをいう。図４中、コラム系回路の活性
化開始はＣＡＳstart と表示され、プリチャージ動作の
開始はＰＲＥstart と表示される。また、外部クロック
の半波長幅、レベルＨの長さまたはレベルＬの長さをテ
ィックＴと称する。

【００４４】例えば、コマンドがページリード（Page-R
ead)の場合は、即座にコラム系回路の活性化を開始する
ことができるので、レイテンシは０ティック（０Ｔ）で
ある。一方、バンクリード（Bank-Read)の場合は、先ず
ロー系回路を活性化してワード線を駆動し、メモリのデ
ータがビット線に十分伝わった後にコラム系回路の活性
化を行う必要があるので、レイテンシは例えば８ティッ
ク（８Ｔ）である。更に、ページライト(Page-Write)の
場合は、パケットのコマンドを解読してから書き込みと
判明してから上記した通り書き込みデータをラッチする
必要がある。従って、レイテンシは例えば１６ティック
（１６Ｔ）である。そして、バンクライト（Bank-Writ
e) の場合は、書き込みデータをラッチすると共にロー
系回路を活性化した後にコラム系回路の活性化が行われ
るので、そのレイテンシは例えば最長の２４ティック
（２４Ｔ）である。上記のレイテンシはあくまでも一例
である。

【００４５】図４に例示した各コマンド毎に異なるレイ
テンシは、それぞれ外部クロックＣＬＫの周波数及びメ
モリ装置の速度にも依存する。従って、後述するモード
レジスタにセットされる初期値に応じて、これらのコマ
ンド毎のレイテンシの長さも設定される。

【００４６】［第１の実施の形態例］図５は、第１の実
施の形態例のスケジューラ回路を示す図である。このス
ケジューラ回路は、パケット解読回路１からの解読され
たコマンド、ページリード（Page-Read)、バンクリード
（Bank-Read)、ページライト（Page-Write) 、バンクラ
イト（Bank-Write) が供給されるレイテンシコントロー
ル回路２０を有する。このレイテンシコントロール回路
２０には、モードレジスタ２１からレイテンシコントロ
ール信号２２も供給される。レイテンシコントロール回
路２０は、供給されたコマンドと、レイテンシコントロ
ール信号２２に基づいて、それぞれのコマンドの最適の
長さのレイテンシを設定し、そのレイテンシに対応した
セット端子ＳＥＴ<0> 〜ＳＥＴ<12>に、レイテンシセッ
ト信号ＳＥＴを出力する。

【００４７】スケジューラ回路は、更に、４組の１２ビ
ットのシフトレジスタ回路２１〜２４を有する。シフト
レジスタ２１には、コラムアクセスを指示する内部動作
コマンド信号が格納される。また、シフトレジスタ２２
には、読み出し・書き込み選択信号が格納される。シフ
トレジスタ２３にはバンクアドレスＢＡ 0:2 が格納さ
れ、シフトレジスタ２４にはコラムアドレスＣＡ 0:5
が格納される。バンクアドレスが３ビットあるので、シ
フトレジスタ２３は３組設けられ、その出力も３ビット
となる。同様に、コラムアドレスは６ビットあるので、
シフトレジスタ２４も６組設けられ、その出力も６ビッ
トとなる。

【００４８】即ち、上記のレジスタ２１は、コラムアク
セス信号を格納してシフト動作するシフトレジスタであ
り、シフトレジスタ２２，２３，２４は、制御データ保
持回路である。

【００４９】これらのシフトレジスタの各レジスタは、
セット端子ＳＥＴがＨレベルの時は内部クロック２８の
エッジに同期してそれぞれの対応するデータをラッチす
る。また、レジスタは、セット端子ＳＥＴがＬレベルの
時は、内部クロック２８のエッジに同期して前段のデー
タをラッチすることで、右側に１ビットづつシフト動作
する。但し、コラムアクセス信号を格納するシフトレジ
スタ２１は、セット端子ＳＥＴがＨレベルの時、Ｈレベ
ルを格納するよう電源Ｖｃｃに接続される。また、全て
のシフトレジスタの右端にある初段レジスタの入力端子
は、グランドに接続され前段のデータとしてＬレベルを
ラッチする。

【００５０】上記のシフトレジスタ２１〜２４の最終段
のレジスタ（図中番号０の右端のレジスタ）の出力は、
コラムコントローラ回路４に供給される。コラムコント
ローラ回路は、内部動作コマンド信号であるコラムアク
セス信号が、シフトレジスタ２１の最終段から供給され
るタイミングで、それに対応する読み出し・書き込み選
択信号２５、バンクアドレス２６及びコラムアドレス２
７を供給されて、動作を開始する。

【００５１】今仮に、コマンドとしてバンクライト（Ba
nk-Write) が連続して供給されたとする。バンクライト
の場合は、図４で示した通りコラムアクセスのレイテン
シが２４Ｔである。従って、レイテンシコントロール回
路２０は、セット端子ＳＥＴ<12>にＨレベルを出力する
ことで、シフトレジスタ２１の１２番目のレジスタにコ
ラムアクセス信号のＨレベルをラッチさせる。また、セ
ット端子ＳＥＴ<12>のＨレベルに応答して、シフトレジ
スタ２２の１２番目のレジスタには、読み出し・書き込
み選択信号２５がラッチされ、シフトレジスタ２３の１
２番目のレジスタには、バンクアドレスＢＡがラッチさ
れ、シフトレジスタ２４の１２番目のレジスタには、コ
ラムアドレスＣＡがラッチされる。バンクライトが連続
して供給される場合も、バンクライトコマンドのパケッ
トが終了するたびに、シフトレジスタの１２番目のレジ
スタに、対応する制御データがラッチされる。

【００５２】そして、これらのシフトレジスタは、クロ
ックｃｌｋのエッジに同期してラッチされたデータを順
に右シフトするので、レイテンシコントロール回路２０
がセットしたレイテンシのクロック数（またはチック数
後）後に、コラムコントロール回路４は、コラムアクセ
スを指示する内部動作コマンド信号を、シフトレジスタ
２１の右端のレジスタから受信する。コラムコントロー
ラ回路４は、そのコラムアクセスの指示信号に応答し
て、同時に他のシフトレジスタ２２，２３，２４から受
信する制御データを利用して、コラム系回路の活性化を
開始する。

【００５３】上記のように、連続して供給されるバンク
ライトモードに対して、供給される時にレイテンシに応
じた位置のレジスタ２１にコラムアクセス信号を格納す
ることで、コラム系内部回路をパイプライン動作させる
ことが可能になる。

【００５４】従って、レイテンシコントローラ回路２０
は、コマンドを有するリクエスト・パケットを供給され
た時点で、適切なレイテンシに対応する位置のセット端
子信号を出力するだけで良く、制御が簡単である。しか
も、コマンド毎に或いはモードレジスタからのレイテン
シコントロール信号２２に応じてレイテンシを異ならせ
る場合は、単にセット端子の位置を変更するだけで良
く、かかる変更に柔軟に対応できる。

【００５５】図５において、コマンドがページリードの
場合は、コラムアクセスのレイテンシが０Ｔであるの
で、０番目のセット端子ＳＥＴ<0> が活性化（Ｈレベ
ル）されて、０番目のレジスタにデータをラッチする。
コマンドがバンクリードの場合は、レイテンシが８Ｔで
あるので、４番目のセット端子ＳＥＴ<4> が活性化され
る。更に、ページライトの場合は、レイテンシが１６Ｔ
であるので、８番目のセット端子ＳＥＴ<8> が活性化さ
れる。

【００５６】図６は、スケジューラ回路におけるシフト
レジスタの例を示す回路図である。図６の下側に示され
る通り、この例ではシフトレジスタは、マスタ・スレー
ブ型のフリップフロップを直列接続して構成される。マ
スタフリップフロップ３０は、クロックｃｌｋがＬレベ
ルの時に入力を受け付けて出力が変化し、クロックがＨ
レベルになる期間はその入力情報を保持する。また、ス
レーブフリップフロップ３１は、クロックｃｌｋがＨレ
ベルの時に入力を受け付けて出力が変化し、クロックが
Ｌレベルになる期間はその入力情報を保持する。従っ
て、図５に示されたスケジューラ回路のシフトレジスタ
は、外部データの入力は全てマスタフリップフロップ３
０側の入力から取り込み、出力は全てスレーブフリップ
フロップ３１側の出力から出力する。図６の下側に示さ
れる通り、かかる構成では、レイテンシはクロックｃｌ
ｋの２ティック（２Ｔ）単位で制御可能となる。

【００５７】図６のマスタフリップフロップ３０は、ク
ロックｃｌｋがＬレベルの時に導通するＰチャネルトラ
ンジスタ３７とＮチャネルトランジスタ３８からなる入
力ゲートと、インバータ３９，４０からなるラッチ回路
と、インバータ４１とを有する。また、マスタフリップ
フロップ３０の入力側には、ＮＡＮＤゲート３４，ＮＯ
Ｒゲート３５，３６からなる入力回路が設けられ、セッ
ト信号ＳＥＴにより外部データ端子３２からのデータあ
るいは前段からのデータ端子３３からのデータのいずれ
かが、クロックｃｌｋのＬレベル期間中にマスタフリッ
プフロップ３０にラッチされる。

【００５８】一方、スレーブフリップフロップ３１は、
クロックｃｌｋがＨレベルの時に導通するＰチャネルト
ランジスタ４２とＮチャネルトランジスタ４３からなる
入力ゲートと、インバータ４４，４５からなるラッチ回
路と、インバータ４６とを有する。

【００５９】図６のシフトレジスタ２１の場合は、外部
データ端子３２は電源Ｖｃｃに接続されて、常にＨレベ
ルが供給される。また、初段のレジスタの前段データ端
子３３は、グランドに接続されてＬレベルが供給され
る。

【００６０】［第２の実施の形態例］図７は、第２の実
施の形態例のスケジューラ回路を示す図である。図５の
スケジューラ回路は、４組のシフトレジスタ２１〜２４
を有する。しかしながら、クロックｃｌｋのエッジに同
期して右シフト動作を行うシフトレジスタは、それ自体
で多くの電流を消費する。そこで、第２の実施の形態例
のスケジューラ回路では、レイテンシの管理を行う内部
動作コマンド信号用のシフトレジスタ２１を第１の実施
の形態例と同様のクロックｃｌｋのエッジで右シフト動
作するシフトレジスタ構成とし、バンクアドレスＢＡ、
コラムアドレスＣＡ及び読み出し・書き込み選択信号等
の制御データの保持回路は、クロックにより右シフト動
作しない複数のレジスタで構成する。また、ポインタア
ドレスを格納して右シフト動作するシフトレジスタ５０
が更に設けられる。

【００６１】即ち、バンクアドレスＢＡ（２６）は、８
個のバンクアドレスレジスタＢＡ−ＲＥＧに、コラムア
ドレスＣＡ（２７）は、８個のコラムアドレスレジスタ
ＣＡ−ＲＥＧに、そして、読み出し・書き込み選択信号
２５は、レジスタＲＷＳ−ＲＥＧにそれぞれ格納され
る。それぞれのレジスタは、それぞれのビット幅を有す
る。これら８個のレジスタは、入力ポインタデコーダ５
２と出力ポンタデコーダ５３からの入力ポインタｐｉ０
〜ｐｉ７と出力ポインタｐｏ０〜ｐｏ７により選択され
る。但し、入力ポインタデコーダ５２と出力ポンタデコ
ーダ５３とは、独立してポインタアドレスを供給され、
両ポインタは独立して制御される。

【００６２】カウンタ５１は、パケット解読回路１から
バンクリード、バンクライト、ページリード及びページ
ライトのいずれかのアクセスコマンドを判別した時のア
クセスパルスに応答して、カウント値をサイクリックに
インクリメントする。そのカウント値は、ポインタアド
レスＰＡ 2:0 として、入力ポインタデコーダ５２に供
給される。

【００６３】最初は、ポインタアドレスＰＡは（００
０）であり、その状態でバンクリード、バンクライト、
ページリード及びページライトのいずれかのアクセスコ
マンドが入力されると、入力ポインタデコーダ５２はポ
インタｐｉ０を活性化する。それに応答して、それぞれ
０番目のレジスタにパケット内の制御データのバンクア
ドレスＢＡ、コラムアドレスＣＡ、書き込み・読み出し
選択信号２５がラッチされる。それと同時に、ポインタ
アドレスＰＡが、レイテンシコントロール回路２０から
のセット信号ＳＥＴに応答して、ポインタアドレス用の
シフトレジスタ５０のレイテンシに対応した位置のレジ
スタにラッチされる。コラムアクセス用のシフトレジス
タ２１のレイテンシに対応した位置のレジスタに、Ｈレ
ベルがラッチされるのは、第１の実施の形態例と同じで
ある。そして、カウンタ５１は、入力用ポインタアドレ
スを１つカウントアップする。

【００６４】次にアクセスコマンドが入力されると、今
度はポインタｐｉ１が活性化され、１番目のレジスタに
パケット内の各制御データがラッチされる。以下、順番
に入力用のポインタアドレスＰＡ 2:0 がカウントアッ
プして、後続のリクエスト・パケットの制御データが各
レジスタに格納される。

【００６５】シフトレジスタ２１，５０は、クロックｃ
ｌｋのエッジに同期して右シフト動作を行う。そして、
レイテンシコントロール回路２０がセットしたレイテン
シに対応するクロックｃｌｋ数後に、シフトレジスタ２
１の０番目のレジスタがコラムアクセス信号をコラムコ
ントロール回路４に出力すると共に、ポインタアドレス
用のシフトレジスタ５０の０番目のレジスタも、それに
対応する３ビットのポインタアドレスを出力する。

【００６６】出力ポインタデコーダ５３は、このポイン
タアドレスを供給され、対応するポインタｐｏ０〜ｐｏ
７を活性化し、格納していたバンクアドレスＢＡ、コラ
ムアドレスＣＡ及び読み出し・書き込み選択信号を、そ
れぞれコラムコントロール回路４に出力する。コラムコ
ントロール回路４は、それらの制御データを利用してコ
ラム系回路の活性化し、動作を開始させる。

【００６７】第２の実施の形態例では、バンクアドレス
ＢＡ、コラムアドレスＣＡ及び読み出し・書き込み選択
信号等の制御データを格納するレジスタは、クロックｃ
ｌｋに同期して右シフト動作を行わないので、その分消
費電流を抑えることができる。但し、ポインタアドレス
については、シフトレジスタ５０に格納して、右シフト
動作をさせる必要がある。

【００６８】第２の実施の形態例においても、シフトレ
ジスタ２１，５０は、図６に示したマスタ・スレーブフ
リップフロップを利用して構成することができる。

【００６９】［第３及び第４の実施の形態例］図８は、
第３及び第４の実施の形態例を説明する為の分周クロッ
クを利用したシフトレジスタを示す図である。上側のシ
フトレジスタ６０は、図６に示したシフトレジスタと同
じである。即ち、シフトレジスタ６０は、マスタ・スレ
ーブフリップフロップで、１つのレジスタ単位となるよ
うに構成され、外部クロックＣＬＫと同じ２００ＭＨｚ
のクロックの立ち下がりエッジと立ち上がりエッジとに
同期して右シフトする。但し、セット信号に応答して取
り込まれる外部からの制御データは、クロックの立ち下
がりエッジに同期してマスタフリップフロップ側からし
か取り込まれない。従って、レイテンシの制御単位は、
クロックの２ティック（２Ｔ）である。

【００７０】シフトレジスタ６０の構成では、クロック
の両エッジでシフト動作を行うので、消費電流が大きく
なる。しかも、レイテンシの制御は２Ｔ単位である。そ
こで、図８の下側のシフトレジスタ６２の如く、外部ク
ロックを１／２に分周した１００ＭＨｚとし、シフトレ
ジスタは、マスタフリップフロップ及びスレーブフリッ
プフロップを１つのレジスタ単位とする。こうすること
で、回路規模は半減し、右シフト動作も半分となり、消
費電流を大幅に抑えることが可能になる。即ち、外部か
らの制御データは、セット信号に応答して対応するフリ
ップフロップ（ＭまたはＳ）がそれぞれラッチ可能とな
る。そして、駆動クロックは、外部クロックを１／２分
周して生成される。

【００７１】但し、シフトレジスタ６２の構成では、分
周クロックの立ち上がりエッジからリクエスト・パケッ
トの入力が開始される場合と、分周クロックの立ち下が
りエッジからリクエスト・パケットの入力が開始される
場合とに対応できない。

【００７２】即ち、図４で示した通り、リクエスト・パ
ケットは、外部クロックＣＬＫの立ち上がりエッジから
開始される。そして、所定のレイテンシ後の外部クロッ
クＣＬＫの立ち上がりエッジに同期して、内部のコラム
系回路の活性化が行われる。従って、シフトレジスタ６
０の構成の場合は、駆動クロックが外部クロックＣＬＫ
と同じ周波数であるので、外部クロックＣＬＫの立ち上
がりエッジに同期して、最終段のスレーブフリップフロ
ップからデータが出力される。

【００７３】一方、シフトレジスタ６２の構成では、駆
動クロックが外部クロックを１／２分周している。従っ
て、分周クロックの立ち上がりエッジからリクエスト・
パケットの入力が開始される場合は、分周クロックの立
ち上がりエッジで内部動作を開始する必要があり、分周
クロックの立ち下がりエッジからリクエスト・パケット
の入力が開始される場合は、分周クロックの立ち下がり
エッジで内部動作を開始する必要がある。そのために
は、シフトレジスタ６２は、分周クロックの立ち上がり
エッジ（奇数サイクルと称する）から内部動作を開始す
るパケット入力に対しては、最終段のスレーブフリップ
フロップＳの出力ノードａ<0> からデータを出力するこ
とが必要となる。更に、シフトレジスタ６２は、分周ク
ロックの立ち下がりエッジ（偶数サイクルと称する）か
ら内部動作を開始するパケット入力に対しては、最終段
のマスタフリップフロップＭの出力ノードａ<1> からデ
ータを出力することが必要となる。

【００７４】図９は、第３の実施の形態例のスケジュー
ラ回路に使用されるシフトレジスタを示す図である。第
３の実施の形態例のスケジューラ回路は、図５の第１の
実施の形態例の各シフトレジスタ２１，２２，２３，２
４を、図９に示した奇数サイクルと偶数サイクルに対応
可能なシフトレジスタに置き換えた構成となる。従っ
て、図９のシフトレジスタは、コラムアクセス用、読み
出し・書き込み選択信号用、バンクアドレスＢＡ用、コ
ラムアドレスＣＡ用のシフトレジスタとして使用され
る。

【００７５】シフトレジスタ７０は、分周クロックｓＣ
ＣＬＫｚの立ち下がりエッジで内部回路の動作開始を行
う偶数サイクル用のシフトレジスタ７２と、分周クロッ
クｓＣＣＬＫｚの立ち上がりエッジで内部回路の動作開
始を行う奇数サイクル用のシフトレジスタ７４とを有す
る。偶数サイクル用のシフトレジスタ７２は、初段がス
レーブフリップフロップＳで始まり、最終段がマスタフ
リップフロップＭで終了するシフトレジスタであり、分
周された駆動クロックの立ち下がりエッジに同期して、
いずれかのマスタフリップフロップＭが制御データをラ
ッチし、所定のレイテンシ後の分周クロックの立ち下が
りエッジに同期して、最終段のマスタフリップフロップ
Ｍがノードｃｎ<0> にラッチした制御データを出力す
る。

【００７６】奇数サイクルのシフトレジスタ７４は、初
段がマスタフリップフロップＭで始まり、最終段がスレ
ーブフリップフロップＳで終了するシフトレジスタであ
り、分周された駆動クロックの立ち上がりエッジに同期
して、いずれかのスレーブフリップフロップＳが制御デ
ータをラッチし、所定のレイテンシ後の分周クロックの
立ち上がりエッジに同期して、最終段のスレーブフリッ
プフロップＳがノードｃｐ<0> にラッチした制御データ
を出力する。

【００７７】レイテンシコントロール回路２０からのセ
ット信号ＳＥＴは、偶数サイクル用のシフトレジスタ７
２には、図中上部に示される通りの対応で供給され、奇
数サイクル用のシフトレジスタ７４には、図中下部に示
される通りの対応で供給される。

【００７８】そこで、仮にアクセスコマンドとしてペー
ジライトが入力された場合で説明すると、ページライト
のレイテンシは１６ティック（１６Ｔ）であるので、レ
イテンシコントロール回路２０は、セット信号ＳＥＴ<8
> をＨレベルに活性化する。セット信号ＳＥＴ<8> は、
偶数サイクル用のシフトレジスタ７２に対してはマスタ
フリップフロップＭに供給され、奇数サイクル用のシフ
トレジスタ７４に対してはスレーブフリップフロップＳ
に供給される。従って、偶数サイクルの場合は、分周ク
ロックの立ち下がりエッジに同期してセット信号ＳＥＴ
<8> で活性化されたマスタフリップフロップＭにページ
ライト用のコラムアクセス信号等がラッチされる。そし
て、１６Ｔのレイテンシ後の分周クロックの立ち下がり
エッジに同期して最終段のマスタフリップフロップＭか
らノードｃｎ<0> に、右シフトされてきたコラムアクセ
ス信号等が出力される。従って、分周クロックの立ち下
がりエッジからコラム系回路の活性化が開始される。

【００７９】一方、奇数サイクルの場合は、分周クロッ
クの立ち上がりエッジに同期してセット信号ＳＥＴ<8>
で活性化されたスレーブフリップフロップＳにページラ
イト用のコラムアクセス信号等がラッチされる。そし
て、１６Ｔのレイテンシ後の分周クロックの立ち上がり
エッジに同期して最終段のスレーブフリップフロップＳ
からノードｃｐ<0> に、右シフトされてきたコラムアク
セス信号等が出力される。従って、分周クロックの立ち
上がりエッジからコラム系回路の活性化が開始される。

【００８０】以上の通り、レイテンシコントロール回路
２０は、リクエスト・パケットの入力されたタイミング
に応じたタイミングでレイテンシに対応するセット信号
ＳＥＴをＨレベルにするだけでよく、そのタイミングが
分周クロックの立ち下がりエッジか、或いは立ち上がり
エッジかにより、偶数サイクル用シフトレジスタ７２
か、或いは奇数サイクル用シフトレジスタ７４かに外部
データがラッチされる。

【００８１】上記の第３の実施の形態例では、シフトレ
ジスタを偶数サイクル用と奇数サイクル用とに２系統設
ける必要がある。従って、回路規模は単純に倍になるの
で、図８で示した回路規模の半減はできない。しかし、
少なくとも駆動クロックは１／２に分周されているの
で、その分の消費電流の抑制はできる。

【００８２】図１０は、第４の実施の形態例のスケジュ
ーラ回路のシフトレジスタを示す図である。本実施の形
態例では、コラムアクセス用のシフトレジスタ７０は、
図９に示したシフトレジスタと同じ構成であり、偶数サ
イクル用のシフトレジスタ７２と奇数サイクル用のシフ
トレジスタ７４で構成される。一方、それ以外のシフト
レジスタ７６は、初段スレーブフリップフロップから始
まり最終段スレーブフリップフロップで終了する構成で
ある。そして、偶数サイクルと奇数サイクルとでセット
信号ＳＥＴを与える位置をずらすようにする。シフトレ
ジスタ７６は、読み出し・書き込み選択信号、バンクア
ドレスＢＡ、コラムアドレスＣＡの制御データが格納さ
れ、分周クロックｃＣＣＬＫｚに同期して右シフト動作
する。

【００８３】従って、図５に示されたスケジューラ回路
のシフトレジスタ２１は、図１０においてシフトレジス
タ７０に置き換えられ、図５のシフトレジスタ２２，２
３，２４は図１０のシフトレジスタ７６にそれぞれ置き
換えられる。

【００８４】そこで、仮にコマンドがページライトの場
合、レイテンシコントロール回路２０は、セット信号Ｓ
ＥＴ<8> をＨレベルに活性化する。分周クロックの立ち
上がりエッジでリクエストパケットのコマンドＣＭＤが
入力された場合は、分周クロックの立ち上がりエッジに
同期して、コラムアクセス信号（Ｈレベル）が奇数サイ
クル用のシフトレジスタ７４のスレーブフリップフロッ
プＳにラッチされ、また、読み出し・書き込み選択信
号、バンクアドレス、コラムアドレス等の制御データ
は、シフトレジスタセット７８のスレーブフリップフロ
ップＳにラッチされる。

【００８５】そして、１６ティックのレイテンシの後
に、分周クロックの立ち上がりに同期して、シフトレジ
スタ７４の最終段のスレーブフリップフロップＳの出力
端子ｃｎ<0> からコラムアクセス信号が出力され、コラ
ムコントロール回路４に供給される。また、ＡＮＤゲー
ト８３を介して、フリップフロップ７８の最終段のスレ
ーブフリップフロップの出力端ａ<0> からの制御データ
もコラムコントロール回路４に供給される。

【００８６】一方、分周クロックの立ち下がりエッジで
リクエストパケットのコマンドＣＭＤが入力された場合
は、分周クロックの立ち下がりエッジに同期して、コラ
ムアクセス信号（Ｈレベル）が偶数サイクル用のシフト
レジスタ７２のマスタフリップフロップＭにラッチさ
れ、また、読み出し・書き込み選択信号、バンクアドレ
ス、コラムアドレス等の制御データは、シフトレジスタ
セット７７のマスタフリップフロップＭにラッチされ
る。

【００８７】そして、１６ティックのレイテンシの後
に、分周クロックの立ち上がりに同期して、シフトレジ
スタ７２の最終段のマスタフリップフロップＭの出力端
ｃｐ<0> からコラムアクセス信号が出力され、コラムコ
ントロール回路４に供給される。また、ＡＮＤゲート８
２を介して、フリップフロップ７７の最終段のマスタフ
リップフロップの出力ａ<1> からの制御データもコラム
コントロール回路４に供給される。

【００８８】上記の第４の実施の形態例では、コラムア
クセス用のシフトレジスタだけ偶数用と奇数用の２系統
のシフトレジスタを設けるので、第３の実施の形態例よ
りも回路規模を小さくすることができる。

【００８９】第５の実施の形態例として、図７に示した
第２の実施の形態例のスケジューラ回路のコラムアクセ
ス用のシフトレジスタ２１を、図１０の如く偶数サイク
ル用と奇数サイクル用のシフトレジスタを有するシフト
レジスタ７０に置き換え、ポインタアドレス用のシフト
レジスタ５０を、図１０のシフトレジスタ７６に置き換
えることで、シフトレジスタの回路規模を最小限に抑え
ることができる。しかも、その場合に駆動クロックは分
周クロックとなるので、シフトレジスタの右シフト動作
の頻度が半分になり、消費電流も抑えることができる。

【００９０】以上、実施の形態例では、内部回路動作と
してコラム系回路の活性化動作を例にして説明した。し
かしながら、かかるコラム系の回路活性化のスケジュー
ラ回路だけでなく、例えばオートプリチャージ動作にお
けるプリチャージ回路の活性化のタイミングを管理する
スケジューラ回路として利用することもできる。

【００９１】

【発明の効果】以上説明した通り、本発明によれば、シ
ンクリンクＤＲＡＭの様なクロック同期型のメモリ装置
において、コマンドを有するパケット信号を受信してか
ら所定のレイテンシ後に内部回路の動作を開始する場合
に、その内部動作の開始までのレイテンシの管理を行う
スケジューラ回路を提供することができる。従って、メ
モリコントローラは、単にコマンドとバンクアドレス、
ローアドレス、コラムアドレス等の必要な制御データを
一度に供給するだけで良く、メモリコントローラの負担
を軽くすることができる。

【００９２】また、本発明のスケジューラ回路は、内部
回路の動作開始のタイミング信号を格納するシフトレジ
スタを有し、レイテンシコントロール回路がコマンドに
応じて或いは初期設定値に応じて最適のレイテンシに対
応する位置のレジスタに内部動作の開始を指示する内部
動作コマンド信号を格納するだけで、レイテンシに対応
するクロックのティック数後に、内部動作コマンド信号
を非制御回路に供給することができる。しかも、初期設
定値の変更に伴うレイテンシの変更に対しては、シフト
レジスタ内の格納されるレジスタの位置を変更するだけ
で対応でき、フレキシビリティを高くすることができ
る。

【００９３】本発明によれば、バンクリード、バンクラ
イトのコマンドに加えて、ページリード、ページライト
のコマンドもスケジュール管理可能であるので、それら
のモードを利用することにより、バンクリード後に異な
るバンクアドレスとページリードのコマンドを有するリ
クエスト・パケットを与えるだけで、ローアドレスの異
なるメモリのデータを連続して読み出すことができる。
または、バンクライト後に異なるバンクアドレスとペー
ジライトのコマンドを有するリクエスト・パケットを与
えるだけで、ローアドレスの異なるメモリにデータを連
続して書き込むことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態例のメモリ装置におけるリ
クエストパケットのフォーマット例を示す図である。

【図２】本実施の形態例におけるコマンドの真理値表の
例を示す図である。

【図３】本実施の形態例のメモリ装置の全体の構成を示
すブロック図である。

【図４】コマンドが供給されてからコラム系の活性化ま
でのレイテンシの例を示す図である。

【図５】第１の実施の形態例のスケジューラ回路を示す
図である。

【図６】スケジューラ回路におけるシフトレジスタの例
を示す回路図である。

【図７】第２の実施の形態例のスケジューラ回路を示す
図である。

【図８】分周クロックを利用したシフトレジスタを示す
図である。

【図９】第３の実施の形態例のスケジューラ回路のシフ
トレジスタを示す図である。

【図１０】第４の実施の形態例のスケジューラ回路のシ
フトレジスタを示す図である。

【符号の説明】

２ スケジューラ回路 ３ ローコントロール回路 ４ コラムコントロール回路 Ｂａｎｋ メモリバンク ５ Ｉ／Ｏ制御部 ６ ＤＢ選択回路 ２０ レイテンシコントロール回路 ２１ シフトレジスタ ２２，２３，２４ シフトレジスタ、制御データ保持回
路

Claims (14)

【特許請求の範囲】
1. 【請求項１】供給されるコマンド或いは初期値に応じた
   レイテンシ後に、内部回路の動作を指令する内部動作コ
   マンド信号を生成するスケジューラ回路において、 前記内部動作コマンド信号を格納し、クロックに同期し
   てシフト動作するシフトレジスタと、 前記シフトレジスタの前記レイテンシに対応する位置の
   レジスタに前記内部動作コマンド信号を格納させるレイ
   テンシコントロール回路とを有し、 前記レイテンシに対応するクロック数後に前記シフトレ
   ジスタの最終段から出力される内部動作コマンド信号
   を、前記内部回路に供給することを特徴とするスケジュ
   ーラ回路。
2. 【請求項２】請求項１において、 更に、前記内部回路の動作に必要な制御データを保持す
   る制御データ保持回路を有し、前記レイテンシに対応す
   るクロック数後に前記制御データが前記内部回路に供給
   されることを特徴とするスケジューラ回路。
3. 【請求項３】請求項２において、 前記制御データ保持回路は、前記制御データを格納し前
   記クロックに同期してシフト動作する制御データ用シフ
   トレジスタを有し、前記レイテンシコントロール回路に
   より選択された位置のレジスタに前記制御データが格納
   され、前記レイテンシに対応するクロック数後に、前記
   制御データが、前記制御データ用シフトレジスタの最終
   段から出力され、前記内部回路に供給されることを特徴
   とするスケジューラ回路。
4. 【請求項４】請求項２において、 前記制御データ保持回路は、前記制御データを順番に格
   納する複数の制御データレジスタと、前記制御データレ
   ジスタの格納されるレジスタのポインタアドレスを格納
   し前記クロックに同期してシフト動作するポインタアド
   レス用シフトレジスタとを有し、 前記レイテンシコントロール回路により選択された位置
   のレジスタに前記ポインタアドレスが格納され、前記レ
   イテンシに対応するクロック数後に、前記ポインタアド
   レスが、前記ポインタアドレス用シフトレジスタの最終
   段から出力され、当該出力されたポインタアドレスに対
   応する前記制御データレジスタ内の制御データが前記内
   部回路に供給されることを特徴とするスケジューラ回
   路。
5. 【請求項５】請求項１において、 外部クロックを分周した分周クロックにより前記シフト
   レジスタが駆動され、前記シフトレジスタは、 前記分周クロックの立ち下がりエッジに同期して、最終
   段のレジスタが、格納された信号を出力する偶数サイク
   ル用シフトレジスタと、 前記分周クロックの立ち上がりエッジに同期して、最終
   段のレジスタが、格納された信号を出力する奇数サイク
   ル用シフトレジスタとを有し、 前記レイテンシコントロール回路は、前記分周クロック
   の立ち下がりエッジに同期して、前記内部動作コマンド
   信号を、前記偶数サイクル用シフトレジスタの前記レイ
   テンシに対応する位置のレジスタに格納させ、前記分周
   クロックの立ち上がりエッジに同期して、前記内部動作
   コマンド信号を、前記偶数サイクル用シフトレジスタの
   前記レイテンシに対応する位置のレジスタに格納させる
   ことを特徴とするスケジューラ回路。
6. 【請求項６】請求項５において、 更に、前記内部回路の動作に必要な制御データを保持す
   る制御データ保持回路を有し、前記レイテンシに対応す
   るクロック数後に前記制御データが前記内部回路に供給
   されることを特徴とするスケジューラ回路。
7. 【請求項７】請求項６において、 前記制御データ保持回路は、格納された前記制御データ
   を前記分周クロックに同期してシフト動作する制御デー
   タ用シフトレジスタを有し、前記レイテンシコントロー
   ル回路により選択された位置のレジスタに前記制御デー
   タが格納され、前記レイテンシに対応する分周クロック
   数後に、前記制御データが、前記制御データ用シフトレ
   ジスタの最終段から出力され、前記内部回路に供給さ
   れ、 更に、前記制御データ用シフトレジスタは、 前記分周クロックの立ち下がりエッジに同期して、最終
   段のレジスタが、格納された制御データを出力する偶数
   サイクル用シフトレジスタと、 前記分周クロックの立ち上がりエッジに同期して、最終
   段のレジスタが、格納された制御データを出力する奇数
   サイクル用シフトレジスタとを有し、 前記レイテンシコントロール回路は、前記分周クロック
   の立ち下がりエッジに同期して、前記制御データを、前
   記偶数サイクル用シフトレジスタの前記レイテンシに対
   応する位置のレジスタに格納させ、前記分周クロックの
   立ち上がりエッジに同期して、前記制御データを、前記
   偶数サイクル用シフトレジスタの前記レイテンシに対応
   する位置のレジスタに格納させることを特徴とするスケ
   ジューラ回路。
8. 【請求項８】請求項６において、 前記制御データ保持回路は、格納された前記制御データ
   を前記分周クロックに同期してシフト動作する制御デー
   タ用シフトレジスタを有し、前記レイテンシコントロー
   ル回路により選択された位置のレジスタに前記制御デー
   タが格納され、前記レイテンシに対応する分周クロック
   数後に、前記制御データが、前記制御データ用シフトレ
   ジスタの最終段から出力され、前記内部回路に供給さ
   れ、 更に、前記制御データ用シフトレジスタは、前記分周ク
   ロックの立ち下がりエッジに同期して格納された制御デ
   ータを出力する偶数側出力端子と、前記分周クロックの
   立ち上がりエッジに同期して、格納された制御データを
   出力する奇数側出力端子とを有することを特徴とするス
   ケジューラ回路。
9. 【請求項９】請求項１〜８のいずれかのスケジューラ回
   路を有するメモリ装置。
10. 【請求項１０】請求項９において、 更に、メモリセルアレイと、前記メモリセルアレイに対
    応するコラム系回路とを有し、 前記内部動作コマンド信号はコラムアクセス信号であ
    り、前記レイテンシはコマンド信号を供給されてから前
    記コラム系回路が動作開始するまでの遅延時間であり、
    前記シフトレジスタの最終段から出力されるコラムアク
    セス信号に応答して、前記コラム系回路が動作開始する
    ことを特徴とするメモリ装置。
11. 【請求項１１】外部クロックに同期してコマンドと共に
    ローアドレスとコラムアドレスとが供給されるメモリ装
    置において、 メモリセルアレイと、 前記メモリセルアレイに対応し、前記コラムアドレスに
    応答して動作するコラム系内部回路と、 前記コマンドが供給されてから該コマンドに対応するレ
    イテンシ後に、前記コラム系内部回路の動作を開始させ
    るコラムアクセス信号を、前記コラム系内部回路に供給
    するスケジューラ回路とを有するメモリ装置。
12. 【請求項１２】請求項１１において、 更に、内部動作についての初期値が格納されるモードレ
    ジスタを有し、 前記スケジューラ回路は、前記初期値に応じて前記レイ
    テンシを変更することを特徴とするメモリ装置。
13. 【請求項１３】請求項１１または１２において、 前記スケジューラ回路は、 前記コラムアクセス信号を格納し、該コラムアクセス信
    号をクロックに同期してシフト動作するシフトレジスタ
    と、 前記シフトレジスタの前記レイテンシに対応する位置の
    レジスタに前記コラムアクセス信号を格納させるレイテ
    ンシコントロール回路とを有し、 前記レイテンシに対応するクロック数後に前記シフトレ
    ジスタの最終段から出力されるコラムアクセス信号を、
    前記コラム系内部回路に供給することを特徴とするメモ
    リ装置。
14. 【請求項１４】外部クロックに同期してコマンド、バン
    クアドレス及びコラムアドレスとを有するリクエスト・
    パケット信号が供給されるメモリ装置において、 それぞれメモリセルアレイを有する複数のメモリバンク
    と、 前記メモリバンクそれぞれに対応し、前記コラムアドレ
    ス及びバンクアドレスに対応して動作し、前記バンクア
    ドレスに対応するメモリバンクへのアクセスを有効にす
    るコラム系内部回路と、 前記コマンドが供給されてから該コマンドに対応するレ
    イテンシ後に、前記コラム系内部回路の動作を開始させ
    るコラムアクセス信号を、前記バンクアドレス及びコラ
    ムアドレスと共に、前記コラム系内部回路に供給するス
    ケジューラ回路とを有し、 異なる前記バンクアドレスを有するリクエスト・パケッ
    ト信号に応答して、前記バンクアドレスに対応する異な
    るメモリバンクへのアクセスを可能にすることを特徴と
    するメモリ装置。