JPH0934784A - データ書込み回路、データ読出し回路及びデータ伝送装置 - Google Patents
データ書込み回路、データ読出し回路及びデータ伝送装置Info
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- JPH0934784A JPH0934784A JP7178898A JP17889895A JPH0934784A JP H0934784 A JPH0934784 A JP H0934784A JP 7178898 A JP7178898 A JP 7178898A JP 17889895 A JP17889895 A JP 17889895A JP H0934784 A JPH0934784 A JP H0934784A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
Abstract
(57)【要約】
【課題】 例えばコンピュータと外部記憶装置間の連続
した大容量のデータ列を高速にアクセスすることを可能
にする。 【解決手段】 ４つのメモリ１１Ａ〜１１Ｄに記憶され
るべき個々のデータが所定期間毎に順次供給され、か
つ、供給されたデータを所定期間保持する４つのバッフ
ァ２５Ａ〜２５Ｄと、各データの格納アドレスがそれぞ
れ所定期間毎にシフトして供給され、かつ、供給された
格納アドレスをその供給時点から所定の保持期間保持す
る４つのラッチ回路２４Ａ〜２４Ｄと、４つのメモリ１
１Ａ〜１１Ｄのうち、各バッファ２５Ａ〜２５Ｄに保持
されているデータが記憶されるべきメモリに対して書込
み用の活性化を行なう書込み用タイミング発生器１９
と、格納アドレスの供給があったラッチ回路に対応する
メモリに対して、その格納アドレスの供給時点から所定
期間経過後に読出し用の活性化を行なう読出し用タイミ
ング発生器２０とを具備して構成する。
した大容量のデータ列を高速にアクセスすることを可能
にする。 【解決手段】 ４つのメモリ１１Ａ〜１１Ｄに記憶され
るべき個々のデータが所定期間毎に順次供給され、か
つ、供給されたデータを所定期間保持する４つのバッフ
ァ２５Ａ〜２５Ｄと、各データの格納アドレスがそれぞ
れ所定期間毎にシフトして供給され、かつ、供給された
格納アドレスをその供給時点から所定の保持期間保持す
る４つのラッチ回路２４Ａ〜２４Ｄと、４つのメモリ１
１Ａ〜１１Ｄのうち、各バッファ２５Ａ〜２５Ｄに保持
されているデータが記憶されるべきメモリに対して書込
み用の活性化を行なう書込み用タイミング発生器１９
と、格納アドレスの供給があったラッチ回路に対応する
メモリに対して、その格納アドレスの供給時点から所定
期間経過後に読出し用の活性化を行なう読出し用タイミ
ング発生器２０とを具備して構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、データバスを通じ
て送出されるデータ列（連続した多数のデータで構成さ
れる）をデータ単位に分離してｎ個のメモリにそれぞれ
供給するデータ書込み回路と、ｎ個のメモリに記憶され
ているデータをシリーズに読み出して１つのデータ列と
してデータバスに供給するデータ読出し回路と、例えば
コンピュータと外部記憶装置間のデータのアクセスに用
いられるデータ伝送装置に関する。
て送出されるデータ列（連続した多数のデータで構成さ
れる）をデータ単位に分離してｎ個のメモリにそれぞれ
供給するデータ書込み回路と、ｎ個のメモリに記憶され
ているデータをシリーズに読み出して１つのデータ列と
してデータバスに供給するデータ読出し回路と、例えば
コンピュータと外部記憶装置間のデータのアクセスに用
いられるデータ伝送装置に関する。
【０００２】
【従来の技術】連続した多数のデータで構成される大容
量のデータ列を保持するメモリとしては、メモリセルの
構造が簡単で集積度を高くすることが容易なＤＲＡＭを
用いるのが一般的である。
量のデータ列を保持するメモリとしては、メモリセルの
構造が簡単で集積度を高くすることが容易なＤＲＡＭを
用いるのが一般的である。
【０００３】そして、このＤＲＡＭに対するアクセス方
式は、行列状に配列されたメモリセルの位置を指定する
２種のアドレス入力信号（行アドレス信号及び列アドレ
ス信号）を同一の入力ピンから時分割で入力する、とい
うアドレスマルチプレクス方式を採用している。
式は、行列状に配列されたメモリセルの位置を指定する
２種のアドレス入力信号（行アドレス信号及び列アドレ
ス信号）を同一の入力ピンから時分割で入力する、とい
うアドレスマルチプレクス方式を採用している。
【０００４】この方式は、具体的には、／ＲＡＳ（row
address strobe）及び／ＣＡＳ（column address strob
e ）と呼ばれる２種の外部クロック信号を用い、まず、
行アドレス入力信号を印加した後、／ＲＡＳを入力する
と、行アドレス入力信号が内部に取り込まれて、行アド
レスとしてラッチされ、次いで、列アドレス入力信号を
同一のアドレスピンに印加した後、／ＣＡＳを入力する
と、列アドレス入力信号が内部に取り込まれて、列アド
レスとしてラッチされる。そして、上記ラッチされた行
アドレス及び列アドレスに対応するメモリセルに対して
データの書込みあるいはデータの読出しが行なわれるこ
とになる。
address strobe）及び／ＣＡＳ（column address strob
e ）と呼ばれる２種の外部クロック信号を用い、まず、
行アドレス入力信号を印加した後、／ＲＡＳを入力する
と、行アドレス入力信号が内部に取り込まれて、行アド
レスとしてラッチされ、次いで、列アドレス入力信号を
同一のアドレスピンに印加した後、／ＣＡＳを入力する
と、列アドレス入力信号が内部に取り込まれて、列アド
レスとしてラッチされる。そして、上記ラッチされた行
アドレス及び列アドレスに対応するメモリセルに対して
データの書込みあるいはデータの読出しが行なわれるこ
とになる。
【０００５】この方式は、メモリのピン数を減らすこと
ができるため、パッケージの小型化及び実装密度の向上
に大きく寄与している。
ができるため、パッケージの小型化及び実装密度の向上
に大きく寄与している。
【０００６】ところで、上記ＤＲＡＭにおいては、ＤＲ
ＡＭそのもののアクセス速度が遅いため、例えばデータ
バス上で高速に転送されるデータを直接書き込んだり、
外部記憶装置から読み出されたデータを高速な転送レー
トによって支配されるデータバスに直接送出することが
できない。
ＡＭそのもののアクセス速度が遅いため、例えばデータ
バス上で高速に転送されるデータを直接書き込んだり、
外部記憶装置から読み出されたデータを高速な転送レー
トによって支配されるデータバスに直接送出することが
できない。
【０００７】そのため、例えばデータバスを通じてコン
ピュータとハードディスク装置間に接続されるディスク
キャッシュとしてＤＲＡＭを用いた場合、コンピュータ
とハードディスク装置との高速アクセスが実現できない
という問題がある。
ピュータとハードディスク装置間に接続されるディスク
キャッシュとしてＤＲＡＭを用いた場合、コンピュータ
とハードディスク装置との高速アクセスが実現できない
という問題がある。
【０００８】そこで、従来では、図８に示すように、デ
ータバスＤＢと低速大容量ＤＲＡＭ１０１との間に高速
アクセスが可能な小容量のＳＲＡＭ１０２をいわゆるキ
ャッシュメモリとして挿入接続し、このＳＲＡＭ１０２
にデータを一時退避させることで、見かけ上、高速なデ
ータのやりとりを可能にしている。
ータバスＤＢと低速大容量ＤＲＡＭ１０１との間に高速
アクセスが可能な小容量のＳＲＡＭ１０２をいわゆるキ
ャッシュメモリとして挿入接続し、このＳＲＡＭ１０２
にデータを一時退避させることで、見かけ上、高速なデ
ータのやりとりを可能にしている。
【０００９】
【発明が解決しようとする課題】しかしながら、高速ア
クセスが可能なＳＲＡＭ１０２は、高価で容量も限られ
るため、大容量のデータ列を連続して送ることは困難で
あった。
クセスが可能なＳＲＡＭ１０２は、高価で容量も限られ
るため、大容量のデータ列を連続して送ることは困難で
あった。
【００１０】従って、最近では、図９に示すように、例
えば上記ＤＲＡＭ１０１を４つのメモリ１０１Ａ〜１０
１Ｄに分け、これら４つのメモリ１０１Ａ〜１０１Ｄを
パラレル接続して構成されるデータ伝送装置をディスク
キャッシュとしてデータバスとハードディスク装置間に
挿入接続するようにした例が提案されている。この装置
は、データバスを通じて送出されるデータ列（連続した
多数のデータで構成される）をデータ単位に分離して４
つのメモリ１０１Ａ〜１０１Ｄにそれぞれ供給し、更に
４つのメモリ１０１Ａ〜１０１Ｄに記憶されているデー
タをシリーズに読み出して１つのデータ列としてデータ
バスに供給するものである。
えば上記ＤＲＡＭ１０１を４つのメモリ１０１Ａ〜１０
１Ｄに分け、これら４つのメモリ１０１Ａ〜１０１Ｄを
パラレル接続して構成されるデータ伝送装置をディスク
キャッシュとしてデータバスとハードディスク装置間に
挿入接続するようにした例が提案されている。この装置
は、データバスを通じて送出されるデータ列（連続した
多数のデータで構成される）をデータ単位に分離して４
つのメモリ１０１Ａ〜１０１Ｄにそれぞれ供給し、更に
４つのメモリ１０１Ａ〜１０１Ｄに記憶されているデー
タをシリーズに読み出して１つのデータ列としてデータ
バスに供給するものである。
【００１１】具体的に、上記ディスクキャッシュの構成
を説明すると、このディスクキャッシュは、上記４つの
メモリ１０１Ａ〜１０１Ｄに対応して設けられた４つの
データ取り込み用ラッチ回路（便宜的に第１〜第４のラ
ッチ回路１１１Ａ〜１１１Ｄと記す）と、各ラッチ回路
１１１Ａ〜１１１Ｄに対応して設けられた４つのデータ
書込み用ラッチ回路（便宜的に第５〜第８のラッチ回路
１１２Ａ〜１１２Ｄと記す）と、上記４つのメモリ１０
１Ａ〜１０１Ｄに対応して設けられた４つのデータ読出
し用ラッチ回路（便宜的に第９〜第１２のラッチ回路１
１３Ａ〜１１３Ｄと記す）と、４つの入力端子φ１〜φ
４と１つの出力端子を具備したマルチプレクサ１１４を
有して構成されている。
を説明すると、このディスクキャッシュは、上記４つの
メモリ１０１Ａ〜１０１Ｄに対応して設けられた４つの
データ取り込み用ラッチ回路（便宜的に第１〜第４のラ
ッチ回路１１１Ａ〜１１１Ｄと記す）と、各ラッチ回路
１１１Ａ〜１１１Ｄに対応して設けられた４つのデータ
書込み用ラッチ回路（便宜的に第５〜第８のラッチ回路
１１２Ａ〜１１２Ｄと記す）と、上記４つのメモリ１０
１Ａ〜１０１Ｄに対応して設けられた４つのデータ読出
し用ラッチ回路（便宜的に第９〜第１２のラッチ回路１
１３Ａ〜１１３Ｄと記す）と、４つの入力端子φ１〜φ
４と１つの出力端子を具備したマルチプレクサ１１４を
有して構成されている。
【００１２】そして、第１〜第４のラッチ回路１１１Ａ
〜１１１Ｄは、それぞれの入力端子がデータバスに接続
され、それぞれの出力端子が後段の対応する第５〜第８
のラッチ回路１１２Ａ〜１１２Ｄの入力端子に接続され
ている。上記第５〜第８のラッチ回路１１２Ａ〜１１２
Ｄは、対応する第１〜第４のメモリ１０１Ａ〜１０１Ｄ
と内部バスにて接続され、各メモリ１０１Ａ〜１０１Ｄ
は後段の対応する第９〜第１２のラッチ回路１１３Ａ〜
１１３Ｄと同一の内部バスにて接続されている。
〜１１１Ｄは、それぞれの入力端子がデータバスに接続
され、それぞれの出力端子が後段の対応する第５〜第８
のラッチ回路１１２Ａ〜１１２Ｄの入力端子に接続され
ている。上記第５〜第８のラッチ回路１１２Ａ〜１１２
Ｄは、対応する第１〜第４のメモリ１０１Ａ〜１０１Ｄ
と内部バスにて接続され、各メモリ１０１Ａ〜１０１Ｄ
は後段の対応する第９〜第１２のラッチ回路１１３Ａ〜
１１３Ｄと同一の内部バスにて接続されている。
【００１３】上記第９〜第１２のラッチ回路１１３Ａ〜
１１３Ｄは、マルチプレクサ１１４のそれぞれ対応する
入力端子φ１〜φ４に接続され、マルチプレクサ１１４
の出力端子はデータバスに接続されている。
１１３Ｄは、マルチプレクサ１１４のそれぞれ対応する
入力端子φ１〜φ４に接続され、マルチプレクサ１１４
の出力端子はデータバスに接続されている。
【００１４】また、このディスクキャッシュは、図示し
ないが基準クロック信号を発生するクロック発生回路か
らの上記基準クロック信号に基づいて、各ラッチ回路に
供給すべきタイミング信号と、各メモリに供給すべき外
部クロック信号を生成し、出力するタイミング発生回路
を有する。
ないが基準クロック信号を発生するクロック発生回路か
らの上記基準クロック信号に基づいて、各ラッチ回路に
供給すべきタイミング信号と、各メモリに供給すべき外
部クロック信号を生成し、出力するタイミング発生回路
を有する。
【００１５】このディスクキャッシュの動作を図１０の
タイミングチャートも参照しながら説明すると、まず、
データバスを通じてのデータ列の入力タイミングから所
定期間経過後、図１０の例では、第１番目のデータＤＡ
ＴＡ１の入力タイミングから所定期間経過後にタイミン
グ発生器からイネーブル信号が第１のラッチ回路１１１
Ａに入力され、これによってデータ列の第１番目のデー
タＤＡＴＡ１が第１のラッチ回路１１１Ａに入力され
る。第１のラッチ回路１１１Ａに入力された第１番目の
データＤＡＴＡ１は所定の保持期間（この例では、メモ
リのアクセス期間に相当する期間）、当該第１のラッチ
回路１１１Ａに保持される。
タイミングチャートも参照しながら説明すると、まず、
データバスを通じてのデータ列の入力タイミングから所
定期間経過後、図１０の例では、第１番目のデータＤＡ
ＴＡ１の入力タイミングから所定期間経過後にタイミン
グ発生器からイネーブル信号が第１のラッチ回路１１１
Ａに入力され、これによってデータ列の第１番目のデー
タＤＡＴＡ１が第１のラッチ回路１１１Ａに入力され
る。第１のラッチ回路１１１Ａに入力された第１番目の
データＤＡＴＡ１は所定の保持期間（この例では、メモ
リのアクセス期間に相当する期間）、当該第１のラッチ
回路１１１Ａに保持される。
【００１６】その後、データ列における第２番目のデー
タＤＡＴＡ２の入力タイミングから所定期間経過後にタ
イミング発生器からイネーブル信号が第２のラッチ回路
１１１Ｂに入力され、これによって上記第２番目のデー
タＤＡＴＡ２が第２のラッチ回路１１１Ｂに所定の保持
期間保持される。
タＤＡＴＡ２の入力タイミングから所定期間経過後にタ
イミング発生器からイネーブル信号が第２のラッチ回路
１１１Ｂに入力され、これによって上記第２番目のデー
タＤＡＴＡ２が第２のラッチ回路１１１Ｂに所定の保持
期間保持される。
【００１７】その後、データ列における第３番目のデー
タＤＡＴＡ３の入力タイミングから所定期間経過後にタ
イミング発生器からイネーブル信号が第３のラッチ回路
１１１Ｃに入力され、これによって上記第３番目のデー
タＤＡＴＡ３が第３のラッチ回路１１１Ｃに所定の保持
期間保持される。
タＤＡＴＡ３の入力タイミングから所定期間経過後にタ
イミング発生器からイネーブル信号が第３のラッチ回路
１１１Ｃに入力され、これによって上記第３番目のデー
タＤＡＴＡ３が第３のラッチ回路１１１Ｃに所定の保持
期間保持される。
【００１８】その後、データ列における第４番目のデー
タＤＡＴＡ４の入力タイミングから所定期間経過後にタ
イミング発生器からイネーブル信号が第４のラッチ回路
１１１Ｄに入力され、これによって上記第４番目のデー
タＤＡＴＡ４が第４のラッチ回路１１１Ｄに所定の保持
期間保持される。
タＤＡＴＡ４の入力タイミングから所定期間経過後にタ
イミング発生器からイネーブル信号が第４のラッチ回路
１１１Ｄに入力され、これによって上記第４番目のデー
タＤＡＴＡ４が第４のラッチ回路１１１Ｄに所定の保持
期間保持される。
【００１９】その後、データ列における第５番目のデー
タＤＡＴＡ５の入力タイミングから所定期間経過後にタ
イミング発生器からイネーブル信号が第５〜第８のラッ
チ回路に入力され、これによって第１〜第４のラッチ回
路１１１Ａ〜１１１Ｄにて保持されている第１番目〜第
４番目のデータＤＡＴＡ１〜ＤＡＴＡ４がそれぞれ対応
する第５〜第８のラッチ回路１１２Ａ〜１１２Ｄに入力
され、それぞれ所定の保持期間（この例では、メモリの
アクセス期間に相当する期間）保持される。
タＤＡＴＡ５の入力タイミングから所定期間経過後にタ
イミング発生器からイネーブル信号が第５〜第８のラッ
チ回路に入力され、これによって第１〜第４のラッチ回
路１１１Ａ〜１１１Ｄにて保持されている第１番目〜第
４番目のデータＤＡＴＡ１〜ＤＡＴＡ４がそれぞれ対応
する第５〜第８のラッチ回路１１２Ａ〜１１２Ｄに入力
され、それぞれ所定の保持期間（この例では、メモリの
アクセス期間に相当する期間）保持される。
【００２０】これによって、第１番目〜第４番目のデー
タＤＡＴＡ１〜ＤＡＴＡ４は、それぞれ位相が揃えら
れ、かつメモリのアクセス期間に相当する期間ほど引き
延ばされた状態で保持されることになる。このとき、タ
イミング発生器からのイネーブル信号が第１のラッチ回
路１１１Ａにも供給されるため、第１のラッチ回路１１
１Ａには、第５番目のデータＤＡＴＡ５が保持されるこ
とになる。また、この時点で第１〜第４のメモリ１０１
Ａ〜１０１Ｄに対してアドレス信号が印加される。
タＤＡＴＡ１〜ＤＡＴＡ４は、それぞれ位相が揃えら
れ、かつメモリのアクセス期間に相当する期間ほど引き
延ばされた状態で保持されることになる。このとき、タ
イミング発生器からのイネーブル信号が第１のラッチ回
路１１１Ａにも供給されるため、第１のラッチ回路１１
１Ａには、第５番目のデータＤＡＴＡ５が保持されるこ
とになる。また、この時点で第１〜第４のメモリ１０１
Ａ〜１０１Ｄに対してアドレス信号が印加される。
【００２１】第５〜第８のラッチ回路１１２Ａ〜１１２
Ｄにて保持されているデータは、タイミング発生器から
出力される書込みイネーブル信号の第１〜第４のメモリ
１０１Ａ〜１０１Ｄへの供給によって、第１〜第４のメ
モリ１０１Ａ〜１０１Ｄに取り込まれ、それぞれの記憶
領域中、印加されているアドレス信号が示すアドレスに
それぞれ記憶されることになる。つまり、データ列の第
１番目〜第４番目のデータＤＡＴＡ１〜ＤＡＴＡ４は、
それぞれ共通のタイミングでそれぞれ対応する第１〜第
４のメモリ１０１Ａ〜１０１Ｄに書き込まれることにな
る。
Ｄにて保持されているデータは、タイミング発生器から
出力される書込みイネーブル信号の第１〜第４のメモリ
１０１Ａ〜１０１Ｄへの供給によって、第１〜第４のメ
モリ１０１Ａ〜１０１Ｄに取り込まれ、それぞれの記憶
領域中、印加されているアドレス信号が示すアドレスに
それぞれ記憶されることになる。つまり、データ列の第
１番目〜第４番目のデータＤＡＴＡ１〜ＤＡＴＡ４は、
それぞれ共通のタイミングでそれぞれ対応する第１〜第
４のメモリ１０１Ａ〜１０１Ｄに書き込まれることにな
る。
【００２２】その後に供給されるデータ列の第５番目〜
第８番目のデータＤＡＴＡ５〜ＤＡＴＡ８も上記と同様
の動作が行なわれることによって、それぞれ共通のタイ
ミングでそれぞれ対応する第１〜第４のメモリ１０１Ａ
〜１０１Ｄに書き込まれることになる。なお、上記ディ
スクキャッシュにおけるデータの読出し動作について
は、その説明を省略する。
第８番目のデータＤＡＴＡ５〜ＤＡＴＡ８も上記と同様
の動作が行なわれることによって、それぞれ共通のタイ
ミングでそれぞれ対応する第１〜第４のメモリ１０１Ａ
〜１０１Ｄに書き込まれることになる。なお、上記ディ
スクキャッシュにおけるデータの読出し動作について
は、その説明を省略する。
【００２３】しかし、上記図９で示す従来のディスクキ
ャッシュにおいては、高速に送られてくる多数のデータ
を長い期間保持するためのデータ保持回路（第５のラッ
チ回路１１２Ａ〜第８のラッチ回路１１２Ｄ）を設ける
必要があり、回路構成の規模がかなり大きくなるという
問題がある。
ャッシュにおいては、高速に送られてくる多数のデータ
を長い期間保持するためのデータ保持回路（第５のラッ
チ回路１１２Ａ〜第８のラッチ回路１１２Ｄ）を設ける
必要があり、回路構成の規模がかなり大きくなるという
問題がある。
【００２４】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、高速かつ大容量のデー
タ列を連続してｎ個のメモリに書き込むことができるデ
ータ書込み回路を提供することにある。
ので、その目的とするところは、高速かつ大容量のデー
タ列を連続してｎ個のメモリに書き込むことができるデ
ータ書込み回路を提供することにある。
【００２５】また、本発明の他の目的は、ｎ個のメモリ
からデータを読み出して高速かつ連続した大容量のデー
タ列として後段の回路系に送出することができるデータ
読出し回路を提供することにある。
からデータを読み出して高速かつ連続した大容量のデー
タ列として後段の回路系に送出することができるデータ
読出し回路を提供することにある。
【００２６】また、本発明の他の目的は、例えばコンピ
ュータと外部記憶装置間の連続した大容量のデータ列を
高速にアクセスすることが可能となるデータ伝送装置を
提供することにある。
ュータと外部記憶装置間の連続した大容量のデータ列を
高速にアクセスすることが可能となるデータ伝送装置を
提供することにある。
【００２７】
【課題を解決するための手段】本発明に係るデータ書込
み回路は、ｎ個のデータ記憶手段と、上記ｎ個のデータ
記憶手段に対応して設けられ、上記各データ記憶手段に
記憶されるべき個々のデータが所定期間毎に順次供給さ
れ、かつ、供給されたデータを上記所定期間保持するｎ
個のデータ保持手段と、上記ｎ個のデータ記憶手段に対
応して設けられ、各データの格納アドレスを示すアドレ
ス情報がそれぞれ上記所定期間毎にシフトして供給さ
れ、かつ、供給されたアドレス情報をその供給時点から
所定のアドレス保持期間保持するｎ個のアドレス保持手
段と、上記ｎ個のデータ記憶手段のうち、上記各データ
保持手段に保持されているデータが記憶されるべきデー
タ記憶手段に対して書込み用の活性化を行なう書込み制
御回路とを具備し、１つのデータ保持手段におけるデー
タの保持期間を、当該データ保持手段に対応するアドレ
ス保持手段でのアドレス保持期間内に含まれるように
し、上記書込み用の活性化が行なわれた上記データ記憶
手段の記憶領域中、対応するアドレス保持手段に保持さ
れているアドレス情報が示す格納アドレスに、対応する
データ保持手段に保持されているデータを書き込むよう
に構成する。
み回路は、ｎ個のデータ記憶手段と、上記ｎ個のデータ
記憶手段に対応して設けられ、上記各データ記憶手段に
記憶されるべき個々のデータが所定期間毎に順次供給さ
れ、かつ、供給されたデータを上記所定期間保持するｎ
個のデータ保持手段と、上記ｎ個のデータ記憶手段に対
応して設けられ、各データの格納アドレスを示すアドレ
ス情報がそれぞれ上記所定期間毎にシフトして供給さ
れ、かつ、供給されたアドレス情報をその供給時点から
所定のアドレス保持期間保持するｎ個のアドレス保持手
段と、上記ｎ個のデータ記憶手段のうち、上記各データ
保持手段に保持されているデータが記憶されるべきデー
タ記憶手段に対して書込み用の活性化を行なう書込み制
御回路とを具備し、１つのデータ保持手段におけるデー
タの保持期間を、当該データ保持手段に対応するアドレ
ス保持手段でのアドレス保持期間内に含まれるように
し、上記書込み用の活性化が行なわれた上記データ記憶
手段の記憶領域中、対応するアドレス保持手段に保持さ
れているアドレス情報が示す格納アドレスに、対応する
データ保持手段に保持されているデータを書き込むよう
に構成する。
【００２８】これにより、まず、ｎ個のアドレス保持手
段に、各データ記憶手段にて記憶されるべきデータの格
納アドレスがそれぞれ所定期間毎にシフトして供給さ
れ、各アドレス保持手段は、供給されたアドレス情報を
それぞれの供給時点から所定のアドレス保持期間保持す
る。
段に、各データ記憶手段にて記憶されるべきデータの格
納アドレスがそれぞれ所定期間毎にシフトして供給さ
れ、各アドレス保持手段は、供給されたアドレス情報を
それぞれの供給時点から所定のアドレス保持期間保持す
る。
【００２９】一方、ｎ個のデータ保持手段には、各デー
タ記憶手段に記憶されるべき個々のデータが所定期間毎
に順次供給され、各データ保持手段に供給されたデータ
は、各データ保持手段にてそれぞれ上記所定期間保持さ
れる。
タ記憶手段に記憶されるべき個々のデータが所定期間毎
に順次供給され、各データ保持手段に供給されたデータ
は、各データ保持手段にてそれぞれ上記所定期間保持さ
れる。
【００３０】そして、ｎ個のデータ記憶手段のうち、上
記ｎ個のデータ保持手段にて保持されているデータが記
憶されるべきデータ記憶手段が、書込み制御回路にて書
込み用の活性化が行なわれる。この場合、１つのデータ
保持手段におけるデータの保持期間は、当該データ保持
手段に対応するアドレス保持手段でのアドレス保持期間
内に含まれていることから、当該データ記憶手段の書込
み用の活性化が行なわれた時点において、当該データ記
憶手段に対応するアドレス保持手段には、当該データ記
憶手段への格納アドレスが保持されてることになる。従
って、当該データ記憶手段は、書込み制御回路による活
性化によって、その記憶領域中、対応するアドレス保持
手段に保持されているアドレス情報が示す格納アドレス
に、対応するデータ保持手段に保持されているデータが
書き込まれることになる。
記ｎ個のデータ保持手段にて保持されているデータが記
憶されるべきデータ記憶手段が、書込み制御回路にて書
込み用の活性化が行なわれる。この場合、１つのデータ
保持手段におけるデータの保持期間は、当該データ保持
手段に対応するアドレス保持手段でのアドレス保持期間
内に含まれていることから、当該データ記憶手段の書込
み用の活性化が行なわれた時点において、当該データ記
憶手段に対応するアドレス保持手段には、当該データ記
憶手段への格納アドレスが保持されてることになる。従
って、当該データ記憶手段は、書込み制御回路による活
性化によって、その記憶領域中、対応するアドレス保持
手段に保持されているアドレス情報が示す格納アドレス
に、対応するデータ保持手段に保持されているデータが
書き込まれることになる。
【００３１】具体的に、順を追って説明すると、まず、
各アドレス保持手段についてみると、第１番目のアドレ
ス保持手段にアドレス情報が格納された時点から所定の
アドレス保持期間ほど、該アドレス情報が第１番目のア
ドレス保持手段にて保持される。上記第１番目のアドレ
ス保持手段への上記アドレス情報の供給時点から所定期
間経過後に今度は、第２番目のアドレス保持手段に上記
アドレス情報が供給され、該アドレス情報は、該第２番
目のアドレス保持手段において、所定のアドレス保持期
間ほど保持される。
各アドレス保持手段についてみると、第１番目のアドレ
ス保持手段にアドレス情報が格納された時点から所定の
アドレス保持期間ほど、該アドレス情報が第１番目のア
ドレス保持手段にて保持される。上記第１番目のアドレ
ス保持手段への上記アドレス情報の供給時点から所定期
間経過後に今度は、第２番目のアドレス保持手段に上記
アドレス情報が供給され、該アドレス情報は、該第２番
目のアドレス保持手段において、所定のアドレス保持期
間ほど保持される。
【００３２】以下、同様に（ｎ−１）番目のアドレス保
持手段への上記アドレス情報の供給時点から所定期間経
過後に、ｎ番目のアドレス保持手段に上記アドレス情報
が供給され、該アドレス情報は、ｎ番目のアドレス保持
手段において、所定のアドレス保持期間ほど保持され
る。
持手段への上記アドレス情報の供給時点から所定期間経
過後に、ｎ番目のアドレス保持手段に上記アドレス情報
が供給され、該アドレス情報は、ｎ番目のアドレス保持
手段において、所定のアドレス保持期間ほど保持され
る。
【００３３】一方、各データ保持手段においては、上記
第１番目のアドレス保持手段にてアドレス情報が保持さ
れている期間内の所定期間において、データ列における
第１番目のデータが保持され、上記所定期間の経過後
に、今度は各データ保持手段に第２番目のデータが保持
されることになる。このデータの保持期間は、第２番目
のアドレス保持手段でのアドレス保持期間に含まれる期
間であるため、この期間において、第２のアドレス保持
手段には、上記第１のアドレス保持手段に保持されてい
たアドレス情報が保持されていることになる。
第１番目のアドレス保持手段にてアドレス情報が保持さ
れている期間内の所定期間において、データ列における
第１番目のデータが保持され、上記所定期間の経過後
に、今度は各データ保持手段に第２番目のデータが保持
されることになる。このデータの保持期間は、第２番目
のアドレス保持手段でのアドレス保持期間に含まれる期
間であるため、この期間において、第２のアドレス保持
手段には、上記第１のアドレス保持手段に保持されてい
たアドレス情報が保持されていることになる。
【００３４】以下、同様に、各データ保持手段におい
て、第ｎ−１番目のアドレス保持手段にてアドレス情報
が保持されている期間内の所定期間において、データ列
における第ｎ−１番目のデータが保持され、上記所定期
間の経過後に、今度は各データ保持手段に第ｎ番目のデ
ータが保持されることになる。このデータの保持期間
は、第ｎ番目のアドレス保持手段でのアドレス保持期間
に含まれる期間であるため、この期間において、第ｎの
アドレス保持手段には、上記第ｎ−１のアドレス保持手
段に保持されていたアドレス情報が保持されていること
になる。
て、第ｎ−１番目のアドレス保持手段にてアドレス情報
が保持されている期間内の所定期間において、データ列
における第ｎ−１番目のデータが保持され、上記所定期
間の経過後に、今度は各データ保持手段に第ｎ番目のデ
ータが保持されることになる。このデータの保持期間
は、第ｎ番目のアドレス保持手段でのアドレス保持期間
に含まれる期間であるため、この期間において、第ｎの
アドレス保持手段には、上記第ｎ−１のアドレス保持手
段に保持されていたアドレス情報が保持されていること
になる。
【００３５】このことから、各データ保持手段において
第１番目のデータが保持されている期間において、書込
み制御回路にて第１番目のデータ記憶手段が活性化され
ることにより、当該第１のデータ記憶手段の記憶領域に
おける第１番目のアドレス保持手段にて保持されている
アドレス情報が示す格納アドレスに、第１番目のデータ
保持手段にて保持されている第１番目のデータが格納さ
れることになる。
第１番目のデータが保持されている期間において、書込
み制御回路にて第１番目のデータ記憶手段が活性化され
ることにより、当該第１のデータ記憶手段の記憶領域に
おける第１番目のアドレス保持手段にて保持されている
アドレス情報が示す格納アドレスに、第１番目のデータ
保持手段にて保持されている第１番目のデータが格納さ
れることになる。
【００３６】次に、各データ保持手段に第２番目のデー
タが保持されている期間において、今度は書込み制御回
路によって第２番目のデータ記憶手段が活性化されるた
め、当該第２のデータ記憶手段の記憶領域における第２
番目のアドレス保持手段にて保持されているアドレス情
報が示す格納アドレスに、第２番目のデータ保持手段に
て保持されている第２番目のデータが格納されることに
なる。
タが保持されている期間において、今度は書込み制御回
路によって第２番目のデータ記憶手段が活性化されるた
め、当該第２のデータ記憶手段の記憶領域における第２
番目のアドレス保持手段にて保持されているアドレス情
報が示す格納アドレスに、第２番目のデータ保持手段に
て保持されている第２番目のデータが格納されることに
なる。
【００３７】以下同様に、各データ保持手段に第ｎ番目
のデータが保持されている期間において、書込み制御回
路によって第ｎ番目のデータ記憶手段が活性化されるた
め、当該第ｎのデータ記憶手段の記憶領域における第ｎ
番目のアドレス保持手段にて保持されているアドレス情
報が示す格納アドレスに、第ｎ番目のデータ保持手段に
て保持されている第ｎ番目のデータが格納されることに
なる。
のデータが保持されている期間において、書込み制御回
路によって第ｎ番目のデータ記憶手段が活性化されるた
め、当該第ｎのデータ記憶手段の記憶領域における第ｎ
番目のアドレス保持手段にて保持されているアドレス情
報が示す格納アドレスに、第ｎ番目のデータ保持手段に
て保持されている第ｎ番目のデータが格納されることに
なる。
【００３８】上記の動作から、連続した大容量のデータ
列を構成する第１番目のデータ，第２番目のデータ・・
・・第ｎ番目のデータが所定期間毎に第１番目のデータ
記憶手段，第２のデータ記憶手段・・・・第ｎ番目のデ
ータ記憶手段にそれぞれ記憶されることになる。
列を構成する第１番目のデータ，第２番目のデータ・・
・・第ｎ番目のデータが所定期間毎に第１番目のデータ
記憶手段，第２のデータ記憶手段・・・・第ｎ番目のデ
ータ記憶手段にそれぞれ記憶されることになる。
【００３９】このように、各データ記憶手段に対するア
ドレス情報の供給期間（それぞれ対応するアドレス保持
手段でのアドレス情報の保持期間に相当する。）を各デ
ータ記憶手段に合わせて長い期間に設定したとしても、
各データ記憶手段に記憶されるデータの書込みタイミン
グを、各データ保持手段に供給されるタイミングと同じ
にすることが可能となり、高速に供給される連続した大
容量のデータ列を、時間軸を伸長することなく、それぞ
れデータ記憶手段にパラレルに供給することができる。
従って、高速に送られてくる多数のデータをデータ列の
最終点になるまで長い期間保持するためのデータ保持手
段を新たに設ける必要がなくなり、回路構成の簡略化を
実現させることができる。
ドレス情報の供給期間（それぞれ対応するアドレス保持
手段でのアドレス情報の保持期間に相当する。）を各デ
ータ記憶手段に合わせて長い期間に設定したとしても、
各データ記憶手段に記憶されるデータの書込みタイミン
グを、各データ保持手段に供給されるタイミングと同じ
にすることが可能となり、高速に供給される連続した大
容量のデータ列を、時間軸を伸長することなく、それぞ
れデータ記憶手段にパラレルに供給することができる。
従って、高速に送られてくる多数のデータをデータ列の
最終点になるまで長い期間保持するためのデータ保持手
段を新たに設ける必要がなくなり、回路構成の簡略化を
実現させることができる。
【００４０】また、本発明に係るデータ読出し回路は、
ｎ個のデータ記憶手段と、上記ｎ個のデータ記憶手段に
対応して設けられ、各データの格納アドレスを示すアド
レス情報がそれぞれ上記所定期間毎にシフトして供給さ
れ、かつ、供給されたアドレス情報をその供給時点から
所定のアドレス保持期間保持するｎ個のアドレス保持手
段と、アドレス情報の供給があったアドレス保持手段に
対応するデータ記憶手段に対して、そのアドレス情報の
供給時点から所定期間経過後に読出し用の活性化を行な
う読出し制御回路とを具備し、１つのデータ記憶装置に
対する読出し活性化期間を、当該データ記憶手段に対応
するアドレス保持手段でのアドレス保持期間内に含まれ
るようにし、上記読出し用の活性化が行なわれた上記デ
ータ記憶手段の記憶領域中、対応するアドレス保持手段
に保持されているアドレス情報が示す格納アドレスから
データを読み出すように構成する。
ｎ個のデータ記憶手段と、上記ｎ個のデータ記憶手段に
対応して設けられ、各データの格納アドレスを示すアド
レス情報がそれぞれ上記所定期間毎にシフトして供給さ
れ、かつ、供給されたアドレス情報をその供給時点から
所定のアドレス保持期間保持するｎ個のアドレス保持手
段と、アドレス情報の供給があったアドレス保持手段に
対応するデータ記憶手段に対して、そのアドレス情報の
供給時点から所定期間経過後に読出し用の活性化を行な
う読出し制御回路とを具備し、１つのデータ記憶装置に
対する読出し活性化期間を、当該データ記憶手段に対応
するアドレス保持手段でのアドレス保持期間内に含まれ
るようにし、上記読出し用の活性化が行なわれた上記デ
ータ記憶手段の記憶領域中、対応するアドレス保持手段
に保持されているアドレス情報が示す格納アドレスから
データを読み出すように構成する。
【００４１】これにより、まず、ｎ個のアドレス保持手
段に、各データ記憶手段に記憶されているデータの格納
アドレスがそれぞれ所定期間毎にシフトして供給され、
各アドレス保持手段は、供給されたアドレス情報をそれ
ぞれの供給時点から所定のアドレス保持期間保持する。
段に、各データ記憶手段に記憶されているデータの格納
アドレスがそれぞれ所定期間毎にシフトして供給され、
各アドレス保持手段は、供給されたアドレス情報をそれ
ぞれの供給時点から所定のアドレス保持期間保持する。
【００４２】そして、上記アドレス保持手段のうち、ア
ドレス情報の供給があったアドレス保持手段に対応する
データ記憶手段に対して、そのアドレス情報の供給時点
から所定の遅延期間経過後に、読出し制御回路によって
読出し用の活性化が行なわれる。この場合、１つのデー
タ記憶手段に対する読出し活性化の期間は、当該データ
記憶手段に対応するアドレス保持手段でのアドレス保持
期間内に含まれていることから、当該データ記憶手段の
読出し用の活性化が行なわれた時点において、当該デー
タ記憶手段に対応するアドレス保持手段には、当該デー
タ記憶手段から読み出すためのデータの格納アドレスが
保持されてることになる。従って、当該データ記憶手段
は、読出し制御回路による活性化によって、その記憶領
域中、対応するアドレス保持手段に保持されているアド
レス情報が示す格納アドレスからデータが読み出される
ことになる。
ドレス情報の供給があったアドレス保持手段に対応する
データ記憶手段に対して、そのアドレス情報の供給時点
から所定の遅延期間経過後に、読出し制御回路によって
読出し用の活性化が行なわれる。この場合、１つのデー
タ記憶手段に対する読出し活性化の期間は、当該データ
記憶手段に対応するアドレス保持手段でのアドレス保持
期間内に含まれていることから、当該データ記憶手段の
読出し用の活性化が行なわれた時点において、当該デー
タ記憶手段に対応するアドレス保持手段には、当該デー
タ記憶手段から読み出すためのデータの格納アドレスが
保持されてることになる。従って、当該データ記憶手段
は、読出し制御回路による活性化によって、その記憶領
域中、対応するアドレス保持手段に保持されているアド
レス情報が示す格納アドレスからデータが読み出される
ことになる。
【００４３】具体的に、順を追って説明すると、まず、
各アドレス保持手段についてみると、第１番目のアドレ
ス保持手段にアドレス情報が格納された時点から所定の
アドレス保持期間ほど、該アドレス情報が第１番目のア
ドレス保持手段にて保持される。上記第１番目のアドレ
ス保持手段への上記アドレス情報の供給時点から所定期
間経過後に今度は、第２番目のアドレス保持手段に上記
アドレス情報が供給され、該アドレス情報は、該第２番
目のアドレス保持手段において、所定のアドレス保持期
間ほど保持される。
各アドレス保持手段についてみると、第１番目のアドレ
ス保持手段にアドレス情報が格納された時点から所定の
アドレス保持期間ほど、該アドレス情報が第１番目のア
ドレス保持手段にて保持される。上記第１番目のアドレ
ス保持手段への上記アドレス情報の供給時点から所定期
間経過後に今度は、第２番目のアドレス保持手段に上記
アドレス情報が供給され、該アドレス情報は、該第２番
目のアドレス保持手段において、所定のアドレス保持期
間ほど保持される。
【００４４】以下、同様に（ｎ−１）番目のアドレス保
持手段への上記アドレス情報の供給時点から所定期間経
過後に、ｎ番目のアドレス保持手段に上記アドレス情報
が供給され、該アドレス情報は、ｎ番目のアドレス保持
手段において、所定のアドレス保持期間ほど保持され
る。
持手段への上記アドレス情報の供給時点から所定期間経
過後に、ｎ番目のアドレス保持手段に上記アドレス情報
が供給され、該アドレス情報は、ｎ番目のアドレス保持
手段において、所定のアドレス保持期間ほど保持され
る。
【００４５】そして、第１番目のアドレス保持手段にア
ドレス情報が供給された時点から所定の遅延期間経過後
に、読出し制御回路によって第１番目のデータ記憶手段
が読出し活性化され、これにより、当該第１番目のデー
タ記憶手段における上記第１番目のアドレス保持手段に
て保持されているアドレス情報が示す格納アドレスから
データが読み出されることになる。
ドレス情報が供給された時点から所定の遅延期間経過後
に、読出し制御回路によって第１番目のデータ記憶手段
が読出し活性化され、これにより、当該第１番目のデー
タ記憶手段における上記第１番目のアドレス保持手段に
て保持されているアドレス情報が示す格納アドレスから
データが読み出されることになる。
【００４６】上記第１番目のアドレス保持手段にアドレ
ス情報が供給された時点から所定期間経過後に第２番目
のアドレス保持手段に上記アドレス情報が供給され、こ
の供給時点から所定の遅延期間経過後に、読出し制御回
路によって今度は第２番目のデータ記憶手段が読出し活
性化され、これにより、当該第２番目のデータ記憶手段
における上記第２番目のアドレス保持手段にて保持され
ているアドレス情報が示す格納アドレスからデータが読
み出されることになる。このデータの読出し開始時点
は、上記第１番目のデータ記憶手段からのデータの読出
し開始時点から所定期間経過した時点である。
ス情報が供給された時点から所定期間経過後に第２番目
のアドレス保持手段に上記アドレス情報が供給され、こ
の供給時点から所定の遅延期間経過後に、読出し制御回
路によって今度は第２番目のデータ記憶手段が読出し活
性化され、これにより、当該第２番目のデータ記憶手段
における上記第２番目のアドレス保持手段にて保持され
ているアドレス情報が示す格納アドレスからデータが読
み出されることになる。このデータの読出し開始時点
は、上記第１番目のデータ記憶手段からのデータの読出
し開始時点から所定期間経過した時点である。
【００４７】以下同様に、上記第ｎ−１番目のアドレス
保持手段にアドレス情報が供給された時点から所定期間
経過後に第ｎ番目のアドレス保持手段に上記アドレス情
報が供給され、この供給時点から所定の遅延期間経過後
に、読出し制御回路によって今度は第ｎ番目のデータ記
憶手段が読出し活性化され、これにより、当該第ｎ番目
のデータ記憶手段における上記第ｎ番目のアドレス保持
手段にて保持されているアドレス情報が示す格納アドレ
スからデータが読み出されることになる。
保持手段にアドレス情報が供給された時点から所定期間
経過後に第ｎ番目のアドレス保持手段に上記アドレス情
報が供給され、この供給時点から所定の遅延期間経過後
に、読出し制御回路によって今度は第ｎ番目のデータ記
憶手段が読出し活性化され、これにより、当該第ｎ番目
のデータ記憶手段における上記第ｎ番目のアドレス保持
手段にて保持されているアドレス情報が示す格納アドレ
スからデータが読み出されることになる。
【００４８】この場合、読出し制御回路での各データ記
憶手段に対する読出し活性化期間を上記所定期間（各ア
ドレス保持手段に対するアドレス情報のシフト期間）と
同じにすれば、第１番目のデータ記憶手段，第２番目の
データ記憶手段・・・・第ｎ番目のデータ記憶手段から
上記所定期間毎に第１番目のデータ，第２番目のデータ
・・・・第ｎ番目のデータがそれぞれ読み出され、結果
的に第１番目のデータ，第２番目のデータ・・・・第ｎ
番目のデータが連続した大容量のデータ列が読み出され
ることと等価になる。
憶手段に対する読出し活性化期間を上記所定期間（各ア
ドレス保持手段に対するアドレス情報のシフト期間）と
同じにすれば、第１番目のデータ記憶手段，第２番目の
データ記憶手段・・・・第ｎ番目のデータ記憶手段から
上記所定期間毎に第１番目のデータ，第２番目のデータ
・・・・第ｎ番目のデータがそれぞれ読み出され、結果
的に第１番目のデータ，第２番目のデータ・・・・第ｎ
番目のデータが連続した大容量のデータ列が読み出され
ることと等価になる。
【００４９】このように、各データ記憶手段に対するア
ドレス情報の供給期間（それぞれ対応するアドレス保持
手段でのアドレス情報の保持期間に相当する。）を各デ
ータ記憶手段に合わせて長い期間に設定したとしても、
各データ記憶手段からのデータの読出しタイミングを、
上記アドレス情報の供給期間よりも短くすることが可能
となり、連続した大容量のデータ列を、時間軸を伸長す
ることなく、高速に送出することができる。従って、各
データ記憶手段から読み出されたデータを、データ列の
最終点となるまで保持して、その後に高速に送出すると
いうデータ保持手段及びデータ送出手段を新たに設ける
必要がなくなり、回路構成の簡略化を実現させることが
できる。
ドレス情報の供給期間（それぞれ対応するアドレス保持
手段でのアドレス情報の保持期間に相当する。）を各デ
ータ記憶手段に合わせて長い期間に設定したとしても、
各データ記憶手段からのデータの読出しタイミングを、
上記アドレス情報の供給期間よりも短くすることが可能
となり、連続した大容量のデータ列を、時間軸を伸長す
ることなく、高速に送出することができる。従って、各
データ記憶手段から読み出されたデータを、データ列の
最終点となるまで保持して、その後に高速に送出すると
いうデータ保持手段及びデータ送出手段を新たに設ける
必要がなくなり、回路構成の簡略化を実現させることが
できる。
【００５０】また、本発明に係るデータ伝送装置は、ｎ
個のデータ記憶手段と、上記ｎ個のデータ記憶手段に対
応して設けられ、上記各データ記憶手段に記憶されるべ
き個々のデータが所定期間毎に順次供給され、かつ、供
給されたデータを上記所定期間保持するｎ個のデータ保
持手段と、上記ｎ個のデータ記憶手段に対応して設けら
れ、各データの格納アドレスを示すアドレス情報がそれ
ぞれ上記所定期間毎にシフトして供給され、かつ、供給
されたアドレス情報をその供給時点から所定のアドレス
保持期間保持するｎ個のアドレス保持手段と、上記ｎ個
のデータ記憶手段のうち、上記各データ保持手段に保持
されているデータが記憶されるべきデータ記憶手段に対
して書込み用の活性化を行なう書込み制御回路と、アド
レス情報の供給があったアドレス保持手段に対応するデ
ータ記憶手段に対して、そのアドレス情報の供給時点か
ら所定期間経過後に読出し用の活性化を行なう読出し制
御回路とを具備し、１つのデータ保持手段におけるデー
タの保持期間を、当該データ保持手段に対応するアドレ
ス保持手段でのアドレス保持期間内に含まれるように
し、上記書込み用の活性化が行なわれた上記データ記憶
手段は、その記憶領域中、対応するアドレス保持手段に
保持されているアドレス情報が示す格納アドレスに、対
応するデータ保持手段に保持されているデータを書き込
み、１つのデータ記憶装置に対する読出し活性化期間
を、当該データ記憶手段に対応するアドレス保持手段で
のアドレス保持期間内に含まれるようにし、上記読出し
用の活性化が行なわれた上記データ記憶手段の記憶領域
中、対応するアドレス保持手段に保持されているアドレ
ス情報が示す格納アドレスからデータを読み出すように
構成する。
個のデータ記憶手段と、上記ｎ個のデータ記憶手段に対
応して設けられ、上記各データ記憶手段に記憶されるべ
き個々のデータが所定期間毎に順次供給され、かつ、供
給されたデータを上記所定期間保持するｎ個のデータ保
持手段と、上記ｎ個のデータ記憶手段に対応して設けら
れ、各データの格納アドレスを示すアドレス情報がそれ
ぞれ上記所定期間毎にシフトして供給され、かつ、供給
されたアドレス情報をその供給時点から所定のアドレス
保持期間保持するｎ個のアドレス保持手段と、上記ｎ個
のデータ記憶手段のうち、上記各データ保持手段に保持
されているデータが記憶されるべきデータ記憶手段に対
して書込み用の活性化を行なう書込み制御回路と、アド
レス情報の供給があったアドレス保持手段に対応するデ
ータ記憶手段に対して、そのアドレス情報の供給時点か
ら所定期間経過後に読出し用の活性化を行なう読出し制
御回路とを具備し、１つのデータ保持手段におけるデー
タの保持期間を、当該データ保持手段に対応するアドレ
ス保持手段でのアドレス保持期間内に含まれるように
し、上記書込み用の活性化が行なわれた上記データ記憶
手段は、その記憶領域中、対応するアドレス保持手段に
保持されているアドレス情報が示す格納アドレスに、対
応するデータ保持手段に保持されているデータを書き込
み、１つのデータ記憶装置に対する読出し活性化期間
を、当該データ記憶手段に対応するアドレス保持手段で
のアドレス保持期間内に含まれるようにし、上記読出し
用の活性化が行なわれた上記データ記憶手段の記憶領域
中、対応するアドレス保持手段に保持されているアドレ
ス情報が示す格納アドレスからデータを読み出すように
構成する。
【００５１】これにより、まず、データの書込み動作に
ついて説明すると、ｎ個のアドレス保持手段に、各デー
タ記憶手段にて記憶されるべきデータの格納アドレスが
それぞれ所定期間毎にシフトして供給され、各アドレス
保持手段は、供給されたアドレス情報をそれぞれの供給
時点から所定のアドレス保持期間保持する。
ついて説明すると、ｎ個のアドレス保持手段に、各デー
タ記憶手段にて記憶されるべきデータの格納アドレスが
それぞれ所定期間毎にシフトして供給され、各アドレス
保持手段は、供給されたアドレス情報をそれぞれの供給
時点から所定のアドレス保持期間保持する。
【００５２】一方、ｎ個のデータ保持手段には、各デー
タ記憶手段に記憶されるべき個々のデータが所定期間毎
に順次供給され、各データ保持手段に供給されたデータ
は、各データ保持手段にてそれぞれ上記所定期間保持さ
れる。
タ記憶手段に記憶されるべき個々のデータが所定期間毎
に順次供給され、各データ保持手段に供給されたデータ
は、各データ保持手段にてそれぞれ上記所定期間保持さ
れる。
【００５３】そして、ｎ個のデータ記憶手段のうち、上
記ｎ個のデータ保持手段にて保持されているデータが記
憶されるべきデータ記憶手段が、書込み制御回路にて書
込み用の活性化が行なわれる。この場合、１つのデータ
保持手段におけるデータの保持期間は、当該データ保持
手段に対応するアドレス保持手段でのアドレス保持期間
内に含まれていることから、当該データ記憶手段の書込
み用の活性化が行なわれた時点において、当該データ記
憶手段に対応するアドレス保持手段には、当該データ記
憶手段への格納アドレスが保持されてることになる。従
って、当該データ記憶手段は、書込み制御回路による活
性化によって、その記憶領域中、対応するアドレス保持
手段に保持されているアドレス情報が示す格納アドレス
に、対応するデータ保持手段に保持されているデータが
書き込まれることになる。
記ｎ個のデータ保持手段にて保持されているデータが記
憶されるべきデータ記憶手段が、書込み制御回路にて書
込み用の活性化が行なわれる。この場合、１つのデータ
保持手段におけるデータの保持期間は、当該データ保持
手段に対応するアドレス保持手段でのアドレス保持期間
内に含まれていることから、当該データ記憶手段の書込
み用の活性化が行なわれた時点において、当該データ記
憶手段に対応するアドレス保持手段には、当該データ記
憶手段への格納アドレスが保持されてることになる。従
って、当該データ記憶手段は、書込み制御回路による活
性化によって、その記憶領域中、対応するアドレス保持
手段に保持されているアドレス情報が示す格納アドレス
に、対応するデータ保持手段に保持されているデータが
書き込まれることになる。
【００５４】次に、データの読出し動作について説明す
ると、ｎ個のアドレス保持手段に、各データ記憶手段に
記憶されているデータの格納アドレスがそれぞれ所定期
間毎にシフトして供給され、各アドレス保持手段は、供
給されたアドレス情報をそれぞれの供給時点から所定の
アドレス保持期間保持する。
ると、ｎ個のアドレス保持手段に、各データ記憶手段に
記憶されているデータの格納アドレスがそれぞれ所定期
間毎にシフトして供給され、各アドレス保持手段は、供
給されたアドレス情報をそれぞれの供給時点から所定の
アドレス保持期間保持する。
【００５５】そして、上記アドレス保持手段のうち、ア
ドレス情報の供給があったアドレス保持手段に対応する
データ記憶手段に対して、そのアドレス情報の供給時点
から所定の遅延期間経過後に、読出し制御回路によって
読出し用の活性化が行なわれる。この場合、１つのデー
タ記憶手段に対する読出し活性化の期間は、当該データ
記憶手段に対応するアドレス保持手段でのアドレス保持
期間内に含まれていることから、当該データ記憶手段の
読出し用の活性化が行なわれた時点において、当該デー
タ記憶手段に対応するアドレス保持手段には、当該デー
タ記憶手段から読み出すためのデータの格納アドレスが
保持されてることになる。従って、当該データ記憶手段
は、読出し制御回路による活性化によって、その記憶領
域中、対応するアドレス保持手段に保持されているアド
レス情報が示す格納アドレスからデータが読み出される
ことになる。
ドレス情報の供給があったアドレス保持手段に対応する
データ記憶手段に対して、そのアドレス情報の供給時点
から所定の遅延期間経過後に、読出し制御回路によって
読出し用の活性化が行なわれる。この場合、１つのデー
タ記憶手段に対する読出し活性化の期間は、当該データ
記憶手段に対応するアドレス保持手段でのアドレス保持
期間内に含まれていることから、当該データ記憶手段の
読出し用の活性化が行なわれた時点において、当該デー
タ記憶手段に対応するアドレス保持手段には、当該デー
タ記憶手段から読み出すためのデータの格納アドレスが
保持されてることになる。従って、当該データ記憶手段
は、読出し制御回路による活性化によって、その記憶領
域中、対応するアドレス保持手段に保持されているアド
レス情報が示す格納アドレスからデータが読み出される
ことになる。
【００５６】このように、データの書込み動作において
は、各データ記憶手段に対するアドレス情報の供給期間
（それぞれ対応するアドレス保持手段でのアドレス情報
の保持期間に相当する。）を各データ記憶手段に合わせ
て長い期間に設定したとしても、各データ記憶手段に記
憶されるデータの書込みタイミングを、各データ保持手
段に供給されるタイミングと同じにすることが可能とな
り、高速に供給される連続した大容量のデータ列を、時
間軸を伸長することなく、それぞれデータ記憶手段にパ
ラレルに供給することができる。従って、高速に送られ
てくる多数のデータをデータ列の最終点になるまで長い
期間保持するためのデータ保持手段を新たに設ける必要
がなくなる。
は、各データ記憶手段に対するアドレス情報の供給期間
（それぞれ対応するアドレス保持手段でのアドレス情報
の保持期間に相当する。）を各データ記憶手段に合わせ
て長い期間に設定したとしても、各データ記憶手段に記
憶されるデータの書込みタイミングを、各データ保持手
段に供給されるタイミングと同じにすることが可能とな
り、高速に供給される連続した大容量のデータ列を、時
間軸を伸長することなく、それぞれデータ記憶手段にパ
ラレルに供給することができる。従って、高速に送られ
てくる多数のデータをデータ列の最終点になるまで長い
期間保持するためのデータ保持手段を新たに設ける必要
がなくなる。
【００５７】一方、データの読出し動作においては、各
データ記憶手段に対するアドレス情報の供給期間（それ
ぞれ対応するアドレス保持手段でのアドレス情報の保持
期間に相当する。）を各データ記憶手段に合わせて長い
期間に設定したとしても、各データ記憶手段からのデー
タの読出しタイミングを、上記アドレス情報の供給期間
よりも短くすることが可能となり、連続した大容量のデ
ータ列を、時間軸を伸長することなく、高速に送出する
ことができる。従って、各データ記憶手段から読み出さ
れたデータを、データ列の最終点となるまで保持して、
その後に高速に送出するというデータ保持手段及びデー
タ送出手段を新たに設ける必要がなくなる。
データ記憶手段に対するアドレス情報の供給期間（それ
ぞれ対応するアドレス保持手段でのアドレス情報の保持
期間に相当する。）を各データ記憶手段に合わせて長い
期間に設定したとしても、各データ記憶手段からのデー
タの読出しタイミングを、上記アドレス情報の供給期間
よりも短くすることが可能となり、連続した大容量のデ
ータ列を、時間軸を伸長することなく、高速に送出する
ことができる。従って、各データ記憶手段から読み出さ
れたデータを、データ列の最終点となるまで保持して、
その後に高速に送出するというデータ保持手段及びデー
タ送出手段を新たに設ける必要がなくなる。
【００５８】
【発明の実施の形態】以下、本発明に係るデータ書込み
回路及びデータ読出し回路が組み合わされて構成された
データ伝送装置をディスクキャッシュに適用した２つの
実施の形態（以下、単に第１の実施の形態に係るディス
クキャッシュ及び第２の実施の形態に係るディスクキャ
ッシュと記す）を図１〜図７を参照しながら説明する。
回路及びデータ読出し回路が組み合わされて構成された
データ伝送装置をディスクキャッシュに適用した２つの
実施の形態（以下、単に第１の実施の形態に係るディス
クキャッシュ及び第２の実施の形態に係るディスクキャ
ッシュと記す）を図１〜図７を参照しながら説明する。
【００５９】これら第１の実施の形態及び第２の実施の
形態に係るディスクキャッシュは、例えば、図１に示す
ように、デジタルレコーダ装置に組み込まれて使用され
るものである。
形態に係るディスクキャッシュは、例えば、図１に示す
ように、デジタルレコーダ装置に組み込まれて使用され
るものである。
【００６０】このデジタルレコーダ装置は、図１に示す
ように、その内部に、マイク１を通して入力される音声
信号をデジタルの音声データに変換するＡ／Ｄ変換器２
と、このＡ／Ｄ変換器２からの音声データにエラー訂正
符号等を付加するなどの各種信号処理を行なう信号処理
装置３と、内蔵された例えば磁気ディスクあるいは光磁
気ディスク等の記録媒体に対して音声データの記録又は
再生を行なうハードディスク装置４と、上記信号処理装
置３からの音声データをアナログの音声信号に変換して
外部に接続されたスピーカ５に出力するＤ／Ａ変換器６
と、これら各種回路での信号処理に係るタイミングをと
るための基準クロックを発生するクロック発生器７を有
して構成されている。
ように、その内部に、マイク１を通して入力される音声
信号をデジタルの音声データに変換するＡ／Ｄ変換器２
と、このＡ／Ｄ変換器２からの音声データにエラー訂正
符号等を付加するなどの各種信号処理を行なう信号処理
装置３と、内蔵された例えば磁気ディスクあるいは光磁
気ディスク等の記録媒体に対して音声データの記録又は
再生を行なうハードディスク装置４と、上記信号処理装
置３からの音声データをアナログの音声信号に変換して
外部に接続されたスピーカ５に出力するＤ／Ａ変換器６
と、これら各種回路での信号処理に係るタイミングをと
るための基準クロックを発生するクロック発生器７を有
して構成されている。
【００６１】そして、この実施の形態に係るディスクキ
ャッシュ８は、上記信号処理装置３とハードディスク装
置４間にデータバスを通じて接続される。また、信号処
理装置３とディスクキャッシュ８間には制御バスが接続
され、この制御バスを通じて信号処理装置からディスク
キャッシュ８にデータの書込み要求信号及びデータの読
出し要求が出力される。
ャッシュ８は、上記信号処理装置３とハードディスク装
置４間にデータバスを通じて接続される。また、信号処
理装置３とディスクキャッシュ８間には制御バスが接続
され、この制御バスを通じて信号処理装置からディスク
キャッシュ８にデータの書込み要求信号及びデータの読
出し要求が出力される。
【００６２】上記信号処理装置３は、特に、データ列の
書込み時において、データの書込み要求信号の出力時点
から一定期間経過後にデータ列を送出するという動作を
行なう。このタイミングは、クロック発生器７からの基
準クロックの計数に基づいて行なわれる。従って、例え
ば図３に示すように、データの書込み要求信号の出力か
ら一定期間Ｔａ経過後に信号処理装置からデータ列がデ
ータバスを通じて出力されることになる。
書込み時において、データの書込み要求信号の出力時点
から一定期間経過後にデータ列を送出するという動作を
行なう。このタイミングは、クロック発生器７からの基
準クロックの計数に基づいて行なわれる。従って、例え
ば図３に示すように、データの書込み要求信号の出力か
ら一定期間Ｔａ経過後に信号処理装置からデータ列がデ
ータバスを通じて出力されることになる。
【００６３】ここで、本実施の形態に係るディスクキャ
ッシュ８を概略的に説明すると、メモリのアクセス速度
がデータバス上でのデータの転送速度よりも遅い場合、
複数のメモリをパラレル接続することで、アクセス速度
を補うというものである。特に、メモリへのデータの書
込み動作において、メモリのアクセス時間のすべてにわ
たって、書込みデータを保持する必要はなく、必要なタ
イミングの前後にだけ、書込みデータを保持すればよい
という点に着目している。
ッシュ８を概略的に説明すると、メモリのアクセス速度
がデータバス上でのデータの転送速度よりも遅い場合、
複数のメモリをパラレル接続することで、アクセス速度
を補うというものである。特に、メモリへのデータの書
込み動作において、メモリのアクセス時間のすべてにわ
たって、書込みデータを保持する必要はなく、必要なタ
イミングの前後にだけ、書込みデータを保持すればよい
という点に着目している。
【００６４】そして、後で詳述するが、メモリの構成
は、そのアクセス速度とデータの転送速度の比によっ
て、パラレル接続するようにしているが、それぞれのア
クセスタイミングをずらすことによって、データを保持
しておくためのラッチ（例えば図９で示す従来の第５の
ラッチ回路〜第８のラッチ回路１１２Ａ〜１１２Ｄに相
当する回路など）を排除している。
は、そのアクセス速度とデータの転送速度の比によっ
て、パラレル接続するようにしているが、それぞれのア
クセスタイミングをずらすことによって、データを保持
しておくためのラッチ（例えば図９で示す従来の第５の
ラッチ回路〜第８のラッチ回路１１２Ａ〜１１２Ｄに相
当する回路など）を排除している。
【００６５】次に、本実施の形態に係るディスクキャッ
シュ８の具体的な構成について説明する。まず、第１の
実施の形態に係るディスクキャッシュ８は、図２に示す
ように、データ記憶部１１と、アドレス保持部１２と、
データ保持部１３と、マルチプレクサ１４と、タイミン
グ発生部１５とを有して構成されている。
シュ８の具体的な構成について説明する。まず、第１の
実施の形態に係るディスクキャッシュ８は、図２に示す
ように、データ記憶部１１と、アドレス保持部１２と、
データ保持部１３と、マルチプレクサ１４と、タイミン
グ発生部１５とを有して構成されている。
【００６６】データ記憶部１１は、複数のメモリ１１Ａ
〜１１Ｄを有して構成されている。メモリ１１Ａ〜１１
Ｄの個数は、各メモリ１１Ａ〜１１Ｄのアクセス速度と
データバス上でのデータの転送速度の比によって、パラ
レル接続されるものであり、この実施の形態において
は、各メモリ１１Ａ〜１１Ｄのアクセス速度が、上記デ
ータの転送速度の約１／４の速度となっているため、４
つのメモリ１１Ａ〜１１Ｄがパラレル接続されてデータ
記憶部１１が構成されている。なお、各メモリ１１Ａ〜
１１Ｄは一般的な構成（例えばＤＲＡＭやＳＲＡＭ等の
ような具体的なメモリを含む上位概念的なメモリを指
す。）にて構成されている。
〜１１Ｄを有して構成されている。メモリ１１Ａ〜１１
Ｄの個数は、各メモリ１１Ａ〜１１Ｄのアクセス速度と
データバス上でのデータの転送速度の比によって、パラ
レル接続されるものであり、この実施の形態において
は、各メモリ１１Ａ〜１１Ｄのアクセス速度が、上記デ
ータの転送速度の約１／４の速度となっているため、４
つのメモリ１１Ａ〜１１Ｄがパラレル接続されてデータ
記憶部１１が構成されている。なお、各メモリ１１Ａ〜
１１Ｄは一般的な構成（例えばＤＲＡＭやＳＲＡＭ等の
ような具体的なメモリを含む上位概念的なメモリを指
す。）にて構成されている。
【００６７】タイミング発生部１５は、信号処理装置３
（図１参照）からの書込み要求信号Ｓｗの入力に基づい
てクロック発生器７（図１参照）からの基準クロックＣ
ＬＫの入力を許可する書込み用ゲート回路１６Ａと、信
号処理装置３からの読出し要求信号Ｓｒの入力に基づい
て上記クロック発生器７からの基準クロックＣＬＫの入
力を許可する読出し用ゲート回路１６Ｂと、各種タイミ
ング発生器を有して構成されている。
（図１参照）からの書込み要求信号Ｓｗの入力に基づい
てクロック発生器７（図１参照）からの基準クロックＣ
ＬＫの入力を許可する書込み用ゲート回路１６Ａと、信
号処理装置３からの読出し要求信号Ｓｒの入力に基づい
て上記クロック発生器７からの基準クロックＣＬＫの入
力を許可する読出し用ゲート回路１６Ｂと、各種タイミ
ング発生器を有して構成されている。
【００６８】各種タイミング発生器は、書込み用ゲート
回路１６Ａ又は読出し用ゲート回路１６Ｂからの基準ク
ロックＣＬＫの入力を計数し、第１の所定クロック数を
計数した段階で後述するアドレス発生部１２に更新信号
Ｓａを出力するアドレス用タイミング発生器１７と、書
込み用ゲート回路１６Ａ又は読出し用ゲート回路１６Ｂ
からの基準クロックＣＬＫの入力を計数し、データの転
送速度に相当するクロック数を計数する毎に順番に第１
〜第４のイネーブル信号Ｓｂ１〜Ｓｂ４（それぞれ転送
速度に相当する期間ほど位相がずれたパルス信号となっ
ている）を出力する第１のシフト用タイミング発生器１
８を有する。
回路１６Ａ又は読出し用ゲート回路１６Ｂからの基準ク
ロックＣＬＫの入力を計数し、第１の所定クロック数を
計数した段階で後述するアドレス発生部１２に更新信号
Ｓａを出力するアドレス用タイミング発生器１７と、書
込み用ゲート回路１６Ａ又は読出し用ゲート回路１６Ｂ
からの基準クロックＣＬＫの入力を計数し、データの転
送速度に相当するクロック数を計数する毎に順番に第１
〜第４のイネーブル信号Ｓｂ１〜Ｓｂ４（それぞれ転送
速度に相当する期間ほど位相がずれたパルス信号となっ
ている）を出力する第１のシフト用タイミング発生器１
８を有する。
【００６９】また、タイミング発生部１５には、上記２
つのタイミング発生器１７及び１８のほか、第１のシフ
ト用タイミング発生器１８からの第１〜第４のイネーブ
ル信号Ｓｂ１〜Ｓｂ４の入力に基づいて、それぞれ書込
み用ゲート回路１６Ａからの基準クロックＣＬＫを計数
し、それぞれ転送速度に相当する期間ほど位相がずれた
第１〜第４の書込みイネーブル信号Ｓｗ１〜Ｓｗ４を出
力する書込み用タイミング発生器１９と、第１のシフト
用タイミング発生器１８からの第１〜第４のイネーブル
信号Ｓｂ１〜Ｓｂ４の入力に基づいて、それぞれ読出し
用ゲート回路１６Ｂからの基準クロックＣＬＫを計数
し、それぞれ転送速度に相当する期間ほど位相がずれた
第１〜第４の読出しイネーブル信号Ｓｒ１〜Ｓｒ４を出
力する読出し用タイミング発生器２０と、読出し用ゲー
ト回路１６Ｂから出力される基準クロックＣＬＫを所定
期間Ｔｄ遅延させる遅延回路１９と、該遅延回路１９か
らの基準クロックＣＬＫの入力を計数し、データの転送
速度に相当するクロック数を計数した段階でマルチプレ
クサ１４に対して順序信号Ｓｃを出力する第２のシフト
用タイミング発生器２２とを有する。
つのタイミング発生器１７及び１８のほか、第１のシフ
ト用タイミング発生器１８からの第１〜第４のイネーブ
ル信号Ｓｂ１〜Ｓｂ４の入力に基づいて、それぞれ書込
み用ゲート回路１６Ａからの基準クロックＣＬＫを計数
し、それぞれ転送速度に相当する期間ほど位相がずれた
第１〜第４の書込みイネーブル信号Ｓｗ１〜Ｓｗ４を出
力する書込み用タイミング発生器１９と、第１のシフト
用タイミング発生器１８からの第１〜第４のイネーブル
信号Ｓｂ１〜Ｓｂ４の入力に基づいて、それぞれ読出し
用ゲート回路１６Ｂからの基準クロックＣＬＫを計数
し、それぞれ転送速度に相当する期間ほど位相がずれた
第１〜第４の読出しイネーブル信号Ｓｒ１〜Ｓｒ４を出
力する読出し用タイミング発生器２０と、読出し用ゲー
ト回路１６Ｂから出力される基準クロックＣＬＫを所定
期間Ｔｄ遅延させる遅延回路１９と、該遅延回路１９か
らの基準クロックＣＬＫの入力を計数し、データの転送
速度に相当するクロック数を計数した段階でマルチプレ
クサ１４に対して順序信号Ｓｃを出力する第２のシフト
用タイミング発生器２２とを有する。
【００７０】アドレス保持部１２は、アドレス発生回路
２３と、４つのメモリ１１Ａ〜１１Ｄに対応して４つの
ラッチ回路２４Ａ〜２４Ｄとを有して構成されている。
アドレス発生回路２３は、信号処理装置３から導出され
た制御バスが接続されており、上記信号処理装置３から
のデータの書込み要求信号又はデータの読出し要求信号
の入力に基づいて、第１の所定期間毎、即ち、アドレス
用タイミング発生器１７からの更新信号Ｓａが入力され
る度に内容が順次更新するアドレス信号Ｓａｄを発生す
る。このアドレス信号Ｓａｄは、第１のラッチ回路２４
Ａに入力される。
２３と、４つのメモリ１１Ａ〜１１Ｄに対応して４つの
ラッチ回路２４Ａ〜２４Ｄとを有して構成されている。
アドレス発生回路２３は、信号処理装置３から導出され
た制御バスが接続されており、上記信号処理装置３から
のデータの書込み要求信号又はデータの読出し要求信号
の入力に基づいて、第１の所定期間毎、即ち、アドレス
用タイミング発生器１７からの更新信号Ｓａが入力され
る度に内容が順次更新するアドレス信号Ｓａｄを発生す
る。このアドレス信号Ｓａｄは、第１のラッチ回路２４
Ａに入力される。
【００７１】４つのラッチ回路２４Ａ〜２４Ｄはそれぞ
れ縦続接続され、第１のラッチ回路２４Ａを除く第２〜
第４のラッチ回路２４Ｂ〜２４Ｄは、第１のシフト用タ
イミング発生器１８からの第２〜第４のイネーブル信号
Ｓｂ２〜Ｓｂ４の入力に基づいて、それぞれ前段のラッ
チ回路２４Ａ〜２４Ｃにて保持されているアドレス信号
Ｓａｄを入力し、一定期間Ｔｄ保持する。第１のラッチ
回路２４Ａは、第１のイネーブル信号Ｓｂ１の入力に基
づいて、アドレス発生回路２３から出力されるアドレス
信号Ｓａｄを入力し、一定期間Ｔｄ保持する。
れ縦続接続され、第１のラッチ回路２４Ａを除く第２〜
第４のラッチ回路２４Ｂ〜２４Ｄは、第１のシフト用タ
イミング発生器１８からの第２〜第４のイネーブル信号
Ｓｂ２〜Ｓｂ４の入力に基づいて、それぞれ前段のラッ
チ回路２４Ａ〜２４Ｃにて保持されているアドレス信号
Ｓａｄを入力し、一定期間Ｔｄ保持する。第１のラッチ
回路２４Ａは、第１のイネーブル信号Ｓｂ１の入力に基
づいて、アドレス発生回路２３から出力されるアドレス
信号Ｓａｄを入力し、一定期間Ｔｄ保持する。
【００７２】各ラッチ回路２４Ａ〜２４Ｄの出力ライン
はそれぞれ対応するメモリ１１Ａ〜１１Ｄにも接続され
ており、各ラッチ回路２４Ａ〜２４Ｄにて保持されてい
るアドレス信号Ｓａｄは、それぞれ対応するメモリ２４
Ａ〜２４Ｄにも印加されることになる。
はそれぞれ対応するメモリ１１Ａ〜１１Ｄにも接続され
ており、各ラッチ回路２４Ａ〜２４Ｄにて保持されてい
るアドレス信号Ｓａｄは、それぞれ対応するメモリ２４
Ａ〜２４Ｄにも印加されることになる。
【００７３】データ保持部１３は、４つのメモリ１１Ａ
〜１１Ｄに対応して４つのバッファ２５Ａ〜２５Ｄにて
構成されており、各バッファ２５Ａ〜２５Ｄは、それぞ
れの入力端子にデータバスが共通に接続されている。各
バッファ２５Ａ〜２５Ｄの出力端子には、それぞれ４本
の内部バスが接続され、これら４本の内部バスは、それ
ぞれ対応するメモリ１１Ａ〜１１Ｄに接続され、更にマ
ルチプレクサ１４の第１〜第４の入力端子φ１〜φ４に
も接続されている。これら第１〜第４のバッファ２５Ａ
〜２５Ｄは、第１〜第４のメモリ１１Ａ〜１１Ｄへの書
込み動作時のデータと読出し動作時のデータとを分離す
るためのものであり、書込み時は導通、読出し時は非導
通（バッファ出力は高インピーダンス状態）とされる。
〜１１Ｄに対応して４つのバッファ２５Ａ〜２５Ｄにて
構成されており、各バッファ２５Ａ〜２５Ｄは、それぞ
れの入力端子にデータバスが共通に接続されている。各
バッファ２５Ａ〜２５Ｄの出力端子には、それぞれ４本
の内部バスが接続され、これら４本の内部バスは、それ
ぞれ対応するメモリ１１Ａ〜１１Ｄに接続され、更にマ
ルチプレクサ１４の第１〜第４の入力端子φ１〜φ４に
も接続されている。これら第１〜第４のバッファ２５Ａ
〜２５Ｄは、第１〜第４のメモリ１１Ａ〜１１Ｄへの書
込み動作時のデータと読出し動作時のデータとを分離す
るためのものであり、書込み時は導通、読出し時は非導
通（バッファ出力は高インピーダンス状態）とされる。
【００７４】第１〜第４のメモリ１１Ａ〜１１Ｄは、書
込み用タイミング発生器１９からの第１〜第４の書込み
イネーブル信号Ｓｗ１〜Ｓｗ４の入力に基づいて、それ
ぞれ対応するラッチ回路２４Ａ〜２４Ｄにて保持されて
いるアドレス信号Ｓａｄが示す格納アドレスに、それぞ
れ対応するバッファ２５Ａ〜２５Ｄにて保持されている
データを書き込む。
込み用タイミング発生器１９からの第１〜第４の書込み
イネーブル信号Ｓｗ１〜Ｓｗ４の入力に基づいて、それ
ぞれ対応するラッチ回路２４Ａ〜２４Ｄにて保持されて
いるアドレス信号Ｓａｄが示す格納アドレスに、それぞ
れ対応するバッファ２５Ａ〜２５Ｄにて保持されている
データを書き込む。
【００７５】また、上記第１〜第４のメモリ１１Ａ〜１
１Ｄは、読出し用タイミング発生器１８からの第１〜第
４の読出しイネーブル信号Ｓｒ１〜Ｓｒ４の入力に基づ
いて、それぞれ対応するラッチ回路２４Ａ〜２４Ｄにて
保持されているアドレス信号Ｓａｄが示す格納アドレス
からデータを読み出して後段のマルチプレクサ１４側に
出力する。
１Ｄは、読出し用タイミング発生器１８からの第１〜第
４の読出しイネーブル信号Ｓｒ１〜Ｓｒ４の入力に基づ
いて、それぞれ対応するラッチ回路２４Ａ〜２４Ｄにて
保持されているアドレス信号Ｓａｄが示す格納アドレス
からデータを読み出して後段のマルチプレクサ１４側に
出力する。
【００７６】マルチプレクサ１４は、第１〜第４の入力
端子φ１〜φ４に供給される第１〜第４のメモリ１１Ａ
〜１１Ｄからのデータを第２のシフト用タイミング発生
器２２からの順序信号Ｓｃの入力に基づいて順番に出力
端子を介してデータバスに送出する。
端子φ１〜φ４に供給される第１〜第４のメモリ１１Ａ
〜１１Ｄからのデータを第２のシフト用タイミング発生
器２２からの順序信号Ｓｃの入力に基づいて順番に出力
端子を介してデータバスに送出する。
【００７７】次に、上記第１の実施の形態に係るディス
クキャッシュ８の信号処理動作、特に信号処理装置３か
らデータバスを通じて送出されたデータ列をこの実施の
形態に係るディスクキャッシュ８を介してハードディス
ク装置４側にデータバスを通じて送出するまでの信号処
理動作を図３及び図４のタイミングチャートも参照しな
がら説明する。
クキャッシュ８の信号処理動作、特に信号処理装置３か
らデータバスを通じて送出されたデータ列をこの実施の
形態に係るディスクキャッシュ８を介してハードディス
ク装置４側にデータバスを通じて送出するまでの信号処
理動作を図３及び図４のタイミングチャートも参照しな
がら説明する。
【００７８】まず、データの書込み処理について図３を
参照しながら説明すると、信号処理装置３（図１参照）
から制御バスを通じて送出される書込み要求信号Ｓｗの
アドレス発生回路２３への入力に基づいて、当該アドレ
ス発生回路２３はアドレス信号Ｓａｄ（アドレス１）を
発生し、第１のラッチ回路２４Ａに出力する。第１のラ
ッチ回路２４Ａは、第１のシフト用タイミング発生器１
８からの第１のイネーブル信号Ｓｂ１の入力に基づいて
アドレス発生回路２３からのアドレス信号Ｓａｄを入力
し、一定期間Ｔｄ保持する。この一定期間Ｔｄは、再び
第１のシフト用タイミング発生器１８から第１のラッチ
回路２４Ａに対して第１のイネーブル信号Ｓｂ１が出力
されるまでの期間である。このアドレス信号Ｓａｄの保
持期間Ｔｄにおいては、該第１のラッチ回路２４Ａにて
保持されているアドレス信号Ｓａｄが出力ラインを通じ
て第１のメモリ１１Ａに印加されることになる。
参照しながら説明すると、信号処理装置３（図１参照）
から制御バスを通じて送出される書込み要求信号Ｓｗの
アドレス発生回路２３への入力に基づいて、当該アドレ
ス発生回路２３はアドレス信号Ｓａｄ（アドレス１）を
発生し、第１のラッチ回路２４Ａに出力する。第１のラ
ッチ回路２４Ａは、第１のシフト用タイミング発生器１
８からの第１のイネーブル信号Ｓｂ１の入力に基づいて
アドレス発生回路２３からのアドレス信号Ｓａｄを入力
し、一定期間Ｔｄ保持する。この一定期間Ｔｄは、再び
第１のシフト用タイミング発生器１８から第１のラッチ
回路２４Ａに対して第１のイネーブル信号Ｓｂ１が出力
されるまでの期間である。このアドレス信号Ｓａｄの保
持期間Ｔｄにおいては、該第１のラッチ回路２４Ａにて
保持されているアドレス信号Ｓａｄが出力ラインを通じ
て第１のメモリ１１Ａに印加されることになる。
【００７９】また、第１のシフト用タイミング発生器１
８からの第１のイネーブル信号Ｓｂ１は、書込み用タイ
ミング発生器１９にも供給され、これにより、該書込み
用タイミング発生器１９から第１の書込みイネーブル信
号Ｓｗ１が出力され、第１のメモリ１１Ａに入力され
る。この書込みイネーブル信号Ｓｗ１は、その出力時点
から所定期間経過後に立ち下がり、所定パルス幅期間経
過後に立ち上がる信号波形を有する。この立ち上がり時
点において、第１のメモリ１１Ａが活性化されることに
なる。この第１の書込みイネーブル信号Ｓｗ１の立ち上
がり時点は、第１のラッチ回路２４Ａでのアドレス信号
Ｓａｄの保持期間Ｔｄ内に含まれている。
８からの第１のイネーブル信号Ｓｂ１は、書込み用タイ
ミング発生器１９にも供給され、これにより、該書込み
用タイミング発生器１９から第１の書込みイネーブル信
号Ｓｗ１が出力され、第１のメモリ１１Ａに入力され
る。この書込みイネーブル信号Ｓｗ１は、その出力時点
から所定期間経過後に立ち下がり、所定パルス幅期間経
過後に立ち上がる信号波形を有する。この立ち上がり時
点において、第１のメモリ１１Ａが活性化されることに
なる。この第１の書込みイネーブル信号Ｓｗ１の立ち上
がり時点は、第１のラッチ回路２４Ａでのアドレス信号
Ｓａｄの保持期間Ｔｄ内に含まれている。
【００８０】上記第１のラッチ回路２４Ａへの第１のイ
ネーブル信号Ｓｂ１の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング回路１８から第２のラッチ回路２４Ｂに対して第
２のイネーブル信号Ｓｂ２が出力される。この第２のラ
ッチ回路２４Ｂは、該第２のイネーブル信号Ｓｂ２の入
力に基づいて第１のラッチ回路２４Ａにて保持されてい
るアドレス信号Ｓａｄ（アドレス１）を入力し、一定期
間Ｔｄ保持する。上記第２のイネーブル信号Ｓｂ２は、
書込み用タイミング発生器１９にも供給され、これによ
り、該書込み用タイミング発生器１９から第２の書込み
イネーブル信号Ｓｗ２が出力されて、第２のメモリ１１
Ｂに入力される。この場合も、第２のラッチ回路２４Ｂ
でのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれる該
書込みイネーブル信号Ｓｗ２の立ち上がり時点におい
て、第２のメモリ１１Ｂが活性化されることになる。
ネーブル信号Ｓｂ１の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング回路１８から第２のラッチ回路２４Ｂに対して第
２のイネーブル信号Ｓｂ２が出力される。この第２のラ
ッチ回路２４Ｂは、該第２のイネーブル信号Ｓｂ２の入
力に基づいて第１のラッチ回路２４Ａにて保持されてい
るアドレス信号Ｓａｄ（アドレス１）を入力し、一定期
間Ｔｄ保持する。上記第２のイネーブル信号Ｓｂ２は、
書込み用タイミング発生器１９にも供給され、これによ
り、該書込み用タイミング発生器１９から第２の書込み
イネーブル信号Ｓｗ２が出力されて、第２のメモリ１１
Ｂに入力される。この場合も、第２のラッチ回路２４Ｂ
でのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれる該
書込みイネーブル信号Ｓｗ２の立ち上がり時点におい
て、第２のメモリ１１Ｂが活性化されることになる。
【００８１】上記第２のラッチ回路２４Ｂへの第２のイ
ネーブル信号Ｓｂ２の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング回路１８から第３のラッチ回路２４Ｃに対して第
３のイネーブル信号Ｓｂ３が出力される。この第３のラ
ッチ回路２４Ｃは、該第３のイネーブル信号Ｓｂ３の入
力に基づいて第２のラッチ回路２４Ｂにて保持されてい
るアドレス信号Ｓａｄ（アドレス１）を入力し、一定期
間Ｔｄ保持する。上記第３のイネーブル信号Ｓｂ３は、
書込み用タイミング発生器１９にも供給され、これによ
り、該書込み用タイミング発生器１９から第３の書込み
イネーブル信号Ｓｗ３が出力されて、第３のメモリ１１
Ｃに入力される。この場合も、第３のラッチ回路２４Ｃ
でのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれる該
書込みイネーブル信号Ｓｗ３の立ち上がり時点におい
て、第３のメモリ１１Ｃが活性化されることになる。
ネーブル信号Ｓｂ２の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング回路１８から第３のラッチ回路２４Ｃに対して第
３のイネーブル信号Ｓｂ３が出力される。この第３のラ
ッチ回路２４Ｃは、該第３のイネーブル信号Ｓｂ３の入
力に基づいて第２のラッチ回路２４Ｂにて保持されてい
るアドレス信号Ｓａｄ（アドレス１）を入力し、一定期
間Ｔｄ保持する。上記第３のイネーブル信号Ｓｂ３は、
書込み用タイミング発生器１９にも供給され、これによ
り、該書込み用タイミング発生器１９から第３の書込み
イネーブル信号Ｓｗ３が出力されて、第３のメモリ１１
Ｃに入力される。この場合も、第３のラッチ回路２４Ｃ
でのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれる該
書込みイネーブル信号Ｓｗ３の立ち上がり時点におい
て、第３のメモリ１１Ｃが活性化されることになる。
【００８２】上記第３のラッチ回路２４Ｃへの第３のイ
ネーブル信号Ｓｂ３の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング回路１８から第４のラッチ回路２４Ｄに対して第
４のイネーブル信号Ｓｂ４が出力される。この第４のラ
ッチ回路２４Ｄは、該第４のイネーブル信号Ｓｂ４の入
力に基づいて第３のラッチ回路２４Ｃにて保持されてい
るアドレス信号Ｓａｄ（アドレス１）を入力し、一定期
間Ｔｄ保持する。上記第４のイネーブル信号Ｓｂ４は、
書込み用タイミング発生器１９にも供給され、これによ
り、該書込み用タイミング発生器１９から第４の書込み
イネーブル信号Ｓｗ４が出力されて、第４のメモリ１１
Ｄに入力される。この場合も、第４のラッチ回路２４Ｄ
でのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれる該
書込みイネーブル信号Ｓｗ４の立ち上がり時点におい
て、第４のメモリ１１Ｄが活性化されることになる。
ネーブル信号Ｓｂ３の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング回路１８から第４のラッチ回路２４Ｄに対して第
４のイネーブル信号Ｓｂ４が出力される。この第４のラ
ッチ回路２４Ｄは、該第４のイネーブル信号Ｓｂ４の入
力に基づいて第３のラッチ回路２４Ｃにて保持されてい
るアドレス信号Ｓａｄ（アドレス１）を入力し、一定期
間Ｔｄ保持する。上記第４のイネーブル信号Ｓｂ４は、
書込み用タイミング発生器１９にも供給され、これによ
り、該書込み用タイミング発生器１９から第４の書込み
イネーブル信号Ｓｗ４が出力されて、第４のメモリ１１
Ｄに入力される。この場合も、第４のラッチ回路２４Ｄ
でのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれる該
書込みイネーブル信号Ｓｗ４の立ち上がり時点におい
て、第４のメモリ１１Ｄが活性化されることになる。
【００８３】一方、信号処理装置３から出力されるデー
タ列のうち、第１のデータＤＡＴＡ１の第１〜第４のバ
ッファ２５Ａ〜２５Ｄへの入力タイミングは、第１の書
込みイネーブル信号Ｓｗ１の立ち下がり時点から立ち上
がり時点までのパルス幅のほぼ中間時点において第１の
データＤＡＴＡ１が入力されるようになっており、ま
た、上記パルス幅は、第１のデータＤＡＴＡ１の転送速
度に相当する期間τ内に該パルス幅の立ち上がりエッヂ
が含まれるように設定されている。上記第１のデータＤ
ＡＴＡ１の転送速度に相当する期間τにおいては、第１
のデータＤＡＴＡ１が第１〜第４のバッファ２５Ａ〜２
５Ｄに保持されることになる。
タ列のうち、第１のデータＤＡＴＡ１の第１〜第４のバ
ッファ２５Ａ〜２５Ｄへの入力タイミングは、第１の書
込みイネーブル信号Ｓｗ１の立ち下がり時点から立ち上
がり時点までのパルス幅のほぼ中間時点において第１の
データＤＡＴＡ１が入力されるようになっており、ま
た、上記パルス幅は、第１のデータＤＡＴＡ１の転送速
度に相当する期間τ内に該パルス幅の立ち上がりエッヂ
が含まれるように設定されている。上記第１のデータＤ
ＡＴＡ１の転送速度に相当する期間τにおいては、第１
のデータＤＡＴＡ１が第１〜第４のバッファ２５Ａ〜２
５Ｄに保持されることになる。
【００８４】そのため、第１の書込みイネーブル信号Ｓ
ｗ１の上記パルス幅の立ち上がり時点において、第１の
メモリ１１Ａが活性化され、第１のラッチ回路２４Ａに
て保持されているアドレス信号Ｓａｄ（アドレス１）が
出力ラインを通じて当該第１のメモリ１１Ａに取り込ま
れ、更に第１のバッファ２５Ａに保持されている第１の
データＤＡＴＡ１が内部バスを通じて第１のメモリ１１
Ａに取り込まれる。そして、この第１のメモリ１１Ａに
おいては、内部バスから取り込まれた第１のデータＤＡ
ＴＡ１が、記憶領域中、第１のラッチ回路２４Ａからの
アドレス信号Ｓａｄ（アドレス１）が示す格納アドレス
に書き込まれることになる。
ｗ１の上記パルス幅の立ち上がり時点において、第１の
メモリ１１Ａが活性化され、第１のラッチ回路２４Ａに
て保持されているアドレス信号Ｓａｄ（アドレス１）が
出力ラインを通じて当該第１のメモリ１１Ａに取り込ま
れ、更に第１のバッファ２５Ａに保持されている第１の
データＤＡＴＡ１が内部バスを通じて第１のメモリ１１
Ａに取り込まれる。そして、この第１のメモリ１１Ａに
おいては、内部バスから取り込まれた第１のデータＤＡ
ＴＡ１が、記憶領域中、第１のラッチ回路２４Ａからの
アドレス信号Ｓａｄ（アドレス１）が示す格納アドレス
に書き込まれることになる。
【００８５】次に、第２のラッチ回路２４Ｂへのイネー
ブル信号Ｓｂ２の出力時点から所定期間経過後に第２の
書込みイネーブル信号Ｓｗ２が立ち下がり、この立ち下
がり以降における所定のパルス幅のほぼ中間時点におい
て、各バッファ２５Ａ〜２５Ｄにはデータ列における第
２のデータＤＡＴＡ２が入力され、該各バッファ２５Ａ
〜２５Ｄにおいて所定期間第２のデータＤＡＴＡ２が保
持される。そして、パルス幅の立ち上がり時点（即ち、
上記第１の書込みイネーブル信号Ｓｗ１の上記パルス幅
の立ち上がり時点からデータ転送速度に相当する期間τ
の経過後）において、今度は第２のメモリ１１Ｂが活性
化され、第２のラッチ回路２４Ｂにて保持されているア
ドレス信号Ｓａｄ（アドレス１）が出力ラインを通じて
当該第２のメモリ１１Ｂに取り込まれ、更に第２のバッ
ファ２５Ｂに保持されている第２のデータＤＡＴＡ２が
内部バスを通じて第２のメモリ１１Ｂに取り込まれる。
そして、この第２のメモリ１１Ｂにおいては、内部バス
から取り込まれた第２のデータＤＡＴＡ２が、記憶領域
中、第２のラッチ回路２４Ｂからのアドレス信号Ｓａｄ
（アドレス２）が示す格納アドレスに書き込まれること
になる。
ブル信号Ｓｂ２の出力時点から所定期間経過後に第２の
書込みイネーブル信号Ｓｗ２が立ち下がり、この立ち下
がり以降における所定のパルス幅のほぼ中間時点におい
て、各バッファ２５Ａ〜２５Ｄにはデータ列における第
２のデータＤＡＴＡ２が入力され、該各バッファ２５Ａ
〜２５Ｄにおいて所定期間第２のデータＤＡＴＡ２が保
持される。そして、パルス幅の立ち上がり時点（即ち、
上記第１の書込みイネーブル信号Ｓｗ１の上記パルス幅
の立ち上がり時点からデータ転送速度に相当する期間τ
の経過後）において、今度は第２のメモリ１１Ｂが活性
化され、第２のラッチ回路２４Ｂにて保持されているア
ドレス信号Ｓａｄ（アドレス１）が出力ラインを通じて
当該第２のメモリ１１Ｂに取り込まれ、更に第２のバッ
ファ２５Ｂに保持されている第２のデータＤＡＴＡ２が
内部バスを通じて第２のメモリ１１Ｂに取り込まれる。
そして、この第２のメモリ１１Ｂにおいては、内部バス
から取り込まれた第２のデータＤＡＴＡ２が、記憶領域
中、第２のラッチ回路２４Ｂからのアドレス信号Ｓａｄ
（アドレス２）が示す格納アドレスに書き込まれること
になる。
【００８６】次に、第３のラッチ回路２４Ｃへのイネー
ブル信号Ｓｂ３の出力時点から所定期間経過後に第３の
書込みイネーブル信号Ｓｗ３が立ち下がり、この立ち下
がり以降における所定のパルス幅のほぼ中間時点におい
て、各バッファ２５Ａ〜２５Ｄにはデータ列における第
３のデータＤＡＴＡ３が入力され、該各バッファ２５Ａ
〜２５Ｄにおいて所定期間第３のデータＤＡＴＡ３が保
持される。そして、パルス幅の立ち上がり時点（即ち、
上記第２の書込みイネーブル信号Ｓｗ２の上記パルス幅
の立ち上がり時点からデータ転送速度に相当する期間τ
の経過後）において、今度は第３のメモリ１１Ｃが活性
化され、第３のラッチ回路２４Ｃにて保持されているア
ドレス信号Ｓａｄ（アドレス１）が出力ラインを通じて
当該第３のメモリ１１Ｃに取り込まれ、更に第３のバッ
ファ２５Ｃに保持されている第３のデータＤＡＴＡ３が
内部バスを通じて第３のメモリ１１Ｃに取り込まれる。
そして、この第３のメモリ１１Ｃにおいては、内部バス
から取り込まれた第３のデータＤＡＴＡ３が、記憶領域
中、第３のラッチ回路２４Ｃからのアドレス信号Ｓａｄ
（アドレス１）が示す格納アドレスに書き込まれること
になる。
ブル信号Ｓｂ３の出力時点から所定期間経過後に第３の
書込みイネーブル信号Ｓｗ３が立ち下がり、この立ち下
がり以降における所定のパルス幅のほぼ中間時点におい
て、各バッファ２５Ａ〜２５Ｄにはデータ列における第
３のデータＤＡＴＡ３が入力され、該各バッファ２５Ａ
〜２５Ｄにおいて所定期間第３のデータＤＡＴＡ３が保
持される。そして、パルス幅の立ち上がり時点（即ち、
上記第２の書込みイネーブル信号Ｓｗ２の上記パルス幅
の立ち上がり時点からデータ転送速度に相当する期間τ
の経過後）において、今度は第３のメモリ１１Ｃが活性
化され、第３のラッチ回路２４Ｃにて保持されているア
ドレス信号Ｓａｄ（アドレス１）が出力ラインを通じて
当該第３のメモリ１１Ｃに取り込まれ、更に第３のバッ
ファ２５Ｃに保持されている第３のデータＤＡＴＡ３が
内部バスを通じて第３のメモリ１１Ｃに取り込まれる。
そして、この第３のメモリ１１Ｃにおいては、内部バス
から取り込まれた第３のデータＤＡＴＡ３が、記憶領域
中、第３のラッチ回路２４Ｃからのアドレス信号Ｓａｄ
（アドレス１）が示す格納アドレスに書き込まれること
になる。
【００８７】次に、第４のラッチ回路２４Ｄへのイネー
ブル信号Ｓｂ４の出力時点から所定期間経過後に第４の
書込みイネーブル信号Ｓｗ４が立ち下がり、この立ち下
がり以降における所定のパルス幅のほぼ中間時点におい
て、各バッファ２５Ａ〜２５Ｄにはデータ列における第
４のデータＤＡＴＡ４が入力され、該各バッファ２５Ａ
〜２５Ｄにおいて所定期間第４のデータＤＡＴＡ４が保
持される。そして、パルス幅の立ち上がり時点（即ち、
上記第３の書込みイネーブル信号Ｓｗ３の上記パルス幅
の立ち上がり時点からデータ転送速度に相当する期間τ
の経過後）において、今度は第４のメモリ１１Ｄが活性
化され、第４のラッチ回路２４Ｄにて保持されているア
ドレス信号Ｓａｄ（アドレス１）が出力ラインを通じて
当該第４のメモリ１１Ｄに取り込まれ、更に第４のバッ
ファ２５Ｄに保持されている第４のデータＤＡＴＡ４が
内部バスを通じて第４のメモリ１１Ｄに取り込まれる。
そして、この第４のメモリ１１Ｄにおいては、内部バス
から取り込まれた第４のデータＤＡＴＡ４が、記憶領域
中、第４のラッチ回路２４Ｄからのアドレス信号Ｓａｄ
（アドレス１）が示す格納アドレスに書き込まれること
になる。
ブル信号Ｓｂ４の出力時点から所定期間経過後に第４の
書込みイネーブル信号Ｓｗ４が立ち下がり、この立ち下
がり以降における所定のパルス幅のほぼ中間時点におい
て、各バッファ２５Ａ〜２５Ｄにはデータ列における第
４のデータＤＡＴＡ４が入力され、該各バッファ２５Ａ
〜２５Ｄにおいて所定期間第４のデータＤＡＴＡ４が保
持される。そして、パルス幅の立ち上がり時点（即ち、
上記第３の書込みイネーブル信号Ｓｗ３の上記パルス幅
の立ち上がり時点からデータ転送速度に相当する期間τ
の経過後）において、今度は第４のメモリ１１Ｄが活性
化され、第４のラッチ回路２４Ｄにて保持されているア
ドレス信号Ｓａｄ（アドレス１）が出力ラインを通じて
当該第４のメモリ１１Ｄに取り込まれ、更に第４のバッ
ファ２５Ｄに保持されている第４のデータＤＡＴＡ４が
内部バスを通じて第４のメモリ１１Ｄに取り込まれる。
そして、この第４のメモリ１１Ｄにおいては、内部バス
から取り込まれた第４のデータＤＡＴＡ４が、記憶領域
中、第４のラッチ回路２４Ｄからのアドレス信号Ｓａｄ
（アドレス１）が示す格納アドレスに書き込まれること
になる。
【００８８】そして、上記第１のラッチ回路２４Ａでの
アドレス信号Ｓａｄの保持期間Ｔｄが経過する前におい
て、アドレス用タイミング発生器１７からアドレス発生
回路２３に対して更新信号Ｓａが出力され、アドレス発
生回路２３は、該更新信号Ｓａの入力に基づいて格納ア
ドレスが例えば＋１更新されたアドレス信号Ｓａｄ（ア
ドレス２）を発生し、第１のラッチ回路２４Ａに出力す
る。
アドレス信号Ｓａｄの保持期間Ｔｄが経過する前におい
て、アドレス用タイミング発生器１７からアドレス発生
回路２３に対して更新信号Ｓａが出力され、アドレス発
生回路２３は、該更新信号Ｓａの入力に基づいて格納ア
ドレスが例えば＋１更新されたアドレス信号Ｓａｄ（ア
ドレス２）を発生し、第１のラッチ回路２４Ａに出力す
る。
【００８９】第１のラッチ回路２４Ａは、第１のシフト
用タイミング発生器１８から出力される再度の第１のイ
ネーブル信号Ｓｂ１の入力に基づいてアドレス発生回路
２３からの更新されたアドレス信号Ｓａｄ（アドレス
２）を入力し、一定期間Ｔｄ保持する。そして、この第
１のイネーブル信号Ｓｂ１の入力時点から再び書込み用
タイミング発生器１９から第１のメモリ１１Ａに対して
所定の信号波形（所定期間経過後に立ち下がり所定パル
ス幅期間経過後に立ち上がる信号波形）を有する第１の
書込みイネーブル信号Ｓｗ１が出力される。
用タイミング発生器１８から出力される再度の第１のイ
ネーブル信号Ｓｂ１の入力に基づいてアドレス発生回路
２３からの更新されたアドレス信号Ｓａｄ（アドレス
２）を入力し、一定期間Ｔｄ保持する。そして、この第
１のイネーブル信号Ｓｂ１の入力時点から再び書込み用
タイミング発生器１９から第１のメモリ１１Ａに対して
所定の信号波形（所定期間経過後に立ち下がり所定パル
ス幅期間経過後に立ち上がる信号波形）を有する第１の
書込みイネーブル信号Ｓｗ１が出力される。
【００９０】この第１の書込みイネーブル信号Ｓｗ１に
おける上記パルス幅のほぼ中間時点において、各バッフ
ァ２５Ａ〜２５Ｄにデータ列における第５のデータＤＡ
ＴＡ５が入力され、該各バッファ２５Ａ〜２５Ｄにてこ
の第５のデータＤＡＴＡ５が所定期間保持される。
おける上記パルス幅のほぼ中間時点において、各バッフ
ァ２５Ａ〜２５Ｄにデータ列における第５のデータＤＡ
ＴＡ５が入力され、該各バッファ２５Ａ〜２５Ｄにてこ
の第５のデータＤＡＴＡ５が所定期間保持される。
【００９１】また、上記書込みイネーブル信号Ｓｗ１の
上記パルス幅の立ち上がり時点において、再び第１のメ
モリ１１Ａが活性化され、第１のラッチ回路２４Ａにて
保持されているアドレス信号Ｓａｄ（アドレス２）が出
力ラインを通じて当該第１のメモリ１１Ａに取り込ま
れ、更に第１のバッファ２５Ａに保持されている第１の
データＤＡＴＡ１が内部バスを通じて第１のメモリ１１
Ａに取り込まれる。そして、この第１のメモリ１１Ａに
おいては、内部バスから取り込まれた第５のデータＤＡ
ＴＡ５が、記憶領域中、第１のラッチ回路２４Ａからの
アドレス信号Ｓａｄ（アドレス２）が示す格納アドレス
に書き込まれることになる。
上記パルス幅の立ち上がり時点において、再び第１のメ
モリ１１Ａが活性化され、第１のラッチ回路２４Ａにて
保持されているアドレス信号Ｓａｄ（アドレス２）が出
力ラインを通じて当該第１のメモリ１１Ａに取り込ま
れ、更に第１のバッファ２５Ａに保持されている第１の
データＤＡＴＡ１が内部バスを通じて第１のメモリ１１
Ａに取り込まれる。そして、この第１のメモリ１１Ａに
おいては、内部バスから取り込まれた第５のデータＤＡ
ＴＡ５が、記憶領域中、第１のラッチ回路２４Ａからの
アドレス信号Ｓａｄ（アドレス２）が示す格納アドレス
に書き込まれることになる。
【００９２】以下同様に、データ列における第６のデー
タＤＡＴＡ６が第２のメモリ１１Ｂに書き込まれ、第７
のデータＤＡＴＡ７が第３のメモリ１１Ｃに書き込ま
れ、第８のデータＤＡＴＡ８が第４のメモリ１１Ｄに書
き込まれることになる。
タＤＡＴＡ６が第２のメモリ１１Ｂに書き込まれ、第７
のデータＤＡＴＡ７が第３のメモリ１１Ｃに書き込ま
れ、第８のデータＤＡＴＡ８が第４のメモリ１１Ｄに書
き込まれることになる。
【００９３】一般的には、第４ｎ＋１（ｎ＝０，１，２
・・・・）のデータが、第１のメモリ１１Ａの記憶領域
中、第１のラッチ回路２４Ａにて保持されているアドレ
ス信号Ｓａｄが示すアドレスに書き込まれ、第４ｎ＋２
のデータが、第２のメモリ１１Ｂの記憶領域中、第２の
ラッチ回路２４Ｂにて保持されているアドレス信号Ｓａ
ｄが示すアドレスに書き込まれ、第４ｎ＋３のデータ
が、第３のメモリ１１Ｃの記憶領域中、第３のラッチ回
路２４Ｃにて保持されているアドレス信号Ｓａｄが示す
アドレスに書き込まれ、第４ｎ＋４のデータが、第４の
メモリ１１Ｄの記憶領域中、第４のラッチ回路２４Ｄに
て保持されているアドレス信号Ｓａｄが示すアドレスに
書き込まれることになる。
・・・・）のデータが、第１のメモリ１１Ａの記憶領域
中、第１のラッチ回路２４Ａにて保持されているアドレ
ス信号Ｓａｄが示すアドレスに書き込まれ、第４ｎ＋２
のデータが、第２のメモリ１１Ｂの記憶領域中、第２の
ラッチ回路２４Ｂにて保持されているアドレス信号Ｓａ
ｄが示すアドレスに書き込まれ、第４ｎ＋３のデータ
が、第３のメモリ１１Ｃの記憶領域中、第３のラッチ回
路２４Ｃにて保持されているアドレス信号Ｓａｄが示す
アドレスに書き込まれ、第４ｎ＋４のデータが、第４の
メモリ１１Ｄの記憶領域中、第４のラッチ回路２４Ｄに
て保持されているアドレス信号Ｓａｄが示すアドレスに
書き込まれることになる。
【００９４】このように、上記データ書込み処理におい
ては、第１〜第４のメモリ１１Ａ〜１１Ｄに対するアド
レス信号Ｓａｄの印加期間（第１〜第４のラッチ回路２
４Ａ〜２４Ｄでのアドレス信号Ｓａｄの保持期間Ｔｄに
相当する。）を各メモリ１１Ａ〜１１Ｄに対するアクセ
ス速度に合わせて長い期間に設定したとしても、第１〜
第４のメモリ１１Ａ〜１１Ｄに対する各データの書込み
タイミングを、第１〜第４のバッファ２５Ａ〜２５Ｄに
供給されるタイミング（データの転送速度）と同じにす
ることが可能となり、データバスを通じて高速に供給さ
れる連続した大容量のデータ列を、時間軸を伸長するこ
となく、それぞれ第１〜第４のメモリ１１Ａ〜１１Ｄに
パラレルに供給することができる。従って、高速に送ら
れてくる多数のデータをデータ列の最終点になるまで長
い期間保持するためのバッファ等のデータ保持回路を新
たに設ける必要がなくなり、回路構成の簡略化を実現さ
せることができる。
ては、第１〜第４のメモリ１１Ａ〜１１Ｄに対するアド
レス信号Ｓａｄの印加期間（第１〜第４のラッチ回路２
４Ａ〜２４Ｄでのアドレス信号Ｓａｄの保持期間Ｔｄに
相当する。）を各メモリ１１Ａ〜１１Ｄに対するアクセ
ス速度に合わせて長い期間に設定したとしても、第１〜
第４のメモリ１１Ａ〜１１Ｄに対する各データの書込み
タイミングを、第１〜第４のバッファ２５Ａ〜２５Ｄに
供給されるタイミング（データの転送速度）と同じにす
ることが可能となり、データバスを通じて高速に供給さ
れる連続した大容量のデータ列を、時間軸を伸長するこ
となく、それぞれ第１〜第４のメモリ１１Ａ〜１１Ｄに
パラレルに供給することができる。従って、高速に送ら
れてくる多数のデータをデータ列の最終点になるまで長
い期間保持するためのバッファ等のデータ保持回路を新
たに設ける必要がなくなり、回路構成の簡略化を実現さ
せることができる。
【００９５】即ち、この実施の形態においては、第１〜
第４のメモリ１１Ａ〜１１Ｄに対するデータの書込みタ
イミングをデータ転送速度に相当する期間τずつずらし
て、第１〜第４のバッファ２５Ａ〜２５Ｄに入力される
連続したデータを第１〜第４のメモリ１１Ａ〜１１Ｄに
書き込むようにしているため、第１〜第４のメモリ１１
Ａ〜１１Ｄへのデータの書込みタイミングをデータの転
送速度に合わせることが可能となり、しかも、第１〜第
４のメモリ１１Ａ〜１１Ｄに書き込むためのデータすべ
てを保持するためのデータ保持回路を設ける必要がな
い。
第４のメモリ１１Ａ〜１１Ｄに対するデータの書込みタ
イミングをデータ転送速度に相当する期間τずつずらし
て、第１〜第４のバッファ２５Ａ〜２５Ｄに入力される
連続したデータを第１〜第４のメモリ１１Ａ〜１１Ｄに
書き込むようにしているため、第１〜第４のメモリ１１
Ａ〜１１Ｄへのデータの書込みタイミングをデータの転
送速度に合わせることが可能となり、しかも、第１〜第
４のメモリ１１Ａ〜１１Ｄに書き込むためのデータすべ
てを保持するためのデータ保持回路を設ける必要がな
い。
【００９６】なお、アクセスタイミングをデータ転送速
度に相当する期間τずつシフトする関係から、第１〜第
４のメモリ１１Ａ〜１１Ｄに関するアドレス信号Ｓａｄ
を保持するための第１〜第４のラッチ回路２４Ａ〜２４
Ｄが必要となるが、ほとんどの場合、アドレス信号Ｓａ
ｄの語長は、データの語長よりも短いため、ビット数の
少ないラッチ回路を用いればよく、全体の回路規模は小
さくて済む。
度に相当する期間τずつシフトする関係から、第１〜第
４のメモリ１１Ａ〜１１Ｄに関するアドレス信号Ｓａｄ
を保持するための第１〜第４のラッチ回路２４Ａ〜２４
Ｄが必要となるが、ほとんどの場合、アドレス信号Ｓａ
ｄの語長は、データの語長よりも短いため、ビット数の
少ないラッチ回路を用いればよく、全体の回路規模は小
さくて済む。
【００９７】次に、データの読出し処理について図４を
参照しながら説明すると、信号処理装置３（図１参照）
から制御バスを通じて送出される読出し要求信号Ｓｒの
アドレス発生回路２３への入力に基づいて、当該アドレ
ス発生回路２３はアドレス信号Ｓａｄ（アドレス１）を
発生し、第１のラッチ回路２４Ａに出力する。第１のラ
ッチ回路２４Ａは、第１のシフト用タイミング発生器１
８からの第１のイネーブル信号Ｓｂ１の入力に基づいて
アドレス発生回路２３からのアドレス信号Ｓａｄ（アド
レス１）を入力し、一定期間Ｔｄ保持する。この一定期
間Ｔｄは、再び第１のシフト用タイミング発生器１８か
ら第１のラッチ回路２４Ａに対して第１のイネーブル信
号Ｓｂ１が出力されるまでの期間である。このアドレス
信号Ｓａｄの保持期間Ｔｄにおいては、該第１のラッチ
回路２４Ａにて保持されているアドレス信号Ｓａｄ（ア
ドレス１）が出力ラインを通じて第１のメモリ１１Ａに
印加されることになる。
参照しながら説明すると、信号処理装置３（図１参照）
から制御バスを通じて送出される読出し要求信号Ｓｒの
アドレス発生回路２３への入力に基づいて、当該アドレ
ス発生回路２３はアドレス信号Ｓａｄ（アドレス１）を
発生し、第１のラッチ回路２４Ａに出力する。第１のラ
ッチ回路２４Ａは、第１のシフト用タイミング発生器１
８からの第１のイネーブル信号Ｓｂ１の入力に基づいて
アドレス発生回路２３からのアドレス信号Ｓａｄ（アド
レス１）を入力し、一定期間Ｔｄ保持する。この一定期
間Ｔｄは、再び第１のシフト用タイミング発生器１８か
ら第１のラッチ回路２４Ａに対して第１のイネーブル信
号Ｓｂ１が出力されるまでの期間である。このアドレス
信号Ｓａｄの保持期間Ｔｄにおいては、該第１のラッチ
回路２４Ａにて保持されているアドレス信号Ｓａｄ（ア
ドレス１）が出力ラインを通じて第１のメモリ１１Ａに
印加されることになる。
【００９８】また、第１のシフト用タイミング発生器１
８からの第１のイネーブル信号Ｓｂ１は、読出し用タイ
ミング発生器２０にも供給され、これにより、該読出し
用タイミング発生器２０から第１の読出しイネーブル信
号Ｓｒ１が出力され、第１のメモリ１１Ａに入力され
る。この読出しイネーブル信号Ｓｒ１は、その出力時点
から所定期間経過後に立ち下がり、所定パルス幅期間経
過後に立ち上がる信号波形を有する。この立ち上がり期
間において、第１のメモリ１１Ａが活性化されることに
なる。この第１の読出しイネーブル信号Ｓｒ１の立ち下
がり時点から立ち上がり時点までのパルス幅期間は、第
１のラッチ回路２４Ａでのアドレス信号Ｓａｄの保持期
間Ｔｄ内に含まれている。
８からの第１のイネーブル信号Ｓｂ１は、読出し用タイ
ミング発生器２０にも供給され、これにより、該読出し
用タイミング発生器２０から第１の読出しイネーブル信
号Ｓｒ１が出力され、第１のメモリ１１Ａに入力され
る。この読出しイネーブル信号Ｓｒ１は、その出力時点
から所定期間経過後に立ち下がり、所定パルス幅期間経
過後に立ち上がる信号波形を有する。この立ち上がり期
間において、第１のメモリ１１Ａが活性化されることに
なる。この第１の読出しイネーブル信号Ｓｒ１の立ち下
がり時点から立ち上がり時点までのパルス幅期間は、第
１のラッチ回路２４Ａでのアドレス信号Ｓａｄの保持期
間Ｔｄ内に含まれている。
【００９９】上記第１のラッチ回路２４Ａへのイネーブ
ル信号Ｓｂ１の出力時点からデータ転送速度に相当する
期間τの経過時点において、第１のシフト用タイミング
発生器１８から第２のラッチ回路２４Ｂに対してイネー
ブル信号Ｓｂ２が出力される。この第２のラッチ回路２
４Ｂは、上記イネーブル信号Ｓｂ２の入力に基づいて第
１のラッチ回路２４Ａにて保持されているアドレス信号
Ｓａｄ（アドレス２）を入力し、一定期間Ｔｄ保持す
る。上記第２のイネーブル信号Ｓｂ２は、読出し用タイ
ミング発生器２０にも供給され、これにより、該読出し
用タイミング発生器２０から第２の読出しイネーブル信
号Ｓｒ２が出力されて、第２のメモリ１１Ｂに入力され
る。この場合も、第２のラッチ回路２４Ｂでのアドレス
信号Ｓａｄの保持期間Ｔｄ内に含まれる該読出しイネー
ブル信号Ｓｒ２のパルス幅期間において、第２のメモリ
１１Ｂが活性化されることになる。
ル信号Ｓｂ１の出力時点からデータ転送速度に相当する
期間τの経過時点において、第１のシフト用タイミング
発生器１８から第２のラッチ回路２４Ｂに対してイネー
ブル信号Ｓｂ２が出力される。この第２のラッチ回路２
４Ｂは、上記イネーブル信号Ｓｂ２の入力に基づいて第
１のラッチ回路２４Ａにて保持されているアドレス信号
Ｓａｄ（アドレス２）を入力し、一定期間Ｔｄ保持す
る。上記第２のイネーブル信号Ｓｂ２は、読出し用タイ
ミング発生器２０にも供給され、これにより、該読出し
用タイミング発生器２０から第２の読出しイネーブル信
号Ｓｒ２が出力されて、第２のメモリ１１Ｂに入力され
る。この場合も、第２のラッチ回路２４Ｂでのアドレス
信号Ｓａｄの保持期間Ｔｄ内に含まれる該読出しイネー
ブル信号Ｓｒ２のパルス幅期間において、第２のメモリ
１１Ｂが活性化されることになる。
【０１００】上記第２のラッチ回路２４Ｂへの第２のイ
ネーブル信号Ｓｂ２の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング発生器１８から第３のラッチ回路２４Ｃに対して
第３のイネーブル信号Ｓｂ３が出力される。この第３の
ラッチ回路２４Ｃは、上記第３のイネーブル信号Ｓｂ３
の入力に基づいて第２のラッチ回路２４Ｂにて保持され
ているアドレス信号Ｓａｄ（アドレス１）を入力し、一
定期間Ｔｄ保持する。上記第３のイネーブル信号Ｓｂ３
は、読出し用タイミング発生器２０にも供給され、これ
により、該読出し用タイミング発生器２０から第３の読
出しイネーブル信号Ｓｒ３が出力されて、第３のメモリ
１１Ｃに入力される。この場合も、第３のラッチ回路２
４Ｃでのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれ
る該読出しイネーブル信号Ｓｒ３のパルス幅期間におい
て、第３のメモリ１１Ｃが活性化されることになる。
ネーブル信号Ｓｂ２の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング発生器１８から第３のラッチ回路２４Ｃに対して
第３のイネーブル信号Ｓｂ３が出力される。この第３の
ラッチ回路２４Ｃは、上記第３のイネーブル信号Ｓｂ３
の入力に基づいて第２のラッチ回路２４Ｂにて保持され
ているアドレス信号Ｓａｄ（アドレス１）を入力し、一
定期間Ｔｄ保持する。上記第３のイネーブル信号Ｓｂ３
は、読出し用タイミング発生器２０にも供給され、これ
により、該読出し用タイミング発生器２０から第３の読
出しイネーブル信号Ｓｒ３が出力されて、第３のメモリ
１１Ｃに入力される。この場合も、第３のラッチ回路２
４Ｃでのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれ
る該読出しイネーブル信号Ｓｒ３のパルス幅期間におい
て、第３のメモリ１１Ｃが活性化されることになる。
【０１０１】上記第３のラッチ回路２４Ｃへの第３のイ
ネーブル信号Ｓｂ３の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング発生器１８から第４のラッチ回路２４Ｄに対して
第４のイネーブル信号Ｓｂ４が出力される。この第４の
ラッチ回路２４Ｄは、上記第４のイネーブル信号Ｓｂ４
の入力に基づいて第３のラッチ回路２４Ｃにて保持され
ているアドレス信号Ｓａｄ（アドレス１）を入力し、一
定期間Ｔｄ保持する。上記第４のイネーブル信号Ｓｂ４
は、読出し用タイミング発生器２０にも供給され、これ
により、該読出し用タイミング発生器２０から第４の書
込みイネーブル信号Ｓｒ４が出力されて、第４のメモリ
１１Ｄに入力される。この場合も、第４のラッチ回路２
４Ｄでのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれ
る該読出しイネーブル信号Ｓｒ４のパルス幅期間におい
て、第４のメモリ１１Ｄが活性化されることになる。
ネーブル信号Ｓｂ３の出力時点からデータ転送速度に相
当する期間τの経過時点において、第１のシフト用タイ
ミング発生器１８から第４のラッチ回路２４Ｄに対して
第４のイネーブル信号Ｓｂ４が出力される。この第４の
ラッチ回路２４Ｄは、上記第４のイネーブル信号Ｓｂ４
の入力に基づいて第３のラッチ回路２４Ｃにて保持され
ているアドレス信号Ｓａｄ（アドレス１）を入力し、一
定期間Ｔｄ保持する。上記第４のイネーブル信号Ｓｂ４
は、読出し用タイミング発生器２０にも供給され、これ
により、該読出し用タイミング発生器２０から第４の書
込みイネーブル信号Ｓｒ４が出力されて、第４のメモリ
１１Ｄに入力される。この場合も、第４のラッチ回路２
４Ｄでのアドレス信号Ｓａｄの保持期間Ｔｄ内に含まれ
る該読出しイネーブル信号Ｓｒ４のパルス幅期間におい
て、第４のメモリ１１Ｄが活性化されることになる。
【０１０２】一方、第２のシフト用タイミング発生器２
２は、読出し用ゲート回路１６Ｂへの読出し要求信号Ｓ
ｒの入力時点から遅延回路２１にて所定期間ｔｄ遅延さ
れた後に、クロック発生器７からの基準クロックＣＬＫ
が入力され、この基準クロックＣＬＫの入力時点から所
定期間（データ転送速度に相当する期間τ）毎に順序信
号Ｓｃをマルチプレクサ１４に対して出力する。マルチ
プレクサ１４は、上記第２のシフト用タイミング発生器
２２からの順序信号Ｓｃの入力に基づいて所定期間τ毎
に第１〜第４の入力端子φ１〜φ４と出力端子とを順番
に電気的に接続する。
２は、読出し用ゲート回路１６Ｂへの読出し要求信号Ｓ
ｒの入力時点から遅延回路２１にて所定期間ｔｄ遅延さ
れた後に、クロック発生器７からの基準クロックＣＬＫ
が入力され、この基準クロックＣＬＫの入力時点から所
定期間（データ転送速度に相当する期間τ）毎に順序信
号Ｓｃをマルチプレクサ１４に対して出力する。マルチ
プレクサ１４は、上記第２のシフト用タイミング発生器
２２からの順序信号Ｓｃの入力に基づいて所定期間τ毎
に第１〜第４の入力端子φ１〜φ４と出力端子とを順番
に電気的に接続する。
【０１０３】そして、上記第１の読出しイネーブル信号
Ｓｒ１のパルス幅期間において、第１のメモリ１１Ａに
おける記憶領域中、第１のラッチ回路２４Ａにて保持さ
れているアドレス信号Ｓａｄ（アドレス１）が示す格納
アドレスからデータＤＡＴＡ１が読み出され、内部バス
を通じてマルチプレクサ１４の第１の入力端子φ１に供
給される。
Ｓｒ１のパルス幅期間において、第１のメモリ１１Ａに
おける記憶領域中、第１のラッチ回路２４Ａにて保持さ
れているアドレス信号Ｓａｄ（アドレス１）が示す格納
アドレスからデータＤＡＴＡ１が読み出され、内部バス
を通じてマルチプレクサ１４の第１の入力端子φ１に供
給される。
【０１０４】次に、第２の読出しイネーブル信号Ｓｒ２
の所定期間経過後（第１の読出しイネーブル信号Ｓｒ１
のパルス幅の開始時点からデータ転送速度に相当する期
間τの経過後）におけるパルス幅期間において、第２の
メモリ１１Ｂにおける記憶領域中、第２のラッチ回路２
４Ｂにて保持されているアドレス信号Ｓａｄ（アドレス
１）が示す格納アドレスからデータＤＡＴＡ２が読み出
され、内部バスを通じてマルチプレクサ１４の第２の入
力端子φ２に供給される。
の所定期間経過後（第１の読出しイネーブル信号Ｓｒ１
のパルス幅の開始時点からデータ転送速度に相当する期
間τの経過後）におけるパルス幅期間において、第２の
メモリ１１Ｂにおける記憶領域中、第２のラッチ回路２
４Ｂにて保持されているアドレス信号Ｓａｄ（アドレス
１）が示す格納アドレスからデータＤＡＴＡ２が読み出
され、内部バスを通じてマルチプレクサ１４の第２の入
力端子φ２に供給される。
【０１０５】次に、第３の読出しイネーブル信号Ｓｒ３
の所定期間経過後（第２の読出しイネーブル信号Ｓｒ２
のパルス幅の開始時点からデータ転送速度に相当する期
間τの経過後）におけるパルス幅期間において、第３の
メモリ１１Ｃにおける記憶領域中、第３のラッチ回路２
４Ｃにて保持されているアドレス信号Ｓａｄ（アドレス
１）が示す格納アドレスからデータＤＡＴＡ３が読み出
され、内部バスを通じてマルチプレクサ１４の第３の入
力端子φ３に供給される。
の所定期間経過後（第２の読出しイネーブル信号Ｓｒ２
のパルス幅の開始時点からデータ転送速度に相当する期
間τの経過後）におけるパルス幅期間において、第３の
メモリ１１Ｃにおける記憶領域中、第３のラッチ回路２
４Ｃにて保持されているアドレス信号Ｓａｄ（アドレス
１）が示す格納アドレスからデータＤＡＴＡ３が読み出
され、内部バスを通じてマルチプレクサ１４の第３の入
力端子φ３に供給される。
【０１０６】次に、第４の読出しイネーブル信号Ｓｒ４
の所定期間経過後（第３の読出しイネーブル信号Ｓｗ３
のパルス幅の開始時点からデータ転送速度に相当する期
間τの経過後）におけるパルス幅期間において、第４の
メモリ１１Ｄにおける記憶領域中、第４のラッチ回路２
４Ｄにて保持されているアドレス信号Ｓａｄ（アドレス
１）が示す格納アドレスからデータＤＡＴＡ４が読み出
され、内部バスを通じてマルチプレクサ１４の第４の入
力端子φ４に供給される。
の所定期間経過後（第３の読出しイネーブル信号Ｓｗ３
のパルス幅の開始時点からデータ転送速度に相当する期
間τの経過後）におけるパルス幅期間において、第４の
メモリ１１Ｄにおける記憶領域中、第４のラッチ回路２
４Ｄにて保持されているアドレス信号Ｓａｄ（アドレス
１）が示す格納アドレスからデータＤＡＴＡ４が読み出
され、内部バスを通じてマルチプレクサ１４の第４の入
力端子φ４に供給される。
【０１０７】上記第２のシフト用タイミング発生器２２
からの順序信号Ｓｃの出力開始時点は、信号処理装置か
らの読出し要求信号Ｓｒの入力時点から所定期間ｔｄ経
過時点であって、かつ、第１の読出しイネーブル信号Ｓ
ｒ１の出力開始時点から数十ｎｓｅｃ経過時点であり、
最初の順序信号Ｓｃがマルチプレクサ１４に供給された
時点においては、第１の読出しイネーブル信号Ｓｒ１の
パルス幅期間、第１の入力端子φ１に第１のメモリ１１
Ａから読み出されたデータＤＡＴＡ１が供給されている
ため、マルチプレクサ１４の出力端子からは、該第１の
メモリ１１ＡからのデータＤＡＴＡ１がデータ列におけ
る第１のデータとして出力されることになる。この出力
期間は、次の順序信号が供給されるまでの期間、即ちデ
ータ転送速度に相当する期間τである。
からの順序信号Ｓｃの出力開始時点は、信号処理装置か
らの読出し要求信号Ｓｒの入力時点から所定期間ｔｄ経
過時点であって、かつ、第１の読出しイネーブル信号Ｓ
ｒ１の出力開始時点から数十ｎｓｅｃ経過時点であり、
最初の順序信号Ｓｃがマルチプレクサ１４に供給された
時点においては、第１の読出しイネーブル信号Ｓｒ１の
パルス幅期間、第１の入力端子φ１に第１のメモリ１１
Ａから読み出されたデータＤＡＴＡ１が供給されている
ため、マルチプレクサ１４の出力端子からは、該第１の
メモリ１１ＡからのデータＤＡＴＡ１がデータ列におけ
る第１のデータとして出力されることになる。この出力
期間は、次の順序信号が供給されるまでの期間、即ちデ
ータ転送速度に相当する期間τである。
【０１０８】そして、２番目の順序信号Ｓｃがマルチプ
レクサ１４に供給された時点では、第２の読出しイネー
ブル信号Ｓｒ２のパルス幅期間、第２の入力端子φ２に
第２のメモリ１１Ｂから読み出されたデータＤＡＴＡ２
が供給されているため、マルチプレクサ１４の出力端子
からは、該第２のメモリ１１ＢからのデータＤＡＴＡ２
がデータ列における第２のデータとして出力されること
になる。同様に、３番目及び４番目の順序信号Ｓｃが順
次マルチプレクサ１４に供給されることによって、マル
チプレクサ１４の出力端子からは、それぞれ第３のメモ
リ１１ＣからのデータＤＡＴＡ３及び第４のメモリ１１
ＤからのデータＤＡＴＡ４がデータ列における第３のデ
ータ及び第４のデータとして出力されることになる。
レクサ１４に供給された時点では、第２の読出しイネー
ブル信号Ｓｒ２のパルス幅期間、第２の入力端子φ２に
第２のメモリ１１Ｂから読み出されたデータＤＡＴＡ２
が供給されているため、マルチプレクサ１４の出力端子
からは、該第２のメモリ１１ＢからのデータＤＡＴＡ２
がデータ列における第２のデータとして出力されること
になる。同様に、３番目及び４番目の順序信号Ｓｃが順
次マルチプレクサ１４に供給されることによって、マル
チプレクサ１４の出力端子からは、それぞれ第３のメモ
リ１１ＣからのデータＤＡＴＡ３及び第４のメモリ１１
ＤからのデータＤＡＴＡ４がデータ列における第３のデ
ータ及び第４のデータとして出力されることになる。
【０１０９】そして、上記第１のラッチ回路２４Ａでの
アドレス信号Ｓａｄの保持期間Ｔｄが経過する前におい
て、アドレス用タイミング発生器１７からアドレス発生
回路２３に対して更新信号Ｓａが出力され、アドレス発
生回路２３は、該更新信号Ｓａの入力に基づいて格納ア
ドレスが例えば＋１更新されたアドレス信号Ｓａｄ（ア
ドレス２）を発生し、第１のラッチ回路２４Ａに出力す
る。
アドレス信号Ｓａｄの保持期間Ｔｄが経過する前におい
て、アドレス用タイミング発生器１７からアドレス発生
回路２３に対して更新信号Ｓａが出力され、アドレス発
生回路２３は、該更新信号Ｓａの入力に基づいて格納ア
ドレスが例えば＋１更新されたアドレス信号Ｓａｄ（ア
ドレス２）を発生し、第１のラッチ回路２４Ａに出力す
る。
【０１１０】第１のラッチ回路２４Ａは、第１のシフト
用タイミング発生器１８から出力される再度の第１のイ
ネーブル信号Ｓｂ１の入力に基づいてアドレス発生回路
２３からの更新されたアドレス信号Ｓａｄ（アドレス
２）を入力し、一定期間Ｔｄ保持する。そして、この第
１のイネーブル信号Ｓｂ１の入力時点から再び読出し用
タイミング発生器２０から第１のメモリ１１Ａに対して
所定の信号波形（所定期間経過後に立ち下がり所定パル
ス幅期間経過後に立ち上がる信号波形）を有する第１の
読出しイネーブル信号Ｓｒ１が出力され、第１のメモリ
１１Ａが活性化されることになる。
用タイミング発生器１８から出力される再度の第１のイ
ネーブル信号Ｓｂ１の入力に基づいてアドレス発生回路
２３からの更新されたアドレス信号Ｓａｄ（アドレス
２）を入力し、一定期間Ｔｄ保持する。そして、この第
１のイネーブル信号Ｓｂ１の入力時点から再び読出し用
タイミング発生器２０から第１のメモリ１１Ａに対して
所定の信号波形（所定期間経過後に立ち下がり所定パル
ス幅期間経過後に立ち上がる信号波形）を有する第１の
読出しイネーブル信号Ｓｒ１が出力され、第１のメモリ
１１Ａが活性化されることになる。
【０１１１】これによって、第１の読出しイネーブル信
号Ｓｒ１のパルス幅期間において、第１のメモリ１１Ａ
における記憶領域中、第１のラッチ回路２４Ａにて保持
されているアドレス信号Ｓａｄ（アドレス２）が示す格
納アドレスからデータＤＡＴＡ５が読み出され、内部バ
スを通じてマルチプレクサ１４の第１の入力端子φ１に
供給される。
号Ｓｒ１のパルス幅期間において、第１のメモリ１１Ａ
における記憶領域中、第１のラッチ回路２４Ａにて保持
されているアドレス信号Ｓａｄ（アドレス２）が示す格
納アドレスからデータＤＡＴＡ５が読み出され、内部バ
スを通じてマルチプレクサ１４の第１の入力端子φ１に
供給される。
【０１１２】そして、第２のシフト用タイミング発生器
からの５番目の順序信号Ｓｃがマルチプレクサ１４に供
給されている時点においては、第１の読出しイネーブル
信号Ｓｒ１のパルス幅期間、第１の入力端子φ１に第１
のメモリ１１Ａから読み出されたデータＤＡＴＡ５が供
給されているため、マルチプレクサ１４の出力端子から
は、該第１のメモリ１１ＡからのデータＤＡＴＡ５がデ
ータ列における第５のデータとして出力されることにな
る。
からの５番目の順序信号Ｓｃがマルチプレクサ１４に供
給されている時点においては、第１の読出しイネーブル
信号Ｓｒ１のパルス幅期間、第１の入力端子φ１に第１
のメモリ１１Ａから読み出されたデータＤＡＴＡ５が供
給されているため、マルチプレクサ１４の出力端子から
は、該第１のメモリ１１ＡからのデータＤＡＴＡ５がデ
ータ列における第５のデータとして出力されることにな
る。
【０１１３】以下同様に、６番目〜８番目の順序信号Ｓ
ｃが順次マルチプレクサ１４に供給されることによっ
て、マルチプレクサの出力端子からは、それぞれ第２〜
第４のメモリ１１Ｂ〜１１ＤからのデータＤＡＴＡ６〜
ＤＡＴＡ８がデータ列における第６〜第８のデータとし
て順次出力されることになる。
ｃが順次マルチプレクサ１４に供給されることによっ
て、マルチプレクサの出力端子からは、それぞれ第２〜
第４のメモリ１１Ｂ〜１１ＤからのデータＤＡＴＡ６〜
ＤＡＴＡ８がデータ列における第６〜第８のデータとし
て順次出力されることになる。
【０１１４】一般的には、第１のメモリ１１Ａから読み
出されたデータがマルチプレクサ１４からデータ列にお
ける第４ｎ＋１（ｎ＝０，１，２・・・・）のデータと
してデータバスに送出され、第２のメモリ１１Ｂから読
み出されたデータがマルチプレクサ１４からデータ列に
おける第４ｎ＋２のデータとしてデータバスに送出さ
れ、第３のメモリ１１Ｃから読み出されたデータがマル
チプレクサ１４からデータ列における第４ｎ＋３のデー
タとしてデータバスに送出され、第４のメモリ１１Ｄか
ら読み出されたデータがマルチプレクサ１４からデータ
列における第４ｎ＋４のデータとしてデータバスに送出
されることになる。
出されたデータがマルチプレクサ１４からデータ列にお
ける第４ｎ＋１（ｎ＝０，１，２・・・・）のデータと
してデータバスに送出され、第２のメモリ１１Ｂから読
み出されたデータがマルチプレクサ１４からデータ列に
おける第４ｎ＋２のデータとしてデータバスに送出さ
れ、第３のメモリ１１Ｃから読み出されたデータがマル
チプレクサ１４からデータ列における第４ｎ＋３のデー
タとしてデータバスに送出され、第４のメモリ１１Ｄか
ら読み出されたデータがマルチプレクサ１４からデータ
列における第４ｎ＋４のデータとしてデータバスに送出
されることになる。
【０１１５】このように、上記データ読出し処理におい
ては、第１〜第４のメモリ１１Ａ〜１１Ｄに対するアド
レス信号Ｓａｄの供給期間Ｔｄ（第１〜第４のラッチ回
路２４Ａ〜２４Ｄでのアドレス信号Ｓａｄの保持期間Ｔ
ｄに相当する。）を各メモリ１１Ａ〜１１Ｄに対するア
クセス速度に合わせて長い期間に設定したとしても、第
１〜第４のメモリ１１Ａ〜１１Ｄに対する各データの読
出しタイミングを、上記アドレス信号Ｓａｄの供給期間
Ｔｄよりも短くすることが可能となり、連続した大容量
のデータ列を、時間軸を伸長することなく、高速に送出
することができる。従って、第１〜第４のメモリ１１Ａ
〜１１Ｄから読み出されたデータを、データ列の最終点
となるまで保持して、その後に高速に送出するというデ
ータ保持手段及びデータ送出手段を新たに設ける必要が
なくなり、回路構成の簡略化を実現させることができ
る。
ては、第１〜第４のメモリ１１Ａ〜１１Ｄに対するアド
レス信号Ｓａｄの供給期間Ｔｄ（第１〜第４のラッチ回
路２４Ａ〜２４Ｄでのアドレス信号Ｓａｄの保持期間Ｔ
ｄに相当する。）を各メモリ１１Ａ〜１１Ｄに対するア
クセス速度に合わせて長い期間に設定したとしても、第
１〜第４のメモリ１１Ａ〜１１Ｄに対する各データの読
出しタイミングを、上記アドレス信号Ｓａｄの供給期間
Ｔｄよりも短くすることが可能となり、連続した大容量
のデータ列を、時間軸を伸長することなく、高速に送出
することができる。従って、第１〜第４のメモリ１１Ａ
〜１１Ｄから読み出されたデータを、データ列の最終点
となるまで保持して、その後に高速に送出するというデ
ータ保持手段及びデータ送出手段を新たに設ける必要が
なくなり、回路構成の簡略化を実現させることができ
る。
【０１１６】即ち、この実施の形態においては、第１〜
第４のメモリ１１Ａ〜１１Ｄに対するデータの読出しタ
イミングをデータ転送速度に相当する期間τずつずらし
て、第１〜第４のメモリ１１Ａ〜１１Ｄから読み出され
る連続したデータをマルチプレクサ１４を通じてデータ
バスに送出するようにしているため、第１〜第４のメモ
リ１１Ａ〜１１Ｄからのデータの読出しタイミングをデ
ータの転送速度に合わせることが可能となり、しかも、
第１〜第４のメモリ１１Ａ〜１１Ｄから読み出されたデ
ータすべてを保持するためのデータ保持回路を設ける必
要がない。
第４のメモリ１１Ａ〜１１Ｄに対するデータの読出しタ
イミングをデータ転送速度に相当する期間τずつずらし
て、第１〜第４のメモリ１１Ａ〜１１Ｄから読み出され
る連続したデータをマルチプレクサ１４を通じてデータ
バスに送出するようにしているため、第１〜第４のメモ
リ１１Ａ〜１１Ｄからのデータの読出しタイミングをデ
ータの転送速度に合わせることが可能となり、しかも、
第１〜第４のメモリ１１Ａ〜１１Ｄから読み出されたデ
ータすべてを保持するためのデータ保持回路を設ける必
要がない。
【０１１７】次に、第２の実施の形態に係るディスクキ
ャッシュ８について図５〜図７を参照しながら説明す
る。なお、図２と対応するものについては同符号を記
す。
ャッシュ８について図５〜図７を参照しながら説明す
る。なお、図２と対応するものについては同符号を記
す。
【０１１８】この第２の実施の形態に係るディスクキャ
ッシュは、上記第１の実施の形態に係るディスクキャッ
シュとほぼ同じ構成を有するが、以下の点で異なる。
ッシュは、上記第１の実施の形態に係るディスクキャッ
シュとほぼ同じ構成を有するが、以下の点で異なる。
【０１１９】即ち、図５に示すように、書込み用タイミ
ング発生器１９が、信号処理装置３からの書込み要求信
号Ｓｗの入力に基づいて低レベルの書込みイネーブル信
号Ｓｗ１が各メモリ１１Ａ〜１１Ｄに共通に供給される
ように配線接続されている点と、読出し用タイミング発
生器２０が、信号処理装置３からの読出し要求信号Ｓｒ
の入力に基づいて低レベルの読出しイネーブル信号Ｓｒ
１が各メモリ１１Ａ〜１１Ｄに共通に供給されるように
配線接続されている点と、書込み用ゲート回路１６Ａ又
は読出し用ゲート回路１６Ｂからの基準クロックＣＬＫ
の入力に基づいてロー側アクセス信号／ＲＡＳＸ及びコ
ラム側アクセス信号／ＣＡＳＸを出力するロー側クロッ
ク発生器３１及びコラム側クロック発生器３２が付加さ
れている点と、アドレス発生回路２３から出力されるア
ドレス信号Ｓａｄの内容が連続したローアドレスとコラ
ムアドレスである点である。
ング発生器１９が、信号処理装置３からの書込み要求信
号Ｓｗの入力に基づいて低レベルの書込みイネーブル信
号Ｓｗ１が各メモリ１１Ａ〜１１Ｄに共通に供給される
ように配線接続されている点と、読出し用タイミング発
生器２０が、信号処理装置３からの読出し要求信号Ｓｒ
の入力に基づいて低レベルの読出しイネーブル信号Ｓｒ
１が各メモリ１１Ａ〜１１Ｄに共通に供給されるように
配線接続されている点と、書込み用ゲート回路１６Ａ又
は読出し用ゲート回路１６Ｂからの基準クロックＣＬＫ
の入力に基づいてロー側アクセス信号／ＲＡＳＸ及びコ
ラム側アクセス信号／ＣＡＳＸを出力するロー側クロッ
ク発生器３１及びコラム側クロック発生器３２が付加さ
れている点と、アドレス発生回路２３から出力されるア
ドレス信号Ｓａｄの内容が連続したローアドレスとコラ
ムアドレスである点である。
【０１２０】なお、この第２の実施の形態に係るディス
クキャッシュ８に用いられる４つのメモリ１１Ａ〜１１
Ｄは、それぞれごく一般的なアクセスタイミングを有す
るＤＲＡＭにて構成されている。
クキャッシュ８に用いられる４つのメモリ１１Ａ〜１１
Ｄは、それぞれごく一般的なアクセスタイミングを有す
るＤＲＡＭにて構成されている。
【０１２１】次に、この第２の実施の形態に係るディス
クキャッシュ８の信号処理動作、特に信号処理装置３か
らデータバスを通じて送出されたデータ列をこの実施の
形態に係るディスクキャッシュ８を介してハードディス
ク装置４側にデータバスを通じて送出するまでの信号処
理動作を図６及び図７のタイミングチャートも参照しな
がら説明する。
クキャッシュ８の信号処理動作、特に信号処理装置３か
らデータバスを通じて送出されたデータ列をこの実施の
形態に係るディスクキャッシュ８を介してハードディス
ク装置４側にデータバスを通じて送出するまでの信号処
理動作を図６及び図７のタイミングチャートも参照しな
がら説明する。
【０１２２】図６及び図７のタイミングチャートでは、
／ＲＡＳＸ及び／ＣＡＳＸ等のメモリアクセス信号から
順番にタイミングが決まっているようにみえるが、実際
には、各メモリ１１Ａ〜１１Ｄに入力されるデータ及び
各メモリ１１Ａ〜１１Ｄから出力されるデータが周辺回
路の都合により一義的に決められたタイミングになって
いる。従って、各メモリアクセス信号がそれに合わせた
タイミングになっている。
／ＲＡＳＸ及び／ＣＡＳＸ等のメモリアクセス信号から
順番にタイミングが決まっているようにみえるが、実際
には、各メモリ１１Ａ〜１１Ｄに入力されるデータ及び
各メモリ１１Ａ〜１１Ｄから出力されるデータが周辺回
路の都合により一義的に決められたタイミングになって
いる。従って、各メモリアクセス信号がそれに合わせた
タイミングになっている。
【０１２３】今回、各メモリ１１Ａ〜１１Ｄに入力され
るデータ及び各メモリ１１Ａ〜１１Ｄから出力されるデ
ータ共に、基準クロックＣＬＫと同じ転送速度になって
おり、そのままでは各メモリ１１Ａ〜１１Ｄ（ＤＲＡ
Ｍ）に読み書きすることはできない。また、各メモリア
クセス信号やアドレス信号Ｓａｄ等は基準クロックＣＬ
Ｋの周波数２０．８ＭＨｚ＝４８ｎｓｅｃから作成して
ある。
るデータ及び各メモリ１１Ａ〜１１Ｄから出力されるデ
ータ共に、基準クロックＣＬＫと同じ転送速度になって
おり、そのままでは各メモリ１１Ａ〜１１Ｄ（ＤＲＡ
Ｍ）に読み書きすることはできない。また、各メモリア
クセス信号やアドレス信号Ｓａｄ等は基準クロックＣＬ
Ｋの周波数２０．８ＭＨｚ＝４８ｎｓｅｃから作成して
ある。
【０１２４】また、この第２の実施の形態においては、
連続してデータを書き込むため、書込みイネーブル信号
Ｓｗ１を書込み区間全域にわたって低レベル（ＬＯＷ）
とし、書込みタイミングについては、／ＣＡＳＸの立ち
下がりで決めている。つまり、この／ＣＡＳＸの立ち下
がり前後で、データが保持されていればよい。また、一
つのメモリのアクセス時間Ｔａｃは、基準クロックＣＬ
Ｋとの兼ね合いで１９２ｎｓｅｃとしている。
連続してデータを書き込むため、書込みイネーブル信号
Ｓｗ１を書込み区間全域にわたって低レベル（ＬＯＷ）
とし、書込みタイミングについては、／ＣＡＳＸの立ち
下がりで決めている。つまり、この／ＣＡＳＸの立ち下
がり前後で、データが保持されていればよい。また、一
つのメモリのアクセス時間Ｔａｃは、基準クロックＣＬ
Ｋとの兼ね合いで１９２ｎｓｅｃとしている。
【０１２５】そして、／ＲＡＳＸの立ち下がりでローア
ドレスを決め、次に／ＣＡＳＸの立ち下がりでコラムア
ドレスを決めるようにしている。この／ＣＡＳＸの立ち
下がり時に、書込みデータを入力すればよいのである
が、このとき、／ＣＡＳＸの立ち下がりと同時にデータ
が確定すればよく、／ＣＡＳＸの立ち下がり後は、１５
ｎｓｅｃ以上保持すればよい。図６及び図７の例では、
データの転送速度を４８ｎｓｅｃの間隔としているた
め、その間隔のほぼ中心に／ＣＡＳＸがくるようにする
ことで、書込みタイミングを満足することができる。
ドレスを決め、次に／ＣＡＳＸの立ち下がりでコラムア
ドレスを決めるようにしている。この／ＣＡＳＸの立ち
下がり時に、書込みデータを入力すればよいのである
が、このとき、／ＣＡＳＸの立ち下がりと同時にデータ
が確定すればよく、／ＣＡＳＸの立ち下がり後は、１５
ｎｓｅｃ以上保持すればよい。図６及び図７の例では、
データの転送速度を４８ｎｓｅｃの間隔としているた
め、その間隔のほぼ中心に／ＣＡＳＸがくるようにする
ことで、書込みタイミングを満足することができる。
【０１２６】具体的に、この第２の実施の形態に係るデ
ィスクキャッシュ８におけるデータの書込み処理につい
て図６を参照しながら説明すると、信号処理装置３（図
１参照）から制御バスを通じて送出される書込み要求信
号Ｓｗのアドレス発生回路２３への入力に基づいて、当
該アドレス発生回路２３はローアドレス及びコラムアド
レスがシリーズとされたアドレス信号Ｓａｄを発生し、
第１のラッチ回路２４Ａに出力する。第１のラッチ回路
２４Ａは、第１のシフト用タイミング発生器１８からの
第１のイネーブル信号Ｓｂ１（図６の例では、書込み要
求信号Ｓｗの入力時点から３基準クロック期間経過後に
発生）の入力に基づいてアドレス発生回路２３からのア
ドレス信号Ｓａｄを入力し、一定期間Ｔｄ保持する。具
体的には、例えば図６に示すように、最初に入力される
ローアドレスを２基準クロック期間保持し、次いでコラ
ムアドレスを２基準クロック期間保持する。
ィスクキャッシュ８におけるデータの書込み処理につい
て図６を参照しながら説明すると、信号処理装置３（図
１参照）から制御バスを通じて送出される書込み要求信
号Ｓｗのアドレス発生回路２３への入力に基づいて、当
該アドレス発生回路２３はローアドレス及びコラムアド
レスがシリーズとされたアドレス信号Ｓａｄを発生し、
第１のラッチ回路２４Ａに出力する。第１のラッチ回路
２４Ａは、第１のシフト用タイミング発生器１８からの
第１のイネーブル信号Ｓｂ１（図６の例では、書込み要
求信号Ｓｗの入力時点から３基準クロック期間経過後に
発生）の入力に基づいてアドレス発生回路２３からのア
ドレス信号Ｓａｄを入力し、一定期間Ｔｄ保持する。具
体的には、例えば図６に示すように、最初に入力される
ローアドレスを２基準クロック期間保持し、次いでコラ
ムアドレスを２基準クロック期間保持する。
【０１２７】なお、上記一定期間Ｔｄは、再び第１のシ
フト用タイミング発生器１８から第１のラッチ回路２４
Ａに対して第１のイネーブル信号Ｓｂ１が出力されるま
での期間である。このアドレス信号Ｓａｄの保持期間Ｔ
ｄにおいては、該第１のラッチ回路２４Ａにて保持され
ているアドレス信号Ｓａｄが出力ラインを通じて第１の
メモリ１１Ａに印加されることになる。
フト用タイミング発生器１８から第１のラッチ回路２４
Ａに対して第１のイネーブル信号Ｓｂ１が出力されるま
での期間である。このアドレス信号Ｓａｄの保持期間Ｔ
ｄにおいては、該第１のラッチ回路２４Ａにて保持され
ているアドレス信号Ｓａｄが出力ラインを通じて第１の
メモリ１１Ａに印加されることになる。
【０１２８】また、上記信号処理装置３からの書込み要
求信号Ｓｗは、書込み用タイミング発生器１９にも入力
され、該書込み用タイミング発生器１９は、上記書込み
要求信号Ｓｗの入力に基づいて各メモリ１１Ａ〜１１Ｄ
に対して低レベルの書込みイネーブル信号Ｓｗ１を出力
する。
求信号Ｓｗは、書込み用タイミング発生器１９にも入力
され、該書込み用タイミング発生器１９は、上記書込み
要求信号Ｓｗの入力に基づいて各メモリ１１Ａ〜１１Ｄ
に対して低レベルの書込みイネーブル信号Ｓｗ１を出力
する。
【０１２９】一方、ロー側クロック発生器３１は、書込
み用ゲート回路１６Ａからの基準クロックＣＬＫの入力
（立ち下がりの入力）時から該基準クロックＣＬＫを計
数して、低レベルを２基準クロック、高レベルを２基準
クロックの連続したパルス波形を有する第１のロー側の
外部クロック信号／ＲＡＳ１（以下、単に信号／ＲＡＳ
１と記す）を第１のメモリ１１Ａに出力し、該信号／Ｒ
ＡＳ１よりも１基準クロック分位相が遅れた第２のロー
側の外部クロック信号／ＲＡＳ２（以下、単に信号／Ｒ
ＡＳ２と記す）を第２のメモリ１１Ｂに出力し、該信号
／ＲＡＳ２よりも１基準クロック分位相が遅れた第３の
ロー側の外部クロック信号／ＲＡＳ３（以下、単に信号
／ＲＡＳ３と記す）を第３のメモリ１１Ｃに出力し、該
信号／ＲＡＳ３よりも１基準クロック分位相が遅れた第
４のロー側の外部クロック信号／ＲＡＳ４（以下、単に
／ＲＡＳ４と記す）を第４のメモリ１１Ｄに出力する。
み用ゲート回路１６Ａからの基準クロックＣＬＫの入力
（立ち下がりの入力）時から該基準クロックＣＬＫを計
数して、低レベルを２基準クロック、高レベルを２基準
クロックの連続したパルス波形を有する第１のロー側の
外部クロック信号／ＲＡＳ１（以下、単に信号／ＲＡＳ
１と記す）を第１のメモリ１１Ａに出力し、該信号／Ｒ
ＡＳ１よりも１基準クロック分位相が遅れた第２のロー
側の外部クロック信号／ＲＡＳ２（以下、単に信号／Ｒ
ＡＳ２と記す）を第２のメモリ１１Ｂに出力し、該信号
／ＲＡＳ２よりも１基準クロック分位相が遅れた第３の
ロー側の外部クロック信号／ＲＡＳ３（以下、単に信号
／ＲＡＳ３と記す）を第３のメモリ１１Ｃに出力し、該
信号／ＲＡＳ３よりも１基準クロック分位相が遅れた第
４のロー側の外部クロック信号／ＲＡＳ４（以下、単に
／ＲＡＳ４と記す）を第４のメモリ１１Ｄに出力する。
【０１３０】コラム側クロック発生器３２は、書込み用
ゲート回路１６Ａからの基準クロックＣＬＫの入力（立
ち下がりの入力）時から該基準クロックＣＬＫを計数し
て、上記信号／ＲＡＳ１よりも１基準クロック分位相が
遅れたパルス波形を有する第１のコラム側の外部クロッ
ク信号／ＣＡＳ１（以下、単に信号／ＣＡＳ１と記す）
を第１のメモリ１１Ａに出力し、該信号／ＣＡＳ１より
も１基準クロック分位相が遅れた第２のコラム側の外部
クロック信号／ＣＡＳ２（以下、単に信号／ＣＡＳ２と
記す）を第２のメモリ１１Ｂに出力し、該信号／ＣＡＳ
２よりも１基準クロック分位相が遅れた第３のコラム側
の外部クロック信号／ＣＡＳ３（以下、単に信号／ＣＡ
Ｓ３と記す）を第３のメモリ１１Ｃに出力し、該信号／
ＣＡＳ３よりも１基準クロック分位相が遅れた第４のコ
ラム側の外部クロック信号／ＣＡＳ４（以下、単に信号
／ＣＡＳ４と記す）を第４のメモリ１１Ｄに出力する。
ゲート回路１６Ａからの基準クロックＣＬＫの入力（立
ち下がりの入力）時から該基準クロックＣＬＫを計数し
て、上記信号／ＲＡＳ１よりも１基準クロック分位相が
遅れたパルス波形を有する第１のコラム側の外部クロッ
ク信号／ＣＡＳ１（以下、単に信号／ＣＡＳ１と記す）
を第１のメモリ１１Ａに出力し、該信号／ＣＡＳ１より
も１基準クロック分位相が遅れた第２のコラム側の外部
クロック信号／ＣＡＳ２（以下、単に信号／ＣＡＳ２と
記す）を第２のメモリ１１Ｂに出力し、該信号／ＣＡＳ
２よりも１基準クロック分位相が遅れた第３のコラム側
の外部クロック信号／ＣＡＳ３（以下、単に信号／ＣＡ
Ｓ３と記す）を第３のメモリ１１Ｃに出力し、該信号／
ＣＡＳ３よりも１基準クロック分位相が遅れた第４のコ
ラム側の外部クロック信号／ＣＡＳ４（以下、単に信号
／ＣＡＳ４と記す）を第４のメモリ１１Ｄに出力する。
【０１３１】また、上記信号処理装置３は、特に、デー
タ列の書込み時において、データの書込み要求信号Ｓｗ
の出力時点から一定期間経過後にデータ列を送出すると
いう動作を行なう。このタイミングは、クロック発生器
７からの基準クロックＣＬＫの計数に基づいて行なわれ
る。従って、例えば図６に示すように、データの書込み
要求信号Ｓｗの出力から一定期間経過後（図の例では、
５基準クロック期間経過後）に信号処理装置３からデー
タ列がデータバスを通じて出力されることになる。
タ列の書込み時において、データの書込み要求信号Ｓｗ
の出力時点から一定期間経過後にデータ列を送出すると
いう動作を行なう。このタイミングは、クロック発生器
７からの基準クロックＣＬＫの計数に基づいて行なわれ
る。従って、例えば図６に示すように、データの書込み
要求信号Ｓｗの出力から一定期間経過後（図の例では、
５基準クロック期間経過後）に信号処理装置３からデー
タ列がデータバスを通じて出力されることになる。
【０１３２】上記第１のラッチ回路２４Ａへの第１のイ
ネーブル信号Ｓｂ１の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第２のラッチ回路２４Ｂに対して第２のイネーブ
ル信号Ｓｂ２が出力される。この第２のラッチ回路２４
Ｂは、該第２のイネーブル信号Ｓｂ２の入力に基づいて
第１のラッチ回路２４Ａにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
ネーブル信号Ｓｂ１の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第２のラッチ回路２４Ｂに対して第２のイネーブ
ル信号Ｓｂ２が出力される。この第２のラッチ回路２４
Ｂは、該第２のイネーブル信号Ｓｂ２の入力に基づいて
第１のラッチ回路２４Ａにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
【０１３３】上記第２のラッチ回路２４Ｂへの第２のイ
ネーブル信号Ｓｂ２の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第３のラッチ回路２４Ｃに対して第３のイネーブ
ル信号Ｓｂ３が出力される。この第３のラッチ回路２４
Ｃは、該第３のイネーブル信号Ｓｂ３の入力に基づいて
第２のラッチ回路２４Ｂにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
ネーブル信号Ｓｂ２の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第３のラッチ回路２４Ｃに対して第３のイネーブ
ル信号Ｓｂ３が出力される。この第３のラッチ回路２４
Ｃは、該第３のイネーブル信号Ｓｂ３の入力に基づいて
第２のラッチ回路２４Ｂにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
【０１３４】上記第３のラッチ回路２４Ｃへの第３のイ
ネーブル信号Ｓｂ３の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第４のラッチ回路２４Ｄに対して第４のイネーブ
ル信号Ｓｂ４が出力される。この第４のラッチ回路２４
Ｄは、該第４のイネーブル信号Ｓｂ４の入力に基づいて
第３のラッチ回路２４Ｃにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
ネーブル信号Ｓｂ３の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第４のラッチ回路２４Ｄに対して第４のイネーブ
ル信号Ｓｂ４が出力される。この第４のラッチ回路２４
Ｄは、該第４のイネーブル信号Ｓｂ４の入力に基づいて
第３のラッチ回路２４Ｃにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
【０１３５】そして、上記第１のラッチ回路２４Ａへの
第１のイネーブル信号Ｓｂ１の出力時点から１．５基準
クロック分の経過時点において、ロー側クロック発生器
３１からの信号／ＲＡＳ１が立ち下がることから、この
立ち下がり時点において、第１のラッチ回路２４Ａにて
保持されているローアドレス１が第１のメモリ１１Ａに
取り込まれることになる。上記信号／ＲＡＳ１の立ち下
がり時点から１基準クロック経過した時点において、コ
ラム側クロック発生器３２からの信号／ＣＡＳ１が立ち
下がることから、この立ち下がり時点において、第１の
ラッチ回路２４Ａにて保持されているコラムアドレス１
が第１のメモリ１１Ａに取り込まれることになる。
第１のイネーブル信号Ｓｂ１の出力時点から１．５基準
クロック分の経過時点において、ロー側クロック発生器
３１からの信号／ＲＡＳ１が立ち下がることから、この
立ち下がり時点において、第１のラッチ回路２４Ａにて
保持されているローアドレス１が第１のメモリ１１Ａに
取り込まれることになる。上記信号／ＲＡＳ１の立ち下
がり時点から１基準クロック経過した時点において、コ
ラム側クロック発生器３２からの信号／ＣＡＳ１が立ち
下がることから、この立ち下がり時点において、第１の
ラッチ回路２４Ａにて保持されているコラムアドレス１
が第１のメモリ１１Ａに取り込まれることになる。
【０１３６】上記第１のラッチ回路２４Ａにコラムアド
レス１が入力される時点において、データ列における第
１のデータＤＡＴＡ１が第１〜第４のバッファ２５Ａ〜
２５Ｄに入力されることから、上記コラムアドレス１が
取り込まれた時点は、ちょうど第１〜第４のバッファ２
５Ａ〜２５Ｄでの第１のデータＤＡＴＡ１の保持期間
（１基準クロック期間）の中間点となっている。従っ
て、第１のラッチ回路２４Ａにて保持されているコラム
アドレス１が第１のメモリ１１Ａに取り込まれた時点に
おいて、第１のメモリ１１Ａが活性化され、第１のバッ
ファ２５Ａに保持されている第１のデータＤＡＴＡ１が
内部バスを通じて第１のメモリ１１Ａに取り込まれる。
そして、この第１のメモリ１１Ａにおいては、内部バス
から取り込まれた第１のデータＤＡＴＡ１が、その記憶
領域中、第１のラッチ回路２４Ａからのアドレス信号Ｓ
ａｄ（ローアドレス１及びコラムアドレス１）が示す格
納アドレスに書き込まれることになる。
レス１が入力される時点において、データ列における第
１のデータＤＡＴＡ１が第１〜第４のバッファ２５Ａ〜
２５Ｄに入力されることから、上記コラムアドレス１が
取り込まれた時点は、ちょうど第１〜第４のバッファ２
５Ａ〜２５Ｄでの第１のデータＤＡＴＡ１の保持期間
（１基準クロック期間）の中間点となっている。従っ
て、第１のラッチ回路２４Ａにて保持されているコラム
アドレス１が第１のメモリ１１Ａに取り込まれた時点に
おいて、第１のメモリ１１Ａが活性化され、第１のバッ
ファ２５Ａに保持されている第１のデータＤＡＴＡ１が
内部バスを通じて第１のメモリ１１Ａに取り込まれる。
そして、この第１のメモリ１１Ａにおいては、内部バス
から取り込まれた第１のデータＤＡＴＡ１が、その記憶
領域中、第１のラッチ回路２４Ａからのアドレス信号Ｓ
ａｄ（ローアドレス１及びコラムアドレス１）が示す格
納アドレスに書き込まれることになる。
【０１３７】以下同様に、上記第２のラッチ回路２４Ｂ
への第２のイネーブル信号Ｓｂ２の出力時点（第１のイ
ネーブル信号Ｓｂ１の出力時点から１基準クロック経過
後）から１．５基準クロック分の経過時点（信号／ＲＡ
Ｓ２の立ち下がり時点）において、第２のラッチ回路２
４Ｂにて保持されているローアドレス１が第２のメモリ
１１Ｂに取り込まれ、更にこの信号／ＲＡＳ２の立ち下
がり時点から１基準クロック経過した時点（信号／ＣＡ
Ｓ２の立ち下がり時点）において、第２のラッチ回路２
４Ｂにて保持されているコラムアドレス１が第２のメモ
リ１１Ｂに取り込まれることになる。そして、この時点
において、第２のメモリ１１Ｂが活性化され、第２のバ
ッファ２５Ｂに保持されている第２のデータＤＡＴＡ２
が内部バスを通じて第２のメモリ１１Ｂに取り込まれ、
該第２のメモリ１１Ｂの記憶領域中、第２のラッチ回路
２４Ｂからのアドレス信号Ｓａｄ（ローアドレス１及び
コラムアドレス１）が示す格納アドレスに書き込まれる
ことになる。
への第２のイネーブル信号Ｓｂ２の出力時点（第１のイ
ネーブル信号Ｓｂ１の出力時点から１基準クロック経過
後）から１．５基準クロック分の経過時点（信号／ＲＡ
Ｓ２の立ち下がり時点）において、第２のラッチ回路２
４Ｂにて保持されているローアドレス１が第２のメモリ
１１Ｂに取り込まれ、更にこの信号／ＲＡＳ２の立ち下
がり時点から１基準クロック経過した時点（信号／ＣＡ
Ｓ２の立ち下がり時点）において、第２のラッチ回路２
４Ｂにて保持されているコラムアドレス１が第２のメモ
リ１１Ｂに取り込まれることになる。そして、この時点
において、第２のメモリ１１Ｂが活性化され、第２のバ
ッファ２５Ｂに保持されている第２のデータＤＡＴＡ２
が内部バスを通じて第２のメモリ１１Ｂに取り込まれ、
該第２のメモリ１１Ｂの記憶領域中、第２のラッチ回路
２４Ｂからのアドレス信号Ｓａｄ（ローアドレス１及び
コラムアドレス１）が示す格納アドレスに書き込まれる
ことになる。
【０１３８】上記第３のラッチ回路２４Ｃへの第３のイ
ネーブル信号Ｓｂ３の出力時点（第２のイネーブル信号
Ｓｂ２の出力時点から１基準クロック経過後）から１．
５基準クロック分の経過時点（信号／ＲＡＳ３の立ち下
がり時点）において、第３のラッチ回路２４Ｃからのロ
ーアドレス１が第３のメモリ１１Ｃに取り込まれ、更に
この信号／ＲＡＳ３の立ち下がり時点から１基準クロッ
ク経過した時点（信号／ＣＡＳ３の立ち下がり時点）に
おいて、第３のラッチ回路２４Ｃからのコラムアドレス
１が第３のメモリ１１Ｃに取り込まれることになる。そ
して、この時点において、第３のメモリ１１Ｃが活性化
され、第３のバッファ２５Ｃに保持されている第３のデ
ータＤＡＴＡ３が内部バスを通じて第３のメモリ１１Ｃ
に取り込まれ、該第３のメモリ１１Ｃの記憶領域中、第
３のラッチ回路２４Ｃからのアドレス信号Ｓａｄ（ロー
アドレス１及びコラムアドレス１）が示す格納アドレス
に書き込まれることになる。
ネーブル信号Ｓｂ３の出力時点（第２のイネーブル信号
Ｓｂ２の出力時点から１基準クロック経過後）から１．
５基準クロック分の経過時点（信号／ＲＡＳ３の立ち下
がり時点）において、第３のラッチ回路２４Ｃからのロ
ーアドレス１が第３のメモリ１１Ｃに取り込まれ、更に
この信号／ＲＡＳ３の立ち下がり時点から１基準クロッ
ク経過した時点（信号／ＣＡＳ３の立ち下がり時点）に
おいて、第３のラッチ回路２４Ｃからのコラムアドレス
１が第３のメモリ１１Ｃに取り込まれることになる。そ
して、この時点において、第３のメモリ１１Ｃが活性化
され、第３のバッファ２５Ｃに保持されている第３のデ
ータＤＡＴＡ３が内部バスを通じて第３のメモリ１１Ｃ
に取り込まれ、該第３のメモリ１１Ｃの記憶領域中、第
３のラッチ回路２４Ｃからのアドレス信号Ｓａｄ（ロー
アドレス１及びコラムアドレス１）が示す格納アドレス
に書き込まれることになる。
【０１３９】上記第４のラッチ回路２４Ｄへの第４のイ
ネーブル信号Ｓｂ４の出力時点（第３のイネーブル信号
Ｓｂ３の出力時点から１基準クロック経過後）から１．
５基準クロック分の経過時点（信号／ＲＡＳ４の立ち下
がり時点）において、第４のラッチ回路２４Ｄからのロ
ーアドレス１が第４のメモリ１１Ｄに取り込まれ、更に
この信号／ＲＡＳ４の立ち下がり時点から１基準クロッ
ク経過した時点（信号／ＣＡＳ４の立ち下がり時点）に
おいて、第４のラッチ回路２４Ｄからのコラムアドレス
１が第４のメモリ１１Ｄに取り込まれることになる。そ
して、この時点において、第４のメモリ１１Ｄが活性化
され、第４のバッファ２５Ｄに保持されている第４のデ
ータＤＡＴＡ４が内部バスを通じて第４のメモリ１１Ｄ
に取り込まれ、該第４のメモリ１１Ｄの記憶領域中、第
４のラッチ回路２４Ｄからのアドレス信号Ｓａｄ（ロー
アドレス１及びコラムアドレス１）が示す格納アドレス
に書き込まれることになる。
ネーブル信号Ｓｂ４の出力時点（第３のイネーブル信号
Ｓｂ３の出力時点から１基準クロック経過後）から１．
５基準クロック分の経過時点（信号／ＲＡＳ４の立ち下
がり時点）において、第４のラッチ回路２４Ｄからのロ
ーアドレス１が第４のメモリ１１Ｄに取り込まれ、更に
この信号／ＲＡＳ４の立ち下がり時点から１基準クロッ
ク経過した時点（信号／ＣＡＳ４の立ち下がり時点）に
おいて、第４のラッチ回路２４Ｄからのコラムアドレス
１が第４のメモリ１１Ｄに取り込まれることになる。そ
して、この時点において、第４のメモリ１１Ｄが活性化
され、第４のバッファ２５Ｄに保持されている第４のデ
ータＤＡＴＡ４が内部バスを通じて第４のメモリ１１Ｄ
に取り込まれ、該第４のメモリ１１Ｄの記憶領域中、第
４のラッチ回路２４Ｄからのアドレス信号Ｓａｄ（ロー
アドレス１及びコラムアドレス１）が示す格納アドレス
に書き込まれることになる。
【０１４０】そして、上記第１のラッチ回路２４Ａでの
アドレス信号Ｓａｄの保持期間Ｔｄが経過する前におい
て、アドレス用タイミング発生器１７からアドレス発生
回路２３に対して更新信号Ｓａが出力され、アドレス発
生回路２３は該更新信号Ｓａの入力に基づいてローアド
レスのみあるいはコラムアドレスのみ又は両アドレスが
例えば＋１更新されたアドレス信号Ｓａｄ（図示の例で
はローアドレス２及びコラムアドレス２としている）を
発生し、第１のラッチ回路２４Ａに出力する。
アドレス信号Ｓａｄの保持期間Ｔｄが経過する前におい
て、アドレス用タイミング発生器１７からアドレス発生
回路２３に対して更新信号Ｓａが出力され、アドレス発
生回路２３は該更新信号Ｓａの入力に基づいてローアド
レスのみあるいはコラムアドレスのみ又は両アドレスが
例えば＋１更新されたアドレス信号Ｓａｄ（図示の例で
はローアドレス２及びコラムアドレス２としている）を
発生し、第１のラッチ回路２４Ａに出力する。
【０１４１】第１のラッチ回路２４Ａは、第１のシフト
用タイミング発生器１８から出力される再度の第１のイ
ネーブル信号Ｓｂ１の入力に基づいてアドレス発生回路
２３からの更新されたローアドレス２及びコラムアドレ
ス２を入力し、それぞれ一定期間Ｔｄ保持する。そし
て、この第１のイネーブル信号Ｓｂ１の入力時点から
１．５基準クロック分の経過時点（ロー側クロック発生
器３１からの信号／ＲＡＳ１の立ち下がり時点）におい
て、第１のラッチ回路２４Ａからのローアドレス２が第
１のメモリ１１Ａに取り込まれ、更に１基準クロック経
過時点（コラム側クロック発生器３２からの信号／ＣＡ
Ｓ１の立ち下がり時点）において、第１のラッチ回路２
４Ａからのコラムアドレス２が第１のメモリ１１Ａに取
り込まれることによって、第１のバッファ２５Ａにて保
持されている第５のデータＤＡＴＡ５が第１のメモリ１
１Ａに取り込まれることになる。
用タイミング発生器１８から出力される再度の第１のイ
ネーブル信号Ｓｂ１の入力に基づいてアドレス発生回路
２３からの更新されたローアドレス２及びコラムアドレ
ス２を入力し、それぞれ一定期間Ｔｄ保持する。そし
て、この第１のイネーブル信号Ｓｂ１の入力時点から
１．５基準クロック分の経過時点（ロー側クロック発生
器３１からの信号／ＲＡＳ１の立ち下がり時点）におい
て、第１のラッチ回路２４Ａからのローアドレス２が第
１のメモリ１１Ａに取り込まれ、更に１基準クロック経
過時点（コラム側クロック発生器３２からの信号／ＣＡ
Ｓ１の立ち下がり時点）において、第１のラッチ回路２
４Ａからのコラムアドレス２が第１のメモリ１１Ａに取
り込まれることによって、第１のバッファ２５Ａにて保
持されている第５のデータＤＡＴＡ５が第１のメモリ１
１Ａに取り込まれることになる。
【０１４２】以下同様に、データ列における第６のデー
タＤＡＴＡ６が第２のメモリ１１Ｂに書き込まれ、第７
のデータＤＡＴＡ７が第３のメモリ１１Ｃに書き込ま
れ、第８のデータＤＡＴＡ８が第４のメモリ１１Ｄに書
き込まれることになる。
タＤＡＴＡ６が第２のメモリ１１Ｂに書き込まれ、第７
のデータＤＡＴＡ７が第３のメモリ１１Ｃに書き込ま
れ、第８のデータＤＡＴＡ８が第４のメモリ１１Ｄに書
き込まれることになる。
【０１４３】一般的には、第４ｎ＋１（ｎ＝０，１，２
・・・・）のデータが、第１のメモリ１１Ａの記憶領域
中、第１のラッチ回路２４Ａにて保持されているアドレ
ス信号Ｓａｄが示すアドレスに書き込まれ、第４ｎ＋２
のデータが、第２のメモリ１１Ｂの記憶領域中、第２の
ラッチ回路２４Ｂにて保持されているアドレス信号Ｓａ
ｄが示すアドレスに書き込まれ、第４ｎ＋３のデータ
が、第３のメモリ１１Ｃの記憶領域中、第３のラッチ回
路２４Ｃにて保持されているアドレス信号Ｓａｄが示す
アドレスに書き込まれ、第４ｎ＋４のデータが、第４の
メモリ１１Ｄの記憶領域中、第４のラッチ回路２４Ｄに
て保持されているアドレス信号Ｓａｄが示すアドレスに
書き込まれることになる。
・・・・）のデータが、第１のメモリ１１Ａの記憶領域
中、第１のラッチ回路２４Ａにて保持されているアドレ
ス信号Ｓａｄが示すアドレスに書き込まれ、第４ｎ＋２
のデータが、第２のメモリ１１Ｂの記憶領域中、第２の
ラッチ回路２４Ｂにて保持されているアドレス信号Ｓａ
ｄが示すアドレスに書き込まれ、第４ｎ＋３のデータ
が、第３のメモリ１１Ｃの記憶領域中、第３のラッチ回
路２４Ｃにて保持されているアドレス信号Ｓａｄが示す
アドレスに書き込まれ、第４ｎ＋４のデータが、第４の
メモリ１１Ｄの記憶領域中、第４のラッチ回路２４Ｄに
て保持されているアドレス信号Ｓａｄが示すアドレスに
書き込まれることになる。
【０１４４】このように、上記データ書込み処理におい
ては、第１〜第４のメモリ１１Ａ〜１１Ｄに対するアド
レス信号Ｓａｄの印加期間Ｔｄ（第１〜第４のラッチ回
路２４Ａ〜２４Ｄでのアドレス信号Ｓａｄの保持期間に
相当する。）を各メモリ１１Ａ〜１１Ｄに対するアクセ
ス速度に合わせて長い期間（この例では１９２ｎｓｅ
ｃ）に設定したとしても、第１〜第４のメモリ１１Ａ〜
１１Ｄに対する各データの書込みタイミングを、第１〜
第４のバッファ２５Ａ〜２５Ｄに供給されるタイミング
（データの転送速度＝１基準クロック）と同じにするこ
とが可能となり、データバスを通じて高速に供給される
連続した大容量のデータ列を、時間軸を伸長することな
く、それぞれ第１〜第４のメモリ１１Ａ〜１１Ｄにパラ
レルに供給することができる。従って、高速で送られて
くる多数のデータをデータ列の最終点になるまで長い期
間保持するためのバッファ等のデータ保持回路を新たに
設ける必要がなくなり、回路構成の簡略化を実現させる
ことができる。
ては、第１〜第４のメモリ１１Ａ〜１１Ｄに対するアド
レス信号Ｓａｄの印加期間Ｔｄ（第１〜第４のラッチ回
路２４Ａ〜２４Ｄでのアドレス信号Ｓａｄの保持期間に
相当する。）を各メモリ１１Ａ〜１１Ｄに対するアクセ
ス速度に合わせて長い期間（この例では１９２ｎｓｅ
ｃ）に設定したとしても、第１〜第４のメモリ１１Ａ〜
１１Ｄに対する各データの書込みタイミングを、第１〜
第４のバッファ２５Ａ〜２５Ｄに供給されるタイミング
（データの転送速度＝１基準クロック）と同じにするこ
とが可能となり、データバスを通じて高速に供給される
連続した大容量のデータ列を、時間軸を伸長することな
く、それぞれ第１〜第４のメモリ１１Ａ〜１１Ｄにパラ
レルに供給することができる。従って、高速で送られて
くる多数のデータをデータ列の最終点になるまで長い期
間保持するためのバッファ等のデータ保持回路を新たに
設ける必要がなくなり、回路構成の簡略化を実現させる
ことができる。
【０１４５】即ち、この実施の形態においては、第１〜
第４のメモリ１１Ａ〜１１Ｄに対するデータの書込みタ
イミングをデータ転送速度に相当する期間τである１基
準クロックＣＬＫずつずらして、第１〜第４のバッファ
２５Ａ〜２５Ｄに入力される連続したデータを第１〜第
４のメモリ１１Ａ〜１１Ｄに書き込むようにしているた
め、第１〜第４のメモリ１１Ａ〜１１Ｄへのデータの書
込みタイミングをデータの転送速度に合わせることが可
能となり、しかも、第１〜第４のメモリ１１Ａ〜１１Ｄ
に書き込むためのデータすべてを保持するためのデータ
保持回路を設ける必要がない。
第４のメモリ１１Ａ〜１１Ｄに対するデータの書込みタ
イミングをデータ転送速度に相当する期間τである１基
準クロックＣＬＫずつずらして、第１〜第４のバッファ
２５Ａ〜２５Ｄに入力される連続したデータを第１〜第
４のメモリ１１Ａ〜１１Ｄに書き込むようにしているた
め、第１〜第４のメモリ１１Ａ〜１１Ｄへのデータの書
込みタイミングをデータの転送速度に合わせることが可
能となり、しかも、第１〜第４のメモリ１１Ａ〜１１Ｄ
に書き込むためのデータすべてを保持するためのデータ
保持回路を設ける必要がない。
【０１４６】次に、データの読出し処理について図７を
参照しながら説明すると、すでに説明した上記第１の実
施の形態に係るディスクキャッシュ８においては、一般
的なメモリを想定したため、各読出しイネーブル信号Ｓ
ｒ１〜Ｓｒ４の立ち下がりのタイミングでデータの読出
しを行なっているが、この第２の実施の形態に係るディ
スクキャッシュ８においては、上記読出しイネーブル信
号を読出し区間全域にわたって低レベル（ＬＯＷ）と
し、データの読出しタイミングについては、信号／ＣＡ
ＳＸの立ち下がりで決めている。
参照しながら説明すると、すでに説明した上記第１の実
施の形態に係るディスクキャッシュ８においては、一般
的なメモリを想定したため、各読出しイネーブル信号Ｓ
ｒ１〜Ｓｒ４の立ち下がりのタイミングでデータの読出
しを行なっているが、この第２の実施の形態に係るディ
スクキャッシュ８においては、上記読出しイネーブル信
号を読出し区間全域にわたって低レベル（ＬＯＷ）と
し、データの読出しタイミングについては、信号／ＣＡ
ＳＸの立ち下がりで決めている。
【０１４７】このとき、データが確定するのは、信号／
ＣＡＳＸの立ち下がりから約２０ｎｓｅｃ遅れた時点で
あり、その後、信号／ＣＡＳＸが低レベル期間、上記確
定されたデータが出力され続ける。この期間は、本実施
の形態においては約７６ｎｓｅｃ程度としている。
ＣＡＳＸの立ち下がりから約２０ｎｓｅｃ遅れた時点で
あり、その後、信号／ＣＡＳＸが低レベル期間、上記確
定されたデータが出力され続ける。この期間は、本実施
の形態においては約７６ｎｓｅｃ程度としている。
【０１４８】具体的に、この第２の実施の形態に係るデ
ィスクキャッシュ８におけるデータの読出し処理につい
て説明すると、信号処理装置３（図１参照）から制御バ
スを通じて送出される読出し要求信号Ｓｒのアドレス発
生回路２３への入力に基づいて、当該アドレス発生回路
２３はローアドレス及びコラムアドレスがシリーズとさ
れたアドレス信号Ｓａｄを発生し、第１のラッチ回路２
４Ａに出力する。第１のラッチ回路２４Ａは、第１のシ
フト用タイミング発生器１８からの第１のイネーブル信
号Ｓｂ１（図７の例では、読出し要求信号Ｓｒの入力時
点から３基準クロック期間経過後に発生）の入力に基づ
いてアドレス発生回路２３からのアドレス信号Ｓａｄを
入力し、一定期間Ｔｄ保持する。具体的には、例えば図
７に示すように、最初に入力されるローアドレスを２基
準クロック期間保持し、次いでコラムアドレスを２基準
クロック期間保持する。
ィスクキャッシュ８におけるデータの読出し処理につい
て説明すると、信号処理装置３（図１参照）から制御バ
スを通じて送出される読出し要求信号Ｓｒのアドレス発
生回路２３への入力に基づいて、当該アドレス発生回路
２３はローアドレス及びコラムアドレスがシリーズとさ
れたアドレス信号Ｓａｄを発生し、第１のラッチ回路２
４Ａに出力する。第１のラッチ回路２４Ａは、第１のシ
フト用タイミング発生器１８からの第１のイネーブル信
号Ｓｂ１（図７の例では、読出し要求信号Ｓｒの入力時
点から３基準クロック期間経過後に発生）の入力に基づ
いてアドレス発生回路２３からのアドレス信号Ｓａｄを
入力し、一定期間Ｔｄ保持する。具体的には、例えば図
７に示すように、最初に入力されるローアドレスを２基
準クロック期間保持し、次いでコラムアドレスを２基準
クロック期間保持する。
【０１４９】なお、上記一定期間Ｔｄは、再び第１のシ
フト用タイミング発生器１８から第１のラッチ回路２４
Ａに対して第１のイネーブル信号Ｓｂ１が出力されるま
での期間である。このアドレス信号Ｓａｄの保持期間Ｔ
ｄにおいては、該第１のラッチ回路２４Ａにて保持され
ているアドレス信号Ｓａｄが出力ラインを通じて第１の
メモリ１１Ａに印加されることになる。
フト用タイミング発生器１８から第１のラッチ回路２４
Ａに対して第１のイネーブル信号Ｓｂ１が出力されるま
での期間である。このアドレス信号Ｓａｄの保持期間Ｔ
ｄにおいては、該第１のラッチ回路２４Ａにて保持され
ているアドレス信号Ｓａｄが出力ラインを通じて第１の
メモリ１１Ａに印加されることになる。
【０１５０】また、上記信号処理装置３からの読出し要
求信号Ｓｒは、読出し用タイミング発生器２０にも入力
され、該読出し用タイミング発生器２０は、上記読出し
要求信号Ｓｒの入力に基づいて各メモリ１１Ａ〜１１Ｄ
に対して低レベルの読出しイネーブル信号Ｓｒ１を出力
する。
求信号Ｓｒは、読出し用タイミング発生器２０にも入力
され、該読出し用タイミング発生器２０は、上記読出し
要求信号Ｓｒの入力に基づいて各メモリ１１Ａ〜１１Ｄ
に対して低レベルの読出しイネーブル信号Ｓｒ１を出力
する。
【０１５１】一方、ロー側クロック発生器３１は、読出
し用ゲート回路１６Ｂからの基準クロックＣＬＫの入力
（立ち下がりの入力）時から該基準クロックＣＬＫを計
数して、低レベルを２基準クロック、高レベルを２基準
クロックの連続したパルス波形を有する信号／ＲＡＳ１
を第１のメモリ１１Ａに出力し、該信号／ＲＡＳ１より
も１基準クロック分位相が遅れた信号／ＲＡＳ２を第２
のメモリ１１Ｂに出力し、該信号／ＲＡＳ２よりも１基
準クロック分位相が遅れた信号／ＲＡＳ３を第３のメモ
リ１１Ｃに出力し、該信号／ＲＡＳ３よりも１基準クロ
ック分位相が遅れた信号／ＲＡＳ４を第４のメモリ１１
Ｄに出力する。
し用ゲート回路１６Ｂからの基準クロックＣＬＫの入力
（立ち下がりの入力）時から該基準クロックＣＬＫを計
数して、低レベルを２基準クロック、高レベルを２基準
クロックの連続したパルス波形を有する信号／ＲＡＳ１
を第１のメモリ１１Ａに出力し、該信号／ＲＡＳ１より
も１基準クロック分位相が遅れた信号／ＲＡＳ２を第２
のメモリ１１Ｂに出力し、該信号／ＲＡＳ２よりも１基
準クロック分位相が遅れた信号／ＲＡＳ３を第３のメモ
リ１１Ｃに出力し、該信号／ＲＡＳ３よりも１基準クロ
ック分位相が遅れた信号／ＲＡＳ４を第４のメモリ１１
Ｄに出力する。
【０１５２】コラム側クロック発生器３２は、読出し用
ゲート回路１６Ｂからの基準クロックＣＬＫの入力（立
ち下がりの入力）時から該基準クロックＣＬＫを計数し
て、信号／ＲＡＳ１よりも１基準クロック分位相が遅れ
たパルス波形を有する信号／ＣＡＳ１を第１のメモリ１
１Ａに出力し、該信号／ＣＡＳ１よりも１基準クロック
分位相が遅れた信号／ＣＡＳ２を第２のメモリ１１Ｂに
出力し、該信号／ＣＡＳ２よりも１基準クロック分位相
が遅れた信号／ＣＡＳ３を第３のメモリ１１Ｃに出力
し、該信号／ＣＡＳ３よりも１基準クロック分位相が遅
れた信号／ＣＡＳ４を第４のメモリ１１Ｄに出力する。
ゲート回路１６Ｂからの基準クロックＣＬＫの入力（立
ち下がりの入力）時から該基準クロックＣＬＫを計数し
て、信号／ＲＡＳ１よりも１基準クロック分位相が遅れ
たパルス波形を有する信号／ＣＡＳ１を第１のメモリ１
１Ａに出力し、該信号／ＣＡＳ１よりも１基準クロック
分位相が遅れた信号／ＣＡＳ２を第２のメモリ１１Ｂに
出力し、該信号／ＣＡＳ２よりも１基準クロック分位相
が遅れた信号／ＣＡＳ３を第３のメモリ１１Ｃに出力
し、該信号／ＣＡＳ３よりも１基準クロック分位相が遅
れた信号／ＣＡＳ４を第４のメモリ１１Ｄに出力する。
【０１５３】上記第１のラッチ回路２４Ａへの第１のイ
ネーブル信号Ｓｂ１の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第２のラッチ回路２４Ｂに対して第２のイネーブ
ル信号Ｓｂ２が出力される。この第２のラッチ回路２４
Ｂは、該第２のイネーブル信号Ｓｂ２の入力に基づいて
第１のラッチ回路２４Ａにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
ネーブル信号Ｓｂ１の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第２のラッチ回路２４Ｂに対して第２のイネーブ
ル信号Ｓｂ２が出力される。この第２のラッチ回路２４
Ｂは、該第２のイネーブル信号Ｓｂ２の入力に基づいて
第１のラッチ回路２４Ａにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
【０１５４】上記第２のラッチ回路２４Ｂへの第２のイ
ネーブル信号Ｓｂ２の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第３のラッチ回路２４Ｃに対して第３のイネーブ
ル信号Ｓｂ３が出力される。この第３のラッチ回路２４
Ｃは、該第３のイネーブル信号Ｓｂ３の入力に基づいて
第２のラッチ回路２４Ｂにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
ネーブル信号Ｓｂ２の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第３のラッチ回路２４Ｃに対して第３のイネーブ
ル信号Ｓｂ３が出力される。この第３のラッチ回路２４
Ｃは、該第３のイネーブル信号Ｓｂ３の入力に基づいて
第２のラッチ回路２４Ｂにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
【０１５５】上記第３のラッチ回路２４Ｃへの第３のイ
ネーブル信号Ｓｂ３の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第４のラッチ回路２４Ｄに対して第４のイネーブ
ル信号Ｓｂ４が出力される。この第４のラッチ回路２４
Ｄは、該第４のイネーブル信号Ｓｂ４の入力に基づいて
第３のラッチ回路２４Ｃにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
ネーブル信号Ｓｂ３の出力時点から１基準クロック分の
経過時点において、第１のシフト用タイミング発生器１
８から第４のラッチ回路２４Ｄに対して第４のイネーブ
ル信号Ｓｂ４が出力される。この第４のラッチ回路２４
Ｄは、該第４のイネーブル信号Ｓｂ４の入力に基づいて
第３のラッチ回路２４Ｃにて保持されているアドレス信
号Ｓａｄを入力し、一定期間Ｔｄ保持する。
【０１５６】そして、上記第１のラッチ回路２４Ａへの
第１のイネーブル信号Ｓｂ１の出力時点から１．５基準
クロック分の経過時点において、ロー側クロック発生器
３１からの信号／ＲＡＳ１が立ち下がることから、この
立ち下がり時点において、第１のラッチ回路２４Ａにて
保持されているローアドレス１が第１のメモリ１１Ａに
取り込まれることになる。上記信号／ＲＡＳ１の立ち下
がり時点から１基準クロック経過した時点において、コ
ラム側クロック発生器３２からの信号／ＣＡＳ１が立ち
下がることから、この立ち下がり時点において、第１の
ラッチ回路２４Ａにて保持されているコラムアドレス１
が第１のメモリ１１Ａに取り込まれることになる。
第１のイネーブル信号Ｓｂ１の出力時点から１．５基準
クロック分の経過時点において、ロー側クロック発生器
３１からの信号／ＲＡＳ１が立ち下がることから、この
立ち下がり時点において、第１のラッチ回路２４Ａにて
保持されているローアドレス１が第１のメモリ１１Ａに
取り込まれることになる。上記信号／ＲＡＳ１の立ち下
がり時点から１基準クロック経過した時点において、コ
ラム側クロック発生器３２からの信号／ＣＡＳ１が立ち
下がることから、この立ち下がり時点において、第１の
ラッチ回路２４Ａにて保持されているコラムアドレス１
が第１のメモリ１１Ａに取り込まれることになる。
【０１５７】上記第１のラッチ回路２４Ａにコラムアド
レス１が入力される時点において、第１のメモリ１１Ａ
が活性化され、この第１のメモリ１１Ａに記憶されてい
るデータ中、第１のラッチ回路２４Ａからのアドレス信
号Ｓａｄ（ローアドレス１及びコラムアドレス１）が示
す格納アドレスに記憶されているデータＤＡＴＡ１がデ
ータ列の第１のデータとして読み出され、この読出し時
点から約２０ｎｓｅｃ経過後において読出しデータＤＡ
ＴＡ１が確定し、後段のマルチプレクサ１４の第１の入
力端子φ１に印加される。この確定データＤＡＴＡ１
は、信号／ＣＡＳ１が立ち上がりまでの期間、即ち、図
７の例では約７６ｎｓｅｃほど上記第１の入力端子φ１
に印加され続ける。
レス１が入力される時点において、第１のメモリ１１Ａ
が活性化され、この第１のメモリ１１Ａに記憶されてい
るデータ中、第１のラッチ回路２４Ａからのアドレス信
号Ｓａｄ（ローアドレス１及びコラムアドレス１）が示
す格納アドレスに記憶されているデータＤＡＴＡ１がデ
ータ列の第１のデータとして読み出され、この読出し時
点から約２０ｎｓｅｃ経過後において読出しデータＤＡ
ＴＡ１が確定し、後段のマルチプレクサ１４の第１の入
力端子φ１に印加される。この確定データＤＡＴＡ１
は、信号／ＣＡＳ１が立ち上がりまでの期間、即ち、図
７の例では約７６ｎｓｅｃほど上記第１の入力端子φ１
に印加され続ける。
【０１５８】以下同様に、上記第２のラッチ回路２４Ｂ
への第２のイネーブル信号Ｓｂ２の出力時点（第１のイ
ネーブル信号Ｓｂ１の出力時点から１基準クロック経過
後）から１．５基準クロック分の経過時点（信号／ＲＡ
Ｓ２の立ち下がり時点）において、第２のラッチ回路２
４Ｂにて保持されているローアドレス１が第２のメモリ
１１Ｂに取り込まれ、更にこの信号／ＲＡＳ２の立ち下
がり時点から１基準クロック経過した時点（信号／ＣＡ
Ｓ２の立ち下がり時点）において、第２のラッチ回路２
４Ｂにて保持されているコラムアドレス１が第２のメモ
リ１１Ｂに取り込まれることになる。
への第２のイネーブル信号Ｓｂ２の出力時点（第１のイ
ネーブル信号Ｓｂ１の出力時点から１基準クロック経過
後）から１．５基準クロック分の経過時点（信号／ＲＡ
Ｓ２の立ち下がり時点）において、第２のラッチ回路２
４Ｂにて保持されているローアドレス１が第２のメモリ
１１Ｂに取り込まれ、更にこの信号／ＲＡＳ２の立ち下
がり時点から１基準クロック経過した時点（信号／ＣＡ
Ｓ２の立ち下がり時点）において、第２のラッチ回路２
４Ｂにて保持されているコラムアドレス１が第２のメモ
リ１１Ｂに取り込まれることになる。
【０１５９】そして、この時点において、第２のメモリ
１１Ｂが活性化され、この第２のメモリ１１Ｂに記憶さ
れているデータ中、第２のラッチ回路２４Ｂからのアド
レス信号Ｓｂ２（ローアドレス１及びコラムアドレス
１）が示す格納アドレスに記憶されているデータＤＡＴ
Ａ２がデータ列の第２のデータとして読み出され、この
読出し時点から約２０ｎｓｅｃ経過後において読出しデ
ータＤＡＴＡ２が確定し、後段のマルチプレクサ１４の
第２の入力端子φ２に印加される。この確定データＤＡ
ＴＡ２は、信号／ＣＡＳ２が立ち上がりまでの期間ほど
上記第２の入力端子φ２に印加され続ける。
１１Ｂが活性化され、この第２のメモリ１１Ｂに記憶さ
れているデータ中、第２のラッチ回路２４Ｂからのアド
レス信号Ｓｂ２（ローアドレス１及びコラムアドレス
１）が示す格納アドレスに記憶されているデータＤＡＴ
Ａ２がデータ列の第２のデータとして読み出され、この
読出し時点から約２０ｎｓｅｃ経過後において読出しデ
ータＤＡＴＡ２が確定し、後段のマルチプレクサ１４の
第２の入力端子φ２に印加される。この確定データＤＡ
ＴＡ２は、信号／ＣＡＳ２が立ち上がりまでの期間ほど
上記第２の入力端子φ２に印加され続ける。
【０１６０】上記第３のラッチ回路２４Ｃへの第３のイ
ネーブル信号Ｓｂ３の出力時点（第２のイネーブル信号
Ｓｂ２の出力時点から１基準クロック経過後）から１．
５基準クロック分の経過時点（信号／ＲＡＳ３の立ち下
がり時点）において、第３のラッチ回路２４Ｃにて保持
されているローアドレス１が第３のメモリ１１Ｃに取り
込まれ、更にこの信号／ＲＡＳ３の立ち下がり時点から
１基準クロック経過した時点（信号／ＣＡＳ３の立ち下
がり時点）において、第３のラッチ回路２４Ｃにて保持
されているコラムアドレス１が第３のメモリ１１Ｃに取
り込まれることになる。
ネーブル信号Ｓｂ３の出力時点（第２のイネーブル信号
Ｓｂ２の出力時点から１基準クロック経過後）から１．
５基準クロック分の経過時点（信号／ＲＡＳ３の立ち下
がり時点）において、第３のラッチ回路２４Ｃにて保持
されているローアドレス１が第３のメモリ１１Ｃに取り
込まれ、更にこの信号／ＲＡＳ３の立ち下がり時点から
１基準クロック経過した時点（信号／ＣＡＳ３の立ち下
がり時点）において、第３のラッチ回路２４Ｃにて保持
されているコラムアドレス１が第３のメモリ１１Ｃに取
り込まれることになる。
【０１６１】そして、この時点において、第３のメモリ
１１Ｃが活性化され、この第３のメモリ１１Ｃに記憶さ
れているデータ中、第３のラッチ回路２４Ｃからのアド
レス信号Ｓａｄ（ローアドレス１及びコラムアドレス
１）が示す格納アドレスに記憶されているデータＤＡＴ
Ａ３がデータ列の第３のデータとして読み出され、この
読出し時点から約２０ｎｓｅｃ経過後において読出しデ
ータＤＡＴＡ３が確定し、後段のマルチプレクサ１４の
第３の入力端子φ３に印加される。この確定データＤＡ
ＴＡ３は、信号／ＣＡＳ３が立ち上がりまでの期間ほど
上記第３の入力端子φ３に印加され続ける。
１１Ｃが活性化され、この第３のメモリ１１Ｃに記憶さ
れているデータ中、第３のラッチ回路２４Ｃからのアド
レス信号Ｓａｄ（ローアドレス１及びコラムアドレス
１）が示す格納アドレスに記憶されているデータＤＡＴ
Ａ３がデータ列の第３のデータとして読み出され、この
読出し時点から約２０ｎｓｅｃ経過後において読出しデ
ータＤＡＴＡ３が確定し、後段のマルチプレクサ１４の
第３の入力端子φ３に印加される。この確定データＤＡ
ＴＡ３は、信号／ＣＡＳ３が立ち上がりまでの期間ほど
上記第３の入力端子φ３に印加され続ける。
【０１６２】上記第４のラッチ回路２４Ｄへの第４のイ
ネーブル信号Ｓｂ４の出力時点（第３のイネーブル信号
Ｓｂ３の出力時点から１基準クロック経過後）から１．
５基準クロック分の経過時点（信号／ＲＡＳ４の立ち下
がり時点）において、第４のラッチ回路２４Ｄにて保持
されているローアドレス１が第４のメモリ１１Ｄに取り
込まれ、更にこの信号／ＲＡＳ４の立ち下がり時点から
１基準クロック経過した時点（信号／ＣＡＳ４の立ち下
がり時点）において、第４のラッチ回路２４Ｄにて保持
されているコラムアドレス１が第４のメモリ１１Ｄに取
り込まれることになる。
ネーブル信号Ｓｂ４の出力時点（第３のイネーブル信号
Ｓｂ３の出力時点から１基準クロック経過後）から１．
５基準クロック分の経過時点（信号／ＲＡＳ４の立ち下
がり時点）において、第４のラッチ回路２４Ｄにて保持
されているローアドレス１が第４のメモリ１１Ｄに取り
込まれ、更にこの信号／ＲＡＳ４の立ち下がり時点から
１基準クロック経過した時点（信号／ＣＡＳ４の立ち下
がり時点）において、第４のラッチ回路２４Ｄにて保持
されているコラムアドレス１が第４のメモリ１１Ｄに取
り込まれることになる。
【０１６３】そして、この時点において、第４のメモリ
１１Ｄが活性化され、この第４のメモリ１１Ｄに記憶さ
れているデータ中、第４のラッチ回路２４Ｄからのアド
レス信号Ｓａｄ（ローアドレス１及びコラムアドレス
１）が示す格納アドレスに記憶されているデータＤＡＴ
Ａ４がデータ列の第４のデータとして読み出され、この
読出し時点から約２０ｎｓｅｃ経過後において読出しデ
ータＤＡＴＡ４が確定し、後段のマルチプレクサ１４の
第４の入力端子φ４に印加される。この確定データＤＡ
ＴＡ４は、信号／ＣＡＳ４が立ち上がりまでの期間ほど
上記第４の入力端子φ４に印加され続ける。
１１Ｄが活性化され、この第４のメモリ１１Ｄに記憶さ
れているデータ中、第４のラッチ回路２４Ｄからのアド
レス信号Ｓａｄ（ローアドレス１及びコラムアドレス
１）が示す格納アドレスに記憶されているデータＤＡＴ
Ａ４がデータ列の第４のデータとして読み出され、この
読出し時点から約２０ｎｓｅｃ経過後において読出しデ
ータＤＡＴＡ４が確定し、後段のマルチプレクサ１４の
第４の入力端子φ４に印加される。この確定データＤＡ
ＴＡ４は、信号／ＣＡＳ４が立ち上がりまでの期間ほど
上記第４の入力端子φ４に印加され続ける。
【０１６４】上記第２のシフト用タイミング発生器２２
からの順序信号Ｓｃの出力開始時点は、読出し要求信号
Ｓｒの入力時点から例えば６基準クロック経過時点であ
り、最初の順序信号Ｓｃがマルチプレクサ１４に供給さ
れた時点においては、第１のメモリ１１Ａから読み出さ
れた確定データＤＡＴＡ１が第１の入力端子φ１に印加
されていることから、マルチプレクサ１４の出力端子か
らは、該第１のメモリ１１Ａからの確定データＤＡＴＡ
１がデータ列における第１のデータとして出力されるこ
とになる。この出力期間は、次の順序信号Ｓｃが供給さ
れるまでの期間、即ちデータ転送速度に相当する期間τ
（１基準クロック期間）である。
からの順序信号Ｓｃの出力開始時点は、読出し要求信号
Ｓｒの入力時点から例えば６基準クロック経過時点であ
り、最初の順序信号Ｓｃがマルチプレクサ１４に供給さ
れた時点においては、第１のメモリ１１Ａから読み出さ
れた確定データＤＡＴＡ１が第１の入力端子φ１に印加
されていることから、マルチプレクサ１４の出力端子か
らは、該第１のメモリ１１Ａからの確定データＤＡＴＡ
１がデータ列における第１のデータとして出力されるこ
とになる。この出力期間は、次の順序信号Ｓｃが供給さ
れるまでの期間、即ちデータ転送速度に相当する期間τ
（１基準クロック期間）である。
【０１６５】そして、２番目の順序信号Ｓｃがマルチプ
レクサ１４に供給された時点では、第２のメモリ１１Ｂ
から読み出された確定データＤＡＴＡ２が第２の入力端
子φ２に印加されているため、マルチプレクサ１４の出
力端子からは、該第２のメモリ１１Ｂからの確定データ
ＤＡＴＡ２がデータ列における第２のデータとして出力
されることになる。同様に、３番目及び４番目の順序信
号Ｓｃが順次マルチプレクサ１４に供給されることによ
って、マルチプレクサ１４の出力端子からは、それぞれ
第３のメモリ１１Ｃからの確定データＤＡＴＡ３及び第
４のメモリ１１Ｄからの確定データＤＡＴＡ４がデータ
列における第３のデータ及び第４のデータとして出力さ
れることになる。
レクサ１４に供給された時点では、第２のメモリ１１Ｂ
から読み出された確定データＤＡＴＡ２が第２の入力端
子φ２に印加されているため、マルチプレクサ１４の出
力端子からは、該第２のメモリ１１Ｂからの確定データ
ＤＡＴＡ２がデータ列における第２のデータとして出力
されることになる。同様に、３番目及び４番目の順序信
号Ｓｃが順次マルチプレクサ１４に供給されることによ
って、マルチプレクサ１４の出力端子からは、それぞれ
第３のメモリ１１Ｃからの確定データＤＡＴＡ３及び第
４のメモリ１１Ｄからの確定データＤＡＴＡ４がデータ
列における第３のデータ及び第４のデータとして出力さ
れることになる。
【０１６６】そして、上記第１のラッチ回路２４Ａでの
アドレス信号Ｓａｄの保持期間Ｔｄが経過する前におい
て、アドレス用タイミング発生器１７からアドレス発生
回路２３に対して更新信号Ｓａが出力され、アドレス発
生回路２３は、該更新信号Ｓａの入力に基づいてローア
ドレスのみあるいはコラムアドレスのみ又は両アドレス
が例えば＋１更新されたアドレス信号Ｓａｄ（図示の例
ではローアドレス２及びコラムアドレス２としている）
を発生し、第１のラッチ回路２４Ａに出力する。
アドレス信号Ｓａｄの保持期間Ｔｄが経過する前におい
て、アドレス用タイミング発生器１７からアドレス発生
回路２３に対して更新信号Ｓａが出力され、アドレス発
生回路２３は、該更新信号Ｓａの入力に基づいてローア
ドレスのみあるいはコラムアドレスのみ又は両アドレス
が例えば＋１更新されたアドレス信号Ｓａｄ（図示の例
ではローアドレス２及びコラムアドレス２としている）
を発生し、第１のラッチ回路２４Ａに出力する。
【０１６７】第１のラッチ回路２４Ａは、第１のシフト
用タイミング発生器１８から出力される再度の第１のイ
ネーブル信号Ｓｂ１の入力に基づいてアドレス発生回路
２３からの更新されたローアドレス２及びコラムアドレ
ス２を入力し、それぞれ一定期間Ｔｄ保持する。そし
て、この第１のイネーブル信号Ｓｂ１の入力時点から
１．５基準クロック分の経過時点（ロー側クロック発生
器３１からの信号／ＲＡＳ１の立ち下がり時点）におい
て、第１のラッチ回路２４Ａからのローアドレス２が第
１のメモリ１１Ａに取り込まれ、更に１基準クロック経
過時点（コラム側クロック発生器３２からの信号／ＣＡ
Ｓ１の立ち下がり時点）において、第１のメモリ１１Ａ
が活性化され、この第１のメモリ１１Ａに記憶されてい
るデータ中、第１のラッチ回路２４Ａからのアドレス信
号Ｓａｄ（ローアドレス２及びコラムアドレス２）が示
す格納アドレスに記憶されているデータＤＡＴＡ５がデ
ータ列の第５のデータとして読み出され、この読出し時
点から約２０ｎｓｅｃ経過後において読出しデータＤＡ
ＴＡ５が確定し、後段のマルチプレクサ１４の第１の入
力端子φ１に印加される。この確定データＤＡＴＡ５
は、信号／ＣＡＳ１が立ち上がりまでの期間（約７６ｎ
ｓｅｃ）ほど上記第１の入力端子φ１に印加され続け
る。
用タイミング発生器１８から出力される再度の第１のイ
ネーブル信号Ｓｂ１の入力に基づいてアドレス発生回路
２３からの更新されたローアドレス２及びコラムアドレ
ス２を入力し、それぞれ一定期間Ｔｄ保持する。そし
て、この第１のイネーブル信号Ｓｂ１の入力時点から
１．５基準クロック分の経過時点（ロー側クロック発生
器３１からの信号／ＲＡＳ１の立ち下がり時点）におい
て、第１のラッチ回路２４Ａからのローアドレス２が第
１のメモリ１１Ａに取り込まれ、更に１基準クロック経
過時点（コラム側クロック発生器３２からの信号／ＣＡ
Ｓ１の立ち下がり時点）において、第１のメモリ１１Ａ
が活性化され、この第１のメモリ１１Ａに記憶されてい
るデータ中、第１のラッチ回路２４Ａからのアドレス信
号Ｓａｄ（ローアドレス２及びコラムアドレス２）が示
す格納アドレスに記憶されているデータＤＡＴＡ５がデ
ータ列の第５のデータとして読み出され、この読出し時
点から約２０ｎｓｅｃ経過後において読出しデータＤＡ
ＴＡ５が確定し、後段のマルチプレクサ１４の第１の入
力端子φ１に印加される。この確定データＤＡＴＡ５
は、信号／ＣＡＳ１が立ち上がりまでの期間（約７６ｎ
ｓｅｃ）ほど上記第１の入力端子φ１に印加され続け
る。
【０１６８】そして、５番目の順序信号Ｓｃがマルチプ
レクサ１４に供給されている時点において、第１の入力
端子φ１に第１のメモリ１１Ａから読み出された確定デ
ータＤＡＴＡ５が供給されているため、マルチプレクサ
１４の出力端子からは、該第１のメモリ１１Ａからのデ
ータＤＡＴＡ５がデータ列における第５のデータとして
出力されることになる。
レクサ１４に供給されている時点において、第１の入力
端子φ１に第１のメモリ１１Ａから読み出された確定デ
ータＤＡＴＡ５が供給されているため、マルチプレクサ
１４の出力端子からは、該第１のメモリ１１Ａからのデ
ータＤＡＴＡ５がデータ列における第５のデータとして
出力されることになる。
【０１６９】以下同様に、６番目〜８番目の順序信号Ｓ
ｃが順次マルチプレクサ１４に供給されることによっ
て、マルチプレクサ１４の出力端子からは、それぞれ第
２〜第４のメモリ１１Ｂ〜１１ＤからのデータＤＡＴＡ
６〜ＤＡＴＡ８がデータ列における第６〜第８のデータ
として順次出力されることになる。
ｃが順次マルチプレクサ１４に供給されることによっ
て、マルチプレクサ１４の出力端子からは、それぞれ第
２〜第４のメモリ１１Ｂ〜１１ＤからのデータＤＡＴＡ
６〜ＤＡＴＡ８がデータ列における第６〜第８のデータ
として順次出力されることになる。
【０１７０】一般的には、第１のメモリ１１Ａから読み
出されたデータがマルチプレクサ１４からデータ列にお
ける第４ｎ＋１（ｎ＝０，１，２・・・・）のデータと
してデータバスに送出され、第２のメモリ１１Ｂから読
み出されたデータがマルチプレクサ１４からデータ列に
おける第４ｎ＋２のデータとしてデータバスに送出さ
れ、第３のメモリ１１Ｃから読み出されたデータがマル
チプレクサ１４からデータ列における第４ｎ＋３のデー
タとしてデータバスに送出され、第４のメモリ１１Ｄか
ら読み出されたデータがマルチプレクサ１４からデータ
列における第４ｎ＋４のデータとしてデータバスに送出
されることになる。
出されたデータがマルチプレクサ１４からデータ列にお
ける第４ｎ＋１（ｎ＝０，１，２・・・・）のデータと
してデータバスに送出され、第２のメモリ１１Ｂから読
み出されたデータがマルチプレクサ１４からデータ列に
おける第４ｎ＋２のデータとしてデータバスに送出さ
れ、第３のメモリ１１Ｃから読み出されたデータがマル
チプレクサ１４からデータ列における第４ｎ＋３のデー
タとしてデータバスに送出され、第４のメモリ１１Ｄか
ら読み出されたデータがマルチプレクサ１４からデータ
列における第４ｎ＋４のデータとしてデータバスに送出
されることになる。
【０１７１】このように、上記データ読出し処理におい
ては、第１〜第４のメモリ１１Ａ〜１１Ｄに対するアド
レス信号Ｓａｄの供給期間Ｔｄ（第１〜第４のラッチ回
路２４Ａ〜２４Ｄでのアドレス信号Ｓａｄの保持期間Ｔ
ｄに相当する。）を各メモリ１１Ａ〜１１Ｄに対するア
クセス速度に合わせて長い期間（この例では１９２ｎｓ
ｅｃ）に設定したとしても、第１〜第４のメモリ１１Ａ
〜１１Ｄに対する各データの読出しタイミングを、上記
アドレス信号Ｓａｄの供給期間Ｔｄよりも短くすること
が可能となり、連続した大容量のデータ列を、時間軸を
伸長することなく、高速に送出することができる。従っ
て、第１〜第４のメモリ１１Ａ〜１１Ｄから読み出され
たデータを、データ列の最終点となるまで保持して、そ
の後に高速に送出するというデータ保持手段及びデータ
送出手段を新たに設ける必要がなくなり、回路構成の簡
略化を実現させることができる。
ては、第１〜第４のメモリ１１Ａ〜１１Ｄに対するアド
レス信号Ｓａｄの供給期間Ｔｄ（第１〜第４のラッチ回
路２４Ａ〜２４Ｄでのアドレス信号Ｓａｄの保持期間Ｔ
ｄに相当する。）を各メモリ１１Ａ〜１１Ｄに対するア
クセス速度に合わせて長い期間（この例では１９２ｎｓ
ｅｃ）に設定したとしても、第１〜第４のメモリ１１Ａ
〜１１Ｄに対する各データの読出しタイミングを、上記
アドレス信号Ｓａｄの供給期間Ｔｄよりも短くすること
が可能となり、連続した大容量のデータ列を、時間軸を
伸長することなく、高速に送出することができる。従っ
て、第１〜第４のメモリ１１Ａ〜１１Ｄから読み出され
たデータを、データ列の最終点となるまで保持して、そ
の後に高速に送出するというデータ保持手段及びデータ
送出手段を新たに設ける必要がなくなり、回路構成の簡
略化を実現させることができる。
【０１７２】即ち、この第２の実施の形態においては、
第１〜第４のメモリ１１Ａ〜１１Ｄに対するデータの読
出しタイミングをデータ転送速度に相当する期間τ（１
基準クロック期間）ずつずらして、第１〜第４のメモリ
１１Ａ〜１１Ｄから読み出される連続したデータをマル
チプレクサ１４を通じてデータバスに送出するようにし
ているため、第１〜第４のメモリ１１Ａ〜１１Ｄからの
データの読出しタイミングをデータの転送速度に合わせ
ることが可能となり、しかも、第１〜第４のメモリ１１
Ａ〜１１Ｄから読み出されたデータすべてを保持するた
めのデータ保持回路を設ける必要がない。
第１〜第４のメモリ１１Ａ〜１１Ｄに対するデータの読
出しタイミングをデータ転送速度に相当する期間τ（１
基準クロック期間）ずつずらして、第１〜第４のメモリ
１１Ａ〜１１Ｄから読み出される連続したデータをマル
チプレクサ１４を通じてデータバスに送出するようにし
ているため、第１〜第４のメモリ１１Ａ〜１１Ｄからの
データの読出しタイミングをデータの転送速度に合わせ
ることが可能となり、しかも、第１〜第４のメモリ１１
Ａ〜１１Ｄから読み出されたデータすべてを保持するた
めのデータ保持回路を設ける必要がない。
【０１７３】このように、上記第１の実施の形態及び第
２の実施の形態に係るディスクキャッシュ８によれば、
信号処理装置３によってディスクキャッシュ８の各メモ
リ１１Ａ〜１１Ｄに対してデータを読み書きする場合、
信号処理装置３からのデータ転送速度に対し、アクセス
速度の遅いメモリを使ったとしても、見かけ上のメモリ
のアクセス速度を改善することができ、高速なデータの
読み書きが可能となる。
２の実施の形態に係るディスクキャッシュ８によれば、
信号処理装置３によってディスクキャッシュ８の各メモ
リ１１Ａ〜１１Ｄに対してデータを読み書きする場合、
信号処理装置３からのデータ転送速度に対し、アクセス
速度の遅いメモリを使ったとしても、見かけ上のメモリ
のアクセス速度を改善することができ、高速なデータの
読み書きが可能となる。
【０１７４】上記実施の形態においては、信号処理装置
３とハードディスク装置４間に挿入接続されるディスク
キャッシュ８に適用した例を示したが、その他、コンピ
ュータの主記憶装置と補助記憶装置間に挿入接続される
キャッシュメモリにも適用させることができ、また、主
記憶装置そのものにも適用させることができる。
３とハードディスク装置４間に挿入接続されるディスク
キャッシュ８に適用した例を示したが、その他、コンピ
ュータの主記憶装置と補助記憶装置間に挿入接続される
キャッシュメモリにも適用させることができ、また、主
記憶装置そのものにも適用させることができる。
【０１７５】
【発明の効果】上述のように、本発明に係るデータ書込
み回路によれば、ｎ個のデータ記憶手段に記憶されるべ
き個々のデータが所定期間毎に順次供給され、かつ、供
給されたデータを上記所定期間保持するｎ個のデータ保
持手段と、各データの格納アドレスを示すアドレス情報
がそれぞれ上記所定期間毎にシフトして供給され、か
つ、供給されたアドレス情報をその供給時点から所定の
アドレス保持期間保持するｎ個のアドレス保持手段と、
上記ｎ個のデータ記憶手段のうち、上記各データ保持手
段に保持されているデータが記憶されるべきデータ記憶
手段に対して書込み用の活性化を行なう書込み制御回路
とを具備させ、１つのデータ保持手段におけるデータの
保持期間を、当該データ保持手段に対応するアドレス保
持手段でのアドレス保持期間内に含まれるようにし、上
記書込み用の活性化が行なわれた上記データ記憶手段の
記憶領域中、対応するアドレス保持手段に保持されてい
るアドレス情報が示す格納アドレスに、対応するデータ
保持手段に保持されているデータを書き込むようにした
ので、高速かつ大容量のデータ列を連続してｎ個のメモ
リに書き込むことができる。
み回路によれば、ｎ個のデータ記憶手段に記憶されるべ
き個々のデータが所定期間毎に順次供給され、かつ、供
給されたデータを上記所定期間保持するｎ個のデータ保
持手段と、各データの格納アドレスを示すアドレス情報
がそれぞれ上記所定期間毎にシフトして供給され、か
つ、供給されたアドレス情報をその供給時点から所定の
アドレス保持期間保持するｎ個のアドレス保持手段と、
上記ｎ個のデータ記憶手段のうち、上記各データ保持手
段に保持されているデータが記憶されるべきデータ記憶
手段に対して書込み用の活性化を行なう書込み制御回路
とを具備させ、１つのデータ保持手段におけるデータの
保持期間を、当該データ保持手段に対応するアドレス保
持手段でのアドレス保持期間内に含まれるようにし、上
記書込み用の活性化が行なわれた上記データ記憶手段の
記憶領域中、対応するアドレス保持手段に保持されてい
るアドレス情報が示す格納アドレスに、対応するデータ
保持手段に保持されているデータを書き込むようにした
ので、高速かつ大容量のデータ列を連続してｎ個のメモ
リに書き込むことができる。
【０１７６】また、本発明に係るデータ読出し回路によ
れば、各データの格納アドレスを示すアドレス情報がそ
れぞれ上記所定期間毎にシフトして供給され、かつ、供
給されたアドレス情報をその供給時点から所定のアドレ
ス保持期間保持するｎ個のアドレス保持手段と、アドレ
ス情報の供給があったアドレス保持手段に対応するデー
タ記憶手段に対して、そのアドレス情報の供給時点から
所定期間経過後に読出し用の活性化を行なう読出し制御
回路とを具備させ、１つのデータ記憶装置に対する読出
し活性化期間を、当該データ記憶手段に対応するアドレ
ス保持手段でのアドレス保持期間内に含まれるように
し、上記読出し用の活性化が行なわれた上記データ記憶
手段の記憶領域中、対応するアドレス保持手段に保持さ
れているアドレス情報が示す格納アドレスからデータを
読み出すようにしたので、ｎ個のメモリからデータを読
み出して高速かつ連続した大容量のデータ列として後段
の回路系に送出することができる。
れば、各データの格納アドレスを示すアドレス情報がそ
れぞれ上記所定期間毎にシフトして供給され、かつ、供
給されたアドレス情報をその供給時点から所定のアドレ
ス保持期間保持するｎ個のアドレス保持手段と、アドレ
ス情報の供給があったアドレス保持手段に対応するデー
タ記憶手段に対して、そのアドレス情報の供給時点から
所定期間経過後に読出し用の活性化を行なう読出し制御
回路とを具備させ、１つのデータ記憶装置に対する読出
し活性化期間を、当該データ記憶手段に対応するアドレ
ス保持手段でのアドレス保持期間内に含まれるように
し、上記読出し用の活性化が行なわれた上記データ記憶
手段の記憶領域中、対応するアドレス保持手段に保持さ
れているアドレス情報が示す格納アドレスからデータを
読み出すようにしたので、ｎ個のメモリからデータを読
み出して高速かつ連続した大容量のデータ列として後段
の回路系に送出することができる。
【０１７７】また、本発明に係るデータ伝送装置によれ
ば、ｎ個のデータ記憶手段に対応して設けられ、上記各
データ記憶手段に記憶されるべき個々のデータが所定期
間毎に順次供給され、かつ、供給されたデータを上記所
定期間保持するｎ個のデータ保持手段と、各データの格
納アドレスを示すアドレス情報がそれぞれ上記所定期間
毎にシフトして供給され、かつ、供給されたアドレス情
報をその供給時点から所定のアドレス保持期間保持する
ｎ個のアドレス保持手段と、上記ｎ個のデータ記憶手段
のうち、上記各データ保持手段に保持されているデータ
が記憶されるべきデータ記憶手段に対して書込み用の活
性化を行なう書込み制御回路と、アドレス情報の供給が
あったアドレス保持手段に対応するデータ記憶手段に対
して、そのアドレス情報の供給時点から所定期間経過後
に読出し用の活性化を行なう読出し制御回路とを具備さ
せ、１つのデータ保持手段におけるデータの保持期間
を、当該データ保持手段に対応するアドレス保持手段で
のアドレス保持期間内に含まれるようにし、上記書込み
用の活性化が行なわれた上記データ記憶手段の記憶領域
中、対応するアドレス保持手段に保持されているアドレ
ス情報が示す格納アドレスに、対応するデータ保持手段
に保持されているデータを書き込み、１つのデータ記憶
装置に対する読出し活性化期間を、当該データ記憶手段
に対応するアドレス保持手段でのアドレス保持期間内に
含まれるようにし、上記読出し用の活性化が行なわれた
上記データ記憶手段の記憶領域中、対応するアドレス保
持手段に保持されているアドレス情報が示す格納アドレ
スからデータを読み出すようにしたので、例えばコンピ
ュータと外部記憶装置間の連続した大容量のデータ列を
高速にアクセスすることが可能となる。
ば、ｎ個のデータ記憶手段に対応して設けられ、上記各
データ記憶手段に記憶されるべき個々のデータが所定期
間毎に順次供給され、かつ、供給されたデータを上記所
定期間保持するｎ個のデータ保持手段と、各データの格
納アドレスを示すアドレス情報がそれぞれ上記所定期間
毎にシフトして供給され、かつ、供給されたアドレス情
報をその供給時点から所定のアドレス保持期間保持する
ｎ個のアドレス保持手段と、上記ｎ個のデータ記憶手段
のうち、上記各データ保持手段に保持されているデータ
が記憶されるべきデータ記憶手段に対して書込み用の活
性化を行なう書込み制御回路と、アドレス情報の供給が
あったアドレス保持手段に対応するデータ記憶手段に対
して、そのアドレス情報の供給時点から所定期間経過後
に読出し用の活性化を行なう読出し制御回路とを具備さ
せ、１つのデータ保持手段におけるデータの保持期間
を、当該データ保持手段に対応するアドレス保持手段で
のアドレス保持期間内に含まれるようにし、上記書込み
用の活性化が行なわれた上記データ記憶手段の記憶領域
中、対応するアドレス保持手段に保持されているアドレ
ス情報が示す格納アドレスに、対応するデータ保持手段
に保持されているデータを書き込み、１つのデータ記憶
装置に対する読出し活性化期間を、当該データ記憶手段
に対応するアドレス保持手段でのアドレス保持期間内に
含まれるようにし、上記読出し用の活性化が行なわれた
上記データ記憶手段の記憶領域中、対応するアドレス保
持手段に保持されているアドレス情報が示す格納アドレ
スからデータを読み出すようにしたので、例えばコンピ
ュータと外部記憶装置間の連続した大容量のデータ列を
高速にアクセスすることが可能となる。
【図１】本発明に係るデータ書込み回路及びデータ読出
し回路が組み合わされて構成されたデータ伝送装置をデ
ィスクキャッシュに適用した２つの実施の形態（以下、
単に第１の実施の形態に係るディスクキャッシュ及び第
２の実施の形態に係るディスクキャッシュと記す）が組
み込まれるデジタルレコーダ装置の概略構成図である。
し回路が組み合わされて構成されたデータ伝送装置をデ
ィスクキャッシュに適用した２つの実施の形態（以下、
単に第１の実施の形態に係るディスクキャッシュ及び第
２の実施の形態に係るディスクキャッシュと記す）が組
み込まれるデジタルレコーダ装置の概略構成図である。
【図２】第１の実施の形態に係るディスクキャッシュを
示す構成図である。
示す構成図である。
【図３】第１の実施の形態に係るディスクキャッシュの
書込み処理を示すタイミングチャートである。
書込み処理を示すタイミングチャートである。
【図４】第１の実施の形態に係るディスクキャッシュの
読出し処理を示すタイミングチャートである。
読出し処理を示すタイミングチャートである。
【図５】第２の実施の形態に係るディスクキャッシュを
示す構成図である。
示す構成図である。
【図６】第２の実施の形態に係るディスクキャッシュの
書込み処理を示すタイミングチャートである。
書込み処理を示すタイミングチャートである。
【図７】第２の実施の形態に係るディスクキャッシュの
読出し処理を示すタイミングチャートである。
読出し処理を示すタイミングチャートである。
【図８】従来の小容量ＳＲＡＭ（キャッシュメモリ）を
用いた例を示す概略構成図である。
用いた例を示す概略構成図である。
【図９】従来例に係るディスクキャッシュを示す構成図
である。
である。
【図１０】従来例に係るディスクキャッシュの書込み処
理を示すタイミングチャートである。
理を示すタイミングチャートである。
３ 信号処理装置 ４ ハードディスク装置 ７ クロック発生器 ８ ディスクキャッシュ １１ データ記憶部 １１Ａ〜１１Ｄ 第１〜第４のメモリ １２ アドレス保持部 １３ データ保持部 １４ マルチプレクサ １５ タイミング発生部 １８ 第１のシフト用タイミング発生器 １９ 書込み用タイミング発生器 ２０ 読出し用タイミング発生器 ２２ 第２のシフト用タイミング発生器 ２３ アドレス発生回路 ２４Ａ〜２４Ｄ 第１〜第４のラッチ回路 ２５Ａ〜２５Ｄ 第１〜第４のバッファ ３１ ロー側クロック発生器 ３２ コラム側クロック発生器
Claims (15)
- 【請求項１】 ｎ個のデータ記憶手段と、 上記ｎ個のデータ記憶手段に対応して設けられ、上記各
データ記憶手段に記憶されるべき個々のデータが所定期
間毎に順次供給され、かつ、供給されたデータを上記所
定期間保持するｎ個のデータ保持手段と、 上記ｎ個のデータ記憶手段に対応して設けられ、各デー
タの格納アドレスを示すアドレス情報がそれぞれ上記所
定期間毎にシフトして供給され、かつ、供給されたアド
レス情報をその供給時点から所定のアドレス保持期間保
持するｎ個のアドレス保持手段と、 上記ｎ個のデータ記憶手段のうち、上記各データ保持手
段に保持されているデータが記憶されるべきデータ記憶
手段に対して書込み用の活性化を行なう書込み制御回路
とを具備し、 １つのデータ保持手段におけるデータの保持期間は、当
該データ保持手段に対応するアドレス保持手段でのアド
レス保持期間内に含まれ、 上記書込み用の活性化が行なわれた上記データ記憶手段
は、その記憶領域中、対応するアドレス保持手段に保持
されているアドレス情報が示す格納アドレスに、対応す
るデータ保持手段に保持されているデータを書き込むこ
とを特徴とするデータ書込み回路。 - 【請求項２】 上記１つのデータ保持手段でのデータの
保持開始時点が、対応するアドレス保持手段へのアドレ
ス情報の供給時点から所定の遅延時間経過後にあること
を特徴とする請求項１記載のデータ書込み回路。 - 【請求項３】 上記書込み制御回路の各データ記憶手段
に対する書込み用の活性化は、各データ記憶手段に供給
される書込みイネーブル信号のレベル変化により行なわ
れることを特徴とする請求項１記載のデータ書込み回
路。 - 【請求項４】 上記書込み制御回路の各データ記憶手段
に対する書込み用の活性化は、各データ記憶手段に供給
されるアドレスマルチプレクス方式の外部クロック信号
のレベル変化により行なわれることを特徴とする請求項
１記載のデータ書込み回路。 - 【請求項５】 ｎ個のデータ記憶手段と、 上記ｎ個のデータ記憶手段に対応して設けられ、各デー
タの格納アドレスを示すアドレス情報がそれぞれ上記所
定期間毎にシフトして供給され、かつ、供給されたアド
レス情報をその供給時点から所定のアドレス保持期間保
持するｎ個のアドレス保持手段と、 アドレス情報の供給があったアドレス保持手段に対応す
るデータ記憶手段に対して、そのアドレス情報の供給時
点から所定の遅延期間経過後に読出し用の活性化を行な
う読出し制御回路とを具備し、 １つのデータ記憶手段に対する読出し活性化期間は、当
該データ記憶手段に対応するアドレス保持手段でのアド
レス保持期間内に含まれ、 上記読出し用の活性化が行なわれた上記データ記憶手段
は、その記憶領域中、対応するアドレス保持手段に保持
されているアドレス情報が示す格納アドレスからデータ
を読み出すことを特徴とするデータ読出し回路。 - 【請求項６】 各データ記憶手段の後段に、各データ記
憶手段から読み出されたデータを転送速度に準じた速度
で順次選択して出力するデータ選択手段が接続されてい
ることを特徴とする請求項５記載のデータ読出し回路。 - 【請求項７】 上記読出し制御回路の各データ記憶手段
に対する読出し用の活性化は、各データ記憶手段に供給
される読出しイネーブル信号のレベル変化により行なわ
れることを特徴とする請求項５又は６記載のデータ読出
し回路。 - 【請求項８】 上記読出し制御回路の各データ記憶手段
に対する読出し用の活性化は、各データ記憶手段に供給
されるアドレスマルチプレクス方式の外部クロック信号
のレベル変化により行なわれることを特徴とする請求項
５又は６記載のデータ読出し回路。 - 【請求項９】 ｎ個のデータ記憶手段と、 上記ｎ個のデータ記憶手段に対応して設けられ、上記各
データ記憶手段に記憶されるべき個々のデータが所定期
間毎に順次供給され、かつ、供給されたデータを上記所
定期間保持するｎ個のデータ保持手段と、 上記ｎ個のデータ記憶手段に対応して設けられ、各デー
タの格納アドレスを示すアドレス情報がそれぞれ上記所
定期間毎にシフトして供給され、かつ、供給されたアド
レス情報をその供給時点から所定のアドレス保持期間保
持するｎ個のアドレス保持手段と、 上記ｎ個のデータ記憶手段のうち、上記各データ保持手
段に保持されているデータが記憶されるべきデータ記憶
手段に対して書込み用の活性化を行なう書込み制御回路
と、 アドレス情報の供給があったアドレス保持手段に対応す
るデータ記憶手段に対して、そのアドレス情報の供給時
点から所定の遅延期間経過後に読出し用の活性化を行な
う読出し制御回路とを具備し、 １つのデータ保持手段におけるデータの保持期間は、当
該データ保持手段に対応するアドレス保持手段でのアド
レス保持期間内に含まれ、 上記書込み用の活性化が行なわれた上記データ記憶手段
は、その記憶領域中、対応するアドレス保持手段に保持
されているアドレス情報が示す格納アドレスに、対応す
るデータ保持手段に保持されているデータを書き込み、 １つのデータ記憶装置に対する読出し活性化期間は、当
該データ記憶手段に対応するアドレス保持手段でのアド
レス保持期間内に含まれ、 上記読出し用の活性化が行なわれた上記データ記憶手段
は、その記憶領域中、対応するアドレス保持手段に保持
されているアドレス情報が示す格納アドレスからデータ
を読み出すことを特徴とするデータ伝送装置。 - 【請求項１０】 各データ記憶手段の後段に、各データ
記憶手段から読み出されたデータを転送速度に準じた速
度で順次選択して出力するデータ選択手段が接続されて
いることを特徴とする請求項９記載のデータ伝送装置。 - 【請求項１１】 上記１つのデータ保持手段でのデータ
の保持開始時点が、対応するアドレス保持手段へのアド
レス情報の供給時点から所定の遅延時間経過後にあるこ
とを特徴とする請求項９又は１０記載のデータ伝送装
置。 - 【請求項１２】 上記書込み制御回路の各データ記憶手
段に対する書込み用の活性化は、各データ記憶手段に供
給される書込みイネーブル信号のレベル変化により行な
われることを特徴とする請求項９又は１０記載のデータ
伝送装置。 - 【請求項１３】 上記書込み制御回路の各データ記憶手
段に対する書込み用の活性化は、各データ記憶手段に供
給されるアドレスマルチプレクス方式の外部クロック信
号のレベル変化により行なわれることを特徴とする請求
項９又は１０記載のデータ伝送装置。 - 【請求項１４】 上記読出し制御回路の各データ記憶手
段に対する読出し用の活性化は、各データ記憶手段に供
給される読出しイネーブル信号のレベル変化により行な
われることを特徴とする請求項９又は１０記載のデータ
伝送装置。 - 【請求項１５】 上記読出し制御回路の各データ記憶手
段に対する読出し用の活性化は、各データ記憶手段に供
給されるアドレスマルチプレクス方式の外部クロック信
号のレベル変化により行なわれることを特徴とする請求
項９又は１０記載のデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178898A JPH0934784A (ja) | 1995-07-14 | 1995-07-14 | データ書込み回路、データ読出し回路及びデータ伝送装置 |
| US08/678,335 US5845314A (en) | 1995-07-14 | 1996-07-11 | Data storage apparatus, data reading apparatus and data transmission apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178898A JPH0934784A (ja) | 1995-07-14 | 1995-07-14 | データ書込み回路、データ読出し回路及びデータ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934784A true JPH0934784A (ja) | 1997-02-07 |
Family
ID=16056625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178898A Pending JPH0934784A (ja) | 1995-07-14 | 1995-07-14 | データ書込み回路、データ読出し回路及びデータ伝送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5845314A (ja) |
| JP (1) | JPH0934784A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088774A (en) * | 1996-09-20 | 2000-07-11 | Advanced Memory International, Inc. | Read/write timing for maximum utilization of bidirectional read/write bus |
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