JP2003304481A - 画像処理装置と画像処理方法 - Google Patents
画像処理装置と画像処理方法Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
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- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream, rendering scenes according to MPEG-4 scene graphs
- H04N21/4402—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream, rendering scenes according to MPEG-4 scene graphs involving reformatting operations of video signals for household redistribution, storage or real-time display
- H04N21/440218—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream, rendering scenes according to MPEG-4 scene graphs involving reformatting operations of video signals for household redistribution, storage or real-time display by transcoding between formats or standards, e.g. from MPEG-2 to MPEG-4
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
Abstract
(57)【要約】
【課題】 簡易な構成により高速なリアルタイム処理を
実現する画像処理装置と画像処理方法を提供する。 【解決手段】 データ保持メモリ１１８に対して読み書
きするため画像データを一時的に保持する第１から第４
の書き込みＦＩＦＯ部４０１〜４０４及び第１から第４
の読み出しＦＩＦＯ部４０５〜４０８（以下「ＦＩＦＯ
部」という）と、ＦＩＦＯ部４０１〜４０８により要求
されたデータ保持メモリ１１８へのアクセスを実行する
メモリアクセス制御部４０９とを備えた画像処理装置で
あって、少なくとも１つのＦＩＦＯ部４０１〜４０８が
メモリアクセス制御部４０９へ上記要求を行うタイミン
グを、他のＦＩＦＯ部４０１〜４０８がメモリアクセス
制御部４０９へ要求を行うタイミングに対して常に所定
時間ずらす書き込みデータ制御部４１０を備えたことを
特徴とする画像処理装置を提供する。
実現する画像処理装置と画像処理方法を提供する。 【解決手段】 データ保持メモリ１１８に対して読み書
きするため画像データを一時的に保持する第１から第４
の書き込みＦＩＦＯ部４０１〜４０４及び第１から第４
の読み出しＦＩＦＯ部４０５〜４０８（以下「ＦＩＦＯ
部」という）と、ＦＩＦＯ部４０１〜４０８により要求
されたデータ保持メモリ１１８へのアクセスを実行する
メモリアクセス制御部４０９とを備えた画像処理装置で
あって、少なくとも１つのＦＩＦＯ部４０１〜４０８が
メモリアクセス制御部４０９へ上記要求を行うタイミン
グを、他のＦＩＦＯ部４０１〜４０８がメモリアクセス
制御部４０９へ要求を行うタイミングに対して常に所定
時間ずらす書き込みデータ制御部４１０を備えたことを
特徴とする画像処理装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、画像処理装置と画
像処理方法に関するものである。
像処理方法に関するものである。
【０００２】
【従来の技術】画像処理の分野において、リアルタイム
に画像のフォーマットを変換することが必要になる場合
も多い。ここで、画像のフォーマットをリアルタイムに
変換する際にはハードウェアが使用されるが、最近では
ＣＰＵで実行するソフトウェアによりフォーマットを変
換することも提案されている。
に画像のフォーマットを変換することが必要になる場合
も多い。ここで、画像のフォーマットをリアルタイムに
変換する際にはハードウェアが使用されるが、最近では
ＣＰＵで実行するソフトウェアによりフォーマットを変
換することも提案されている。
【０００３】また、現在においては、入力された一つの
画像データを一度に複数のフォーマットへリアルタイム
に変換して出力する必要のあるアプリケーションも多く
存在し、例えばビデオカメラでは、該カメラで撮影され
ることにより得られた一つの画像データがビューファイ
ンダや録画テープ、液晶パネル、テレビ等フォーマット
の異なる映像媒体へ多出力される。
画像データを一度に複数のフォーマットへリアルタイム
に変換して出力する必要のあるアプリケーションも多く
存在し、例えばビデオカメラでは、該カメラで撮影され
ることにより得られた一つの画像データがビューファイ
ンダや録画テープ、液晶パネル、テレビ等フォーマット
の異なる映像媒体へ多出力される。
【０００４】さらに、近年においてはデジタルテレビや
液晶パネルの普及により様々なフォーマットを有するも
のが多い一方、カメラを構成するＣＣＤの画素数も増大
し、全体のシステムが複雑化してきている。
液晶パネルの普及により様々なフォーマットを有するも
のが多い一方、カメラを構成するＣＣＤの画素数も増大
し、全体のシステムが複雑化してきている。
【０００５】ここで、以上のようなシステムを構築する
際、データを保持するメモリの種類や動作などはシステ
ム毎に異なるものが選択され、また画像のフォーマット
も多様化しているため、従来のメモリアクセス制御部、
ひいては該メモリアクセス制御部を含むシステム全体が
非常に複雑な構成となってきているという問題がある。
際、データを保持するメモリの種類や動作などはシステ
ム毎に異なるものが選択され、また画像のフォーマット
も多様化しているため、従来のメモリアクセス制御部、
ひいては該メモリアクセス制御部を含むシステム全体が
非常に複雑な構成となってきているという問題がある。
【０００６】また、上記のように、システムに応じた制
御を実現するため、該システム毎にシステム設計を行う
必要があった。
御を実現するため、該システム毎にシステム設計を行う
必要があった。
【０００７】図１６は、従来の画像処理装置におけるメ
モリコントロール部１１９の構成を示すブロック図であ
る。図１６に示されるように、従来のメモリコントロー
ル部１１９は第１書き込みＦＩＦＯ部４０１と第２書き
込みＦＩＦＯ部４０２、第３書き込みＦＩＦＯ部４０
３、第４書き込みＦＩＦＯ部４０４、第１読み出しＦＩ
ＦＯ部４０５、第２読み出しＦＩＦＯ部４０６、第３読
み出しＦＩＦＯ部４０７、第４読み出しＦＩＦＯ部４０
８、及びメモリアクセス制御部４１９を含む。
モリコントロール部１１９の構成を示すブロック図であ
る。図１６に示されるように、従来のメモリコントロー
ル部１１９は第１書き込みＦＩＦＯ部４０１と第２書き
込みＦＩＦＯ部４０２、第３書き込みＦＩＦＯ部４０
３、第４書き込みＦＩＦＯ部４０４、第１読み出しＦＩ
ＦＯ部４０５、第２読み出しＦＩＦＯ部４０６、第３読
み出しＦＩＦＯ部４０７、第４読み出しＦＩＦＯ部４０
８、及びメモリアクセス制御部４１９を含む。
【０００８】ここで、第１から第４の書き込みＦＩＦＯ
部４０１〜４０４と、第１から第４の読み出しＦＩＦＯ
部４０５〜４０８、及びデータ保持メモリ１１７はそれ
ぞれメモリアクセス制御部４１９に接続される。そし
て、第１書き込みＦＩＦＯ部４０１へはデータＤＩ１及
び同期信号ＳＩ１が供給され、第２書き込みＦＩＦＯ部
４０２へはデータＤＩ２及び同期信号ＳＩ２が供給され
る。また、第３書き込みＦＩＦＯ部４０３へはデータＤ
Ｉ３及び同期信号ＳＩ３が供給され、第４書き込みＦＩ
ＦＯ部４０４へはデータＤＩ４及び同期信号ＳＩ４が供
給される。
部４０１〜４０４と、第１から第４の読み出しＦＩＦＯ
部４０５〜４０８、及びデータ保持メモリ１１７はそれ
ぞれメモリアクセス制御部４１９に接続される。そし
て、第１書き込みＦＩＦＯ部４０１へはデータＤＩ１及
び同期信号ＳＩ１が供給され、第２書き込みＦＩＦＯ部
４０２へはデータＤＩ２及び同期信号ＳＩ２が供給され
る。また、第３書き込みＦＩＦＯ部４０３へはデータＤ
Ｉ３及び同期信号ＳＩ３が供給され、第４書き込みＦＩ
ＦＯ部４０４へはデータＤＩ４及び同期信号ＳＩ４が供
給される。
【０００９】さらに、第１読み出しＦＩＦＯ部４０５か
らはデータＤＯ１及び同期信号ＳＯ１が出力され、第２
読み出しＦＩＦＯ部４０６からはデータＤＯ２及び同期
信号ＳＯ２が出力される。また、第３読み出しＦＩＦＯ
部４０７からはデータＤＯ３及び同期信号ＳＯ３が出力
され、第４読み出しＦＩＦＯ部４０８からはデータＤＯ
４及び同期信号ＳＯ４が出力される。
らはデータＤＯ１及び同期信号ＳＯ１が出力され、第２
読み出しＦＩＦＯ部４０６からはデータＤＯ２及び同期
信号ＳＯ２が出力される。また、第３読み出しＦＩＦＯ
部４０７からはデータＤＯ３及び同期信号ＳＯ３が出力
され、第４読み出しＦＩＦＯ部４０８からはデータＤＯ
４及び同期信号ＳＯ４が出力される。
【００１０】上記のような従来のメモリコントロール部
１１９においては、系統の異なるデータＤＩ１〜ＤＩ４
がそれぞれ第１から第４の書き込みＦＩＦＯ部４０１〜
４０４に書き込まれ、メモリアクセス制御部４１９は該
データを一時的にデータ保持メモリ１１７へ格納する。
そして、第１から第４の読み出しＦＩＦＯ部４０５〜４
０８はそれぞれ、供給された同期信号ＯＣ１〜ＯＣ４に
応じて、データ保持メモリ１１７に格納されているデー
タを出力する。
１１９においては、系統の異なるデータＤＩ１〜ＤＩ４
がそれぞれ第１から第４の書き込みＦＩＦＯ部４０１〜
４０４に書き込まれ、メモリアクセス制御部４１９は該
データを一時的にデータ保持メモリ１１７へ格納する。
そして、第１から第４の読み出しＦＩＦＯ部４０５〜４
０８はそれぞれ、供給された同期信号ＯＣ１〜ＯＣ４に
応じて、データ保持メモリ１１７に格納されているデー
タを出力する。
【００１１】
【発明が解決しようとする課題】一般に、画像データの
フォーマットを変換し、さらに上記のように入出力系統
が複数あるアプリケーションでは、メモリを有効活用す
るために一つのメモリに対して複数の回路からアクセス
が可能とされる必要がある。
フォーマットを変換し、さらに上記のように入出力系統
が複数あるアプリケーションでは、メモリを有効活用す
るために一つのメモリに対して複数の回路からアクセス
が可能とされる必要がある。
【００１２】このとき、該アクセスをリアルタイムに実
行するためには、メモリアクセス制御部４１９の前段に
大きなＦＩＦＯメモリを備えることが一つの方法として
考えられるが、開発コストが増大するという問題があ
る。
行するためには、メモリアクセス制御部４１９の前段に
大きなＦＩＦＯメモリを備えることが一つの方法として
考えられるが、開発コストが増大するという問題があ
る。
【００１３】また、上記のようなアクセスの制御方法を
工夫しようとすると、設計や仕様変更等が難しくなると
いった問題がある。
工夫しようとすると、設計や仕様変更等が難しくなると
いった問題がある。
【００１４】本発明の目的は、上記のような問題を解消
するためになされたもので、簡易な構成により高速なリ
アルタイム処理を実現する画像処理装置と画像処理方法
を提供することを目的とする。
するためになされたもので、簡易な構成により高速なリ
アルタイム処理を実現する画像処理装置と画像処理方法
を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の目的は、供給さ
れた画像データを記憶する記憶手段と、記憶手段に対し
て読み書きするため画像データを一時的に保持する複数
のデータ保持手段と、複数のデータ保持手段により要求
された記憶手段へのアクセスを実行するメモリアクセス
手段とを備えた画像処理装置であって、少なくとも１つ
のデータ保持手段がメモリアクセス手段へ要求を行うタ
イミングを、他のデータ保持手段がメモリアクセス手段
へ要求を行うタイミングに対して常に所定時間ずらすア
クセスタイミング制御手段を備えたことを特徴とする画
像処理装置を提供することにより達成される。
れた画像データを記憶する記憶手段と、記憶手段に対し
て読み書きするため画像データを一時的に保持する複数
のデータ保持手段と、複数のデータ保持手段により要求
された記憶手段へのアクセスを実行するメモリアクセス
手段とを備えた画像処理装置であって、少なくとも１つ
のデータ保持手段がメモリアクセス手段へ要求を行うタ
イミングを、他のデータ保持手段がメモリアクセス手段
へ要求を行うタイミングに対して常に所定時間ずらすア
クセスタイミング制御手段を備えたことを特徴とする画
像処理装置を提供することにより達成される。
【００１６】このような手段によれば、簡易な構成によ
り上記少なくとも一つのデータ保持手段における処理待
ち時間を低減することができ、記憶手段に必要とされる
記憶容量も低減することができる。
り上記少なくとも一つのデータ保持手段における処理待
ち時間を低減することができ、記憶手段に必要とされる
記憶容量も低減することができる。
【００１７】また、本発明の目的は、供給された画像デ
ータを記憶する記憶手段と、記憶手段に対して読み書き
するため画像データを一時的に保持する複数のデータ保
持手段とを備えた画像処理装置を用いた画像処理方法で
あって、少なくとも１つのデータ保持手段における記憶
手段へのアクセスタイミングを、他のデータ保持手段の
記憶手段へのアクセスタイミングに対して常に所定時間
ずらすステップを有することを特徴とする画像処理方法
を提供することにより達成される。
ータを記憶する記憶手段と、記憶手段に対して読み書き
するため画像データを一時的に保持する複数のデータ保
持手段とを備えた画像処理装置を用いた画像処理方法で
あって、少なくとも１つのデータ保持手段における記憶
手段へのアクセスタイミングを、他のデータ保持手段の
記憶手段へのアクセスタイミングに対して常に所定時間
ずらすステップを有することを特徴とする画像処理方法
を提供することにより達成される。
【００１８】このような手段によれば、上記少なくとも
一つのデータ保持手段における処理待ち時間を容易に低
減することができ、記憶手段に必要とされる記憶容量も
低減することができる。
一つのデータ保持手段における処理待ち時間を容易に低
減することができ、記憶手段に必要とされる記憶容量も
低減することができる。
【００１９】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。
【００２０】図１は、本発明の実施の形態に係る画像処
理装置１０１の構成を示すブロック図である。図１に示
されるように、本発明の実施の形態に係る画像処理装置
１０１は、第１から第４のライン数変換処理部１０７〜
１１０と、メモリコントロール部１１１、第１から第４
の画素数変換処理部１１２〜１１５、出力同期信号生成
部１１６、及びデータ保持メモリ１１８を備える。
理装置１０１の構成を示すブロック図である。図１に示
されるように、本発明の実施の形態に係る画像処理装置
１０１は、第１から第４のライン数変換処理部１０７〜
１１０と、メモリコントロール部１１１、第１から第４
の画素数変換処理部１１２〜１１５、出力同期信号生成
部１１６、及びデータ保持メモリ１１８を備える。
【００２１】ここで、第１から第４のライン数変換処理
部１０７〜１１０と、第１から第４の画素数変換処理部
１１２〜１１５、及びデータ保持メモリ１１８はそれぞ
れメモリコントロール部１１１へ接続される。
部１０７〜１１０と、第１から第４の画素数変換処理部
１１２〜１１５、及びデータ保持メモリ１１８はそれぞ
れメモリコントロール部１１１へ接続される。
【００２２】そして、第１から第４のライン数変換処理
部１０７〜１１０へ入力データが供給され、第１から第
４のライン数変換処理部１０７〜１１０と出力同期信号
生成部１１６へは入力同期信号が供給される。
部１０７〜１１０へ入力データが供給され、第１から第
４のライン数変換処理部１０７〜１１０と出力同期信号
生成部１１６へは入力同期信号が供給される。
【００２３】さらに、第１ライン数変換処理部１０７と
第１画素数変換処理部１１２へ外部より制御信号ＳＣ１
が供給され、第２ライン数変換処理部１０８と第２画素
数変換処理部１１３へ外部より制御信号ＳＣ２が供給さ
れる。また、第３ライン数変換処理部１０９と第３画素
数変換処理部１１４へ外部より制御信号ＳＣ３が供給さ
れ、第４ライン数変換処理部１１０と第４画素数変換処
理部１１５へ外部より制御信号ＳＣ４が供給される。こ
こで、制御信号ＳＣ１〜ＳＣ４を切り替えることによ
り、画像処理装置１０１の動作中でも任意のタイミング
でモードを切り替えることができる。
第１画素数変換処理部１１２へ外部より制御信号ＳＣ１
が供給され、第２ライン数変換処理部１０８と第２画素
数変換処理部１１３へ外部より制御信号ＳＣ２が供給さ
れる。また、第３ライン数変換処理部１０９と第３画素
数変換処理部１１４へ外部より制御信号ＳＣ３が供給さ
れ、第４ライン数変換処理部１１０と第４画素数変換処
理部１１５へ外部より制御信号ＳＣ４が供給される。こ
こで、制御信号ＳＣ１〜ＳＣ４を切り替えることによ
り、画像処理装置１０１の動作中でも任意のタイミング
でモードを切り替えることができる。
【００２４】また、第１画素数変換処理部１１２から第
１出力データ及び第１出力同期信号が出力され、第２画
素数変換処理部１１３から第２出力データ及び第２出力
同期信号が出力される。同様に、第３画素数変換処理部
１１４から第３出力データ及び第３出力同期信号が出力
され、第４画素数変換処理部１１５から第４出力データ
及び第４出力同期信号が出力される。なお、上記のよう
に図１に示された画像処理装置１０１は入力が１系統で
出力が４系統になっているが、入力が複数の系統であっ
たり、出力が５系統以上であっても同様に考えることが
できる。
１出力データ及び第１出力同期信号が出力され、第２画
素数変換処理部１１３から第２出力データ及び第２出力
同期信号が出力される。同様に、第３画素数変換処理部
１１４から第３出力データ及び第３出力同期信号が出力
され、第４画素数変換処理部１１５から第４出力データ
及び第４出力同期信号が出力される。なお、上記のよう
に図１に示された画像処理装置１０１は入力が１系統で
出力が４系統になっているが、入力が複数の系統であっ
たり、出力が５系統以上であっても同様に考えることが
できる。
【００２５】次に、上記のような構成を有する画像処理
装置１０１によるリアルタイム処理の概要を説明する。
まず、第１から第４のライン数変換処理部１０７〜１１
０は、入力データを４系統の異なるフォーマットに変換
するため、それぞれ異なる変換比率でライン数を変換す
る。そして、第１から第４のライン数変換処理部１０７
〜１１０で生成されたデータＤＩ１〜ＤＩ４は、メモリ
コントロール部１１１へ供給される。
装置１０１によるリアルタイム処理の概要を説明する。
まず、第１から第４のライン数変換処理部１０７〜１１
０は、入力データを４系統の異なるフォーマットに変換
するため、それぞれ異なる変換比率でライン数を変換す
る。そして、第１から第４のライン数変換処理部１０７
〜１１０で生成されたデータＤＩ１〜ＤＩ４は、メモリ
コントロール部１１１へ供給される。
【００２６】一方、出力同期信号生成部１１６は、供給
された入力同期信号に応じて同期信号ＯＣ１〜ＯＣ４を
生成し、メモリコントロール部１１１へ供給する。
された入力同期信号に応じて同期信号ＯＣ１〜ＯＣ４を
生成し、メモリコントロール部１１１へ供給する。
【００２７】メモリコントロール部１１１は、第１から
第４のライン数変換処理部１０７〜１１０から供給され
たデータＤＩ１〜ＤＩ４を一時的にデータ保持メモリ１
１８へ保持させると共に、供給された同期信号ＯＣ１〜
ＯＣ４に応じて、データ保持メモリ１１８に保持されて
いる画像データを系統別に第１から第４の画素数変換処
理部１１２〜１１５へ供給する。
第４のライン数変換処理部１０７〜１１０から供給され
たデータＤＩ１〜ＤＩ４を一時的にデータ保持メモリ１
１８へ保持させると共に、供給された同期信号ＯＣ１〜
ＯＣ４に応じて、データ保持メモリ１１８に保持されて
いる画像データを系統別に第１から第４の画素数変換処
理部１１２〜１１５へ供給する。
【００２８】第１から第４の画素数変換処理部１１２〜
１１５はそれぞれ、第１から第４のライン数変換処理部
１０７〜１１０と一対となって系統別に画像処理を実行
するが、具体的には、供給されたデータＤＯ１〜ＤＯ４
を各系統のフォーマットに合致した画素数にするための
補間演算を行い、生成された第１から第４の出力データ
をそれぞれ第１から第４の出力同期信号と共に出力す
る。
１１５はそれぞれ、第１から第４のライン数変換処理部
１０７〜１１０と一対となって系統別に画像処理を実行
するが、具体的には、供給されたデータＤＯ１〜ＤＯ４
を各系統のフォーマットに合致した画素数にするための
補間演算を行い、生成された第１から第４の出力データ
をそれぞれ第１から第４の出力同期信号と共に出力す
る。
【００２９】以下においては、図２に示されるように、
横方向が1920画素で縦方向が５４０ライン（１フレーム
では1080ラインであるが、１フィールド当たり５４０ラ
インを表示するモードで、「1080ｉ」（ｉは交互走査を
意味するインタレースモードの意）と表される）の入力
画像２０１を四種類のフォーマット形式、すなわち「４
８０ｐ」（ｐは順次走査を意味するプログレッシブモー
ドの意）と呼ばれるモードによる７２０画素×４８０ラ
インの出力画像２０２と、同じ「４８０ｐ」モードであ
るが有効画像信号が３６０ラインに圧縮され映画等で用
いられる７２０画素×３６０ラインの出力画像２０３、
通常のテレビで採用される「４８０ｉ」モードによる７
２０画素×２４０ラインの出力画像２０４、及び「４８
０ｉ」モードであるが有効画像が画面中央の１８０ライ
ンとされる７２０画素×１８０ラインの出力画像２０５
へ変換する動作を例として具体的に説明する。
横方向が1920画素で縦方向が５４０ライン（１フレーム
では1080ラインであるが、１フィールド当たり５４０ラ
インを表示するモードで、「1080ｉ」（ｉは交互走査を
意味するインタレースモードの意）と表される）の入力
画像２０１を四種類のフォーマット形式、すなわち「４
８０ｐ」（ｐは順次走査を意味するプログレッシブモー
ドの意）と呼ばれるモードによる７２０画素×４８０ラ
インの出力画像２０２と、同じ「４８０ｐ」モードであ
るが有効画像信号が３６０ラインに圧縮され映画等で用
いられる７２０画素×３６０ラインの出力画像２０３、
通常のテレビで採用される「４８０ｉ」モードによる７
２０画素×２４０ラインの出力画像２０４、及び「４８
０ｉ」モードであるが有効画像が画面中央の１８０ライ
ンとされる７２０画素×１８０ラインの出力画像２０５
へ変換する動作を例として具体的に説明する。
【００３０】なお、上記の入力画像におけるサイズ及び
形式はＨＤ（High Definition）と呼ばれ、上記の出力
画像におけるサイズ及び形式はＳＤ（Standard Definit
ion）と呼ばれる。また、出力画像２０３，２０５はそ
の上下に黒を表示するものであり、この表示形式は一般
にレターボックスと呼ばれている。また、本発明の実施
の形態は、図２に示される画像を入出力する場合のみに
適用されるものではなく、種々のフォーマットを有する
画像を入出力する場合にも適用できることはいうまでも
ない。
形式はＨＤ（High Definition）と呼ばれ、上記の出力
画像におけるサイズ及び形式はＳＤ（Standard Definit
ion）と呼ばれる。また、出力画像２０３，２０５はそ
の上下に黒を表示するものであり、この表示形式は一般
にレターボックスと呼ばれている。また、本発明の実施
の形態は、図２に示される画像を入出力する場合のみに
適用されるものではなく、種々のフォーマットを有する
画像を入出力する場合にも適用できることはいうまでも
ない。
【００３１】図３は、上記の具体例において画像処理装
置１０１へ入力される入力同期信号と入力データを示す
図である。ここで、図３（ａ）は入力されるフィールド
同期信号Ｖｓｉを示し、図３（ｂ）は入力される水平同
期信号Ｈｓｉを示し、図３（ｃ）は入力データを示す。
置１０１へ入力される入力同期信号と入力データを示す
図である。ここで、図３（ａ）は入力されるフィールド
同期信号Ｖｓｉを示し、図３（ｂ）は入力される水平同
期信号Ｈｓｉを示し、図３（ｃ）は入力データを示す。
【００３２】ここで、上記のフィールド同期信号Ｖｓｉ
は画像の１フィールド毎に生成される同期信号であり、
インタレースモードでは走査線が交互に走査されるた
め、２フィールドで１フレームが構成される。一方、水
平同期信号Ｈｓｉは画像の１ライン毎に生成される同期
信号であり、１フィールド期間に５４０ラインの水平走
査期間（５４０Ｈ）を有する。また、図３（ｃ）に示さ
れる水平同期信号Ｈｓｉ間の有効画素エリアは画像の有
効データ期間を示しており、各画素データがこの期間に
おいて左から順に配列される。そして上記具体例におけ
る入力データでは、隣接する水平同期信号Ｈｓｉ間の有
効画素エリアに1920画素の画素データが含まれる。
は画像の１フィールド毎に生成される同期信号であり、
インタレースモードでは走査線が交互に走査されるた
め、２フィールドで１フレームが構成される。一方、水
平同期信号Ｈｓｉは画像の１ライン毎に生成される同期
信号であり、１フィールド期間に５４０ラインの水平走
査期間（５４０Ｈ）を有する。また、図３（ｃ）に示さ
れる水平同期信号Ｈｓｉ間の有効画素エリアは画像の有
効データ期間を示しており、各画素データがこの期間に
おいて左から順に配列される。そして上記具体例におけ
る入力データでは、隣接する水平同期信号Ｈｓｉ間の有
効画素エリアに1920画素の画素データが含まれる。
【００３３】図4は、上記の具体例において画像処理装
置１０１から出力される第１出力同期信号と第１出力デ
ータを示す図である。ここで、図４（ａ）は第１出力同
期信号を構成するフィールド同期信号Ｖｓｏ１を示し、
図４（ｂ）は水平同期信号Ｈｓｏ１を示し、図４（ｃ）
は第１出力データを示す。
置１０１から出力される第１出力同期信号と第１出力デ
ータを示す図である。ここで、図４（ａ）は第１出力同
期信号を構成するフィールド同期信号Ｖｓｏ１を示し、
図４（ｂ）は水平同期信号Ｈｓｏ１を示し、図４（ｃ）
は第１出力データを示す。
【００３４】ここで、上記のフィールド同期信号Ｖｓｏ
１は画像の１フレーム毎に生成される同期信号であり、
水平同期信号Ｈｓｏ１は画像の１ライン毎に生成される
同期信号である。また、図４（ｃ）に示される水平同期
信号Ｈｓｏ１間の有効画素エリアは画像の有効データ期
間を示しており、各画素データがこの期間において左か
ら順に配列される。そして上記具体例における第１出力
データでは、隣接する水平同期信号Ｈｓｏ１間の有効画
素エリアに７２０画素の画素データが含まれる。
１は画像の１フレーム毎に生成される同期信号であり、
水平同期信号Ｈｓｏ１は画像の１ライン毎に生成される
同期信号である。また、図４（ｃ）に示される水平同期
信号Ｈｓｏ１間の有効画素エリアは画像の有効データ期
間を示しており、各画素データがこの期間において左か
ら順に配列される。そして上記具体例における第１出力
データでは、隣接する水平同期信号Ｈｓｏ１間の有効画
素エリアに７２０画素の画素データが含まれる。
【００３５】なお、画像処理装置１０１から出力される
第２出力同期信号と第２出力データはそれぞれ、上記第
１出力同期信号及び第１出力データと同様なものとなる
が、図４（ｂ）に示された水平同期信号Ｈｓｏ１及び図
４（ｃ）に示された有効画素エリアは隣接するフィール
ド同期信号Ｖｓｏ１の間に４８０ライン分存在する（４
８０Ｈ）のに対し、該水平同期信号Ｈｓｏ２及び第２出
力データの有効画素エリアは隣接するフィールド同期信
号Ｖｓｏ２の間に３６０ライン分存在する点で相違す
る。
第２出力同期信号と第２出力データはそれぞれ、上記第
１出力同期信号及び第１出力データと同様なものとなる
が、図４（ｂ）に示された水平同期信号Ｈｓｏ１及び図
４（ｃ）に示された有効画素エリアは隣接するフィール
ド同期信号Ｖｓｏ１の間に４８０ライン分存在する（４
８０Ｈ）のに対し、該水平同期信号Ｈｓｏ２及び第２出
力データの有効画素エリアは隣接するフィールド同期信
号Ｖｓｏ２の間に３６０ライン分存在する点で相違す
る。
【００３６】図５は、上記の具体例において画像処理装
置１０１から出力される第３出力同期信号と第３出力デ
ータを示す図である。ここで、図５（ａ）は第３出力同
期信号を構成するフィールド同期信号Ｖｓｏ３を示し、
図５（ｂ）は水平同期信号Ｈｓｏ３を示し、図５（ｃ）
は第３出力データを示す。
置１０１から出力される第３出力同期信号と第３出力デ
ータを示す図である。ここで、図５（ａ）は第３出力同
期信号を構成するフィールド同期信号Ｖｓｏ３を示し、
図５（ｂ）は水平同期信号Ｈｓｏ３を示し、図５（ｃ）
は第３出力データを示す。
【００３７】ここで、上記のフィールド同期信号Ｖｓｏ
３は画像の１フィールド毎に生成される同期信号であ
り、水平同期信号Ｈｓｏ１は画像の１ライン毎に生成さ
れる同期信号である。また、図５（ｃ）に示される水平
同期信号Ｈｓｏ１間の有効画素エリアは画像の有効デー
タ期間を示しており、各画素データがこの期間において
左から順に配列される。そして上記具体例における第３
出力データでは、隣接する水平同期信号Ｈｓｏ３間の有
効画素エリアに７２０画素の画素データが含まれる。
３は画像の１フィールド毎に生成される同期信号であ
り、水平同期信号Ｈｓｏ１は画像の１ライン毎に生成さ
れる同期信号である。また、図５（ｃ）に示される水平
同期信号Ｈｓｏ１間の有効画素エリアは画像の有効デー
タ期間を示しており、各画素データがこの期間において
左から順に配列される。そして上記具体例における第３
出力データでは、隣接する水平同期信号Ｈｓｏ３間の有
効画素エリアに７２０画素の画素データが含まれる。
【００３８】なお、画像処理装置１０１から出力される
第４出力同期信号と第４出力データはそれぞれ、上記第
３出力同期信号及び第３出力データと同様なものとなる
が、図５（ｂ）に示された水平同期信号Ｈｓｏ３及び図
５（ｃ）に示された有効画素エリアは隣接するフィール
ド同期信号Ｖｓｏ３の間に２４０ライン分存在する（２
４０Ｈ）のに対し、該水平同期信号Ｈｓｏ４及び第４出
力データの有効画素エリアは隣接するフィールド同期信
号Ｖｓｏ４の間に１８０ライン分存在することになる点
で相違する。
第４出力同期信号と第４出力データはそれぞれ、上記第
３出力同期信号及び第３出力データと同様なものとなる
が、図５（ｂ）に示された水平同期信号Ｈｓｏ３及び図
５（ｃ）に示された有効画素エリアは隣接するフィール
ド同期信号Ｖｓｏ３の間に２４０ライン分存在する（２
４０Ｈ）のに対し、該水平同期信号Ｈｓｏ４及び第４出
力データの有効画素エリアは隣接するフィールド同期信
号Ｖｓｏ４の間に１８０ライン分存在することになる点
で相違する。
【００３９】また、図１に示された第１から第４のライ
ン数変換処理部１０７〜１１０は、入力データに対して
補間演算することにより画像のライン数を変換し、それ
ぞれ生成されたデータＤＩ１〜ＤＩ４をメモリコントロ
ール部１１１へ供給する。ここで、補間方式としては線
形補間やキュービック補間等いずれの方式を採用しても
良く、ハードウェアだけでなくソフトウェアにより実現
しても良い。
ン数変換処理部１０７〜１１０は、入力データに対して
補間演算することにより画像のライン数を変換し、それ
ぞれ生成されたデータＤＩ１〜ＤＩ４をメモリコントロ
ール部１１１へ供給する。ここで、補間方式としては線
形補間やキュービック補間等いずれの方式を採用しても
良く、ハードウェアだけでなくソフトウェアにより実現
しても良い。
【００４０】なお、上記具体例においては、ＨＤの画像
をＳＤの画像へ変換することになるが、第１ライン数変
換処理部１０７は外部から供給された制御信号ＳＣ１に
応じて、１フィールド当たり５４０ラインのデータを有
する入力データを１フレーム当たり４８０ラインの画像
へ変換し、第２ライン数変換処理部１０８は外部から供
給された制御信号ＳＣ２に応じて１フィールド当たり５
４０ラインのデータを有する入力データを１フレーム当
たり３６０ラインの画像へ変換する。
をＳＤの画像へ変換することになるが、第１ライン数変
換処理部１０７は外部から供給された制御信号ＳＣ１に
応じて、１フィールド当たり５４０ラインのデータを有
する入力データを１フレーム当たり４８０ラインの画像
へ変換し、第２ライン数変換処理部１０８は外部から供
給された制御信号ＳＣ２に応じて１フィールド当たり５
４０ラインのデータを有する入力データを１フレーム当
たり３６０ラインの画像へ変換する。
【００４１】また同様に、第３ライン数変換処理部１０
９は外部から供給された制御信号ＳＣ３に応じて、１フ
ィールド当たり５４０ラインのデータを有する入力デー
タを１フィールド当たり２４０ラインの画像へ変換し、
第４ライン数変換処理部１１０は外部から供給された制
御信号ＳＣ４に応じて１フィールド当たり５４０ライン
のデータを有する入力データを１フィールド当たり１８
０ラインの画像へ変換する。
９は外部から供給された制御信号ＳＣ３に応じて、１フ
ィールド当たり５４０ラインのデータを有する入力デー
タを１フィールド当たり２４０ラインの画像へ変換し、
第４ライン数変換処理部１１０は外部から供給された制
御信号ＳＣ４に応じて１フィールド当たり５４０ライン
のデータを有する入力データを１フィールド当たり１８
０ラインの画像へ変換する。
【００４２】なお、第１から第４のライン数変換処理部
１０７〜１１０の少なくとも二つにおいて、１フレーム
または１フィールド当たりにおけるライン数が等しい画
像データを生成する場合には、一つの該処理部を複数の
系統で共有させることもできる。また、系統数が４以外
の場合には、該系統数に応じて該処理部を設ければ良
い。
１０７〜１１０の少なくとも二つにおいて、１フレーム
または１フィールド当たりにおけるライン数が等しい画
像データを生成する場合には、一つの該処理部を複数の
系統で共有させることもできる。また、系統数が４以外
の場合には、該系統数に応じて該処理部を設ければ良
い。
【００４３】さらに、第１から第４のライン数変換処理
部１０７〜１１０は、供給された入力同期信号を上記変
換処理に応じて遅延させ、画像データと共にそれぞれ同
期信号ＳＩ１〜ＳＩ４をメモリコントロール部１１１へ
供給する。
部１０７〜１１０は、供給された入力同期信号を上記変
換処理に応じて遅延させ、画像データと共にそれぞれ同
期信号ＳＩ１〜ＳＩ４をメモリコントロール部１１１へ
供給する。
【００４４】次に、メモリコントロール部１１１は、第
１から第４のライン数変換処理部１０７〜１１０から供
給されたデータＤＩ１〜ＤＩ４を一時的にデータ保持メ
モリ１１８へ格納すると共に、供給された同期信号ＯＣ
１〜ＯＣ４に応じて所定のタイミングで読み出して第１
から第４の画素数変換処理部１１２〜１１５へそれぞれ
データＤＯ１〜ＤＯ４及び同期信号ＳＯ１〜ＳＯ４を出
力する。なお、このようなメモリコントロール部１１１
における制御は、ハードウェアで行っても良いしソフト
ウェアで行っても良い。
１から第４のライン数変換処理部１０７〜１１０から供
給されたデータＤＩ１〜ＤＩ４を一時的にデータ保持メ
モリ１１８へ格納すると共に、供給された同期信号ＯＣ
１〜ＯＣ４に応じて所定のタイミングで読み出して第１
から第４の画素数変換処理部１１２〜１１５へそれぞれ
データＤＯ１〜ＤＯ４及び同期信号ＳＯ１〜ＳＯ４を出
力する。なお、このようなメモリコントロール部１１１
における制御は、ハードウェアで行っても良いしソフト
ウェアで行っても良い。
【００４５】以下において、図６を参照しつつメモリコ
ントロール部１１１について詳しく説明する。図６に示
されるように、メモリコントロール部１１１はメモリア
クセス制御部４０９と第１から第４の書き込みＦＩＦＯ
部４０１〜４０４、第１から第４の読み出しＦＩＦＯ部
４０５〜４０８、及び書き込みデータ制御部４１０を含
む。
ントロール部１１１について詳しく説明する。図６に示
されるように、メモリコントロール部１１１はメモリア
クセス制御部４０９と第１から第４の書き込みＦＩＦＯ
部４０１〜４０４、第１から第４の読み出しＦＩＦＯ部
４０５〜４０８、及び書き込みデータ制御部４１０を含
む。
【００４６】なお、図６に示されたメモリコントロール
部１１１には、出力系統が４系統であることに対応して
第１から第４の書き込みＦＩＦＯ部４０１〜４０４と第
１から第４の読み出しＦＩＦＯ部４０５〜４０８が含ま
れるが、系統数に応じて該書き込み及び読み出しＦＩＦ
Ｏ部の数が変更される。
部１１１には、出力系統が４系統であることに対応して
第１から第４の書き込みＦＩＦＯ部４０１〜４０４と第
１から第４の読み出しＦＩＦＯ部４０５〜４０８が含ま
れるが、系統数に応じて該書き込み及び読み出しＦＩＦ
Ｏ部の数が変更される。
【００４７】上記において第１書き込みＦＩＦＯ部４０
１は第１ライン数変換処理部１０７に接続され、第２書
き込みＦＩＦＯ部４０２は第２ライン数変換処理部１０
８に接続される。また、書き込みデータ制御部４１０は
第３及び第４のライン数変換処理部１０９，１１０に接
続され、第３及び第４の書き込みＦＩＦＯ部４０３，４
０４はそれぞれ書き込みデータ制御部４１０に接続され
る。そして、第１から第４の書き込みＦＩＦＯ部４０１
〜４０４と第１から第４の読み出しＦＩＦＯ部４０５〜
４０８は共にメモリアクセス制御部４０９に接続され
る。さらに、メモリアクセス制御部４０９はデータ保持
メモリ１１８に接続される。
１は第１ライン数変換処理部１０７に接続され、第２書
き込みＦＩＦＯ部４０２は第２ライン数変換処理部１０
８に接続される。また、書き込みデータ制御部４１０は
第３及び第４のライン数変換処理部１０９，１１０に接
続され、第３及び第４の書き込みＦＩＦＯ部４０３，４
０４はそれぞれ書き込みデータ制御部４１０に接続され
る。そして、第１から第４の書き込みＦＩＦＯ部４０１
〜４０４と第１から第４の読み出しＦＩＦＯ部４０５〜
４０８は共にメモリアクセス制御部４０９に接続され
る。さらに、メモリアクセス制御部４０９はデータ保持
メモリ１１８に接続される。
【００４８】上記において第１書き込みＦＩＦＯ部４０
１には第１ライン数変換処理部１０７からデータＤＩ１
と同期信号ＳＩ１が供給され、第２書き込みＦＩＦＯ部
４０２には第２ライン数変換処理部１０８からデータＤ
Ｉ２と同期信号ＳＩ２が供給される。さらに、書き込み
データ制御部４１０には第３及び第４のライン数変換処
理部１０９，１１０からデータＤＩ３，ＤＩ４と同期信
号ＳＩ３，ＳＩ４が供給される。そして、第３の書き込
みＦＩＦＯ部４０３には書き込みデータ制御部４１０か
らデータＤＩ３０及び同期信号ＳＩ３０が供給され、第
４の書き込みＦＩＦＯ部４０４には書き込みデータ制御
部４１０からデータＤＩ４０及び同期信号ＳＩ４０が供
給される。
１には第１ライン数変換処理部１０７からデータＤＩ１
と同期信号ＳＩ１が供給され、第２書き込みＦＩＦＯ部
４０２には第２ライン数変換処理部１０８からデータＤ
Ｉ２と同期信号ＳＩ２が供給される。さらに、書き込み
データ制御部４１０には第３及び第４のライン数変換処
理部１０９，１１０からデータＤＩ３，ＤＩ４と同期信
号ＳＩ３，ＳＩ４が供給される。そして、第３の書き込
みＦＩＦＯ部４０３には書き込みデータ制御部４１０か
らデータＤＩ３０及び同期信号ＳＩ３０が供給され、第
４の書き込みＦＩＦＯ部４０４には書き込みデータ制御
部４１０からデータＤＩ４０及び同期信号ＳＩ４０が供
給される。
【００４９】また、第１から第４の書き込みＦＩＦＯ部
４０１〜４０４は供給されたデータを一時的に保持し、
所定のデータ量を保持した時点で、該データをデータ保
持メモリ１１８へ書き込むことを要求する信号ＲＥＱを
メモリアクセス制御部４０９へ出力する。そして、第１
から第４の書き込みＦＩＦＯ部４０１〜４０４はメモリ
アクセス制御部４０９から上記要求に対する許可信号Ａ
ＣＫを受領すると、メモリアクセス制御部４０９から供
給されたデータイネーブル信号ＷＥＮに応じてデータを
出力する。
４０１〜４０４は供給されたデータを一時的に保持し、
所定のデータ量を保持した時点で、該データをデータ保
持メモリ１１８へ書き込むことを要求する信号ＲＥＱを
メモリアクセス制御部４０９へ出力する。そして、第１
から第４の書き込みＦＩＦＯ部４０１〜４０４はメモリ
アクセス制御部４０９から上記要求に対する許可信号Ａ
ＣＫを受領すると、メモリアクセス制御部４０９から供
給されたデータイネーブル信号ＷＥＮに応じてデータを
出力する。
【００５０】一方、第１から第４の読み出しＦＩＦＯ部
４０５〜４０８は共に、内部に所定の空き容量が生じた
時点で、データ保持メモリ１１８からのデータの読み出
しを要求すべくメモリアクセス制御部４０９へ信号ＲＥ
Ｑを出力する。このとき、第１から第４の読み出しＦＩ
ＦＯ部４０５〜４０８は、メモリアクセス制御部４０９
から該要求に対する許可信号ＡＣＫを受領すると、メモ
リアクセス制御部４０９から供給されたデータイネーブ
ル信号ＲＥＮに応じてデータ保持メモリ１１８に保持さ
れている画像データを読み出す。そして、読み出された
画像データは第１から第４の読み出しＦＩＦＯ部４０５
〜４０８のそれぞれにおいて、一旦内部に格納される。
４０５〜４０８は共に、内部に所定の空き容量が生じた
時点で、データ保持メモリ１１８からのデータの読み出
しを要求すべくメモリアクセス制御部４０９へ信号ＲＥ
Ｑを出力する。このとき、第１から第４の読み出しＦＩ
ＦＯ部４０５〜４０８は、メモリアクセス制御部４０９
から該要求に対する許可信号ＡＣＫを受領すると、メモ
リアクセス制御部４０９から供給されたデータイネーブ
ル信号ＲＥＮに応じてデータ保持メモリ１１８に保持さ
れている画像データを読み出す。そして、読み出された
画像データは第１から第４の読み出しＦＩＦＯ部４０５
〜４０８のそれぞれにおいて、一旦内部に格納される。
【００５１】このとき、第１から第４の読み出しＦＩＦ
Ｏ部４０５〜４０８はそれぞれ、供給された同期信号Ｏ
Ｃ１〜ＯＣ４に応じてデータＤＯ１〜ＤＯ４及び同期信
号ＳＯ１〜ＳＯ４を第１から第４の画素数変換処理部１
１２〜１１５へ供給する。
Ｏ部４０５〜４０８はそれぞれ、供給された同期信号Ｏ
Ｃ１〜ＯＣ４に応じてデータＤＯ１〜ＤＯ４及び同期信
号ＳＯ１〜ＳＯ４を第１から第４の画素数変換処理部１
１２〜１１５へ供給する。
【００５２】なお、リアルタイム処理を可能とするに
は、第１から第４の読み出しＦＩＦＯ部４０５〜４０８
が同期信号ＯＣ１〜ＯＣ４に応じてデータＤＯ１〜ＤＯ
４を出力する速度よりも、第１から第４の読み出しＦＩ
ＦＯ部４０５〜４０８がデータ保持メモリ１１８からデ
ータを読み出し、該データを保持する速度の方が速いこ
とが必要となる。
は、第１から第４の読み出しＦＩＦＯ部４０５〜４０８
が同期信号ＯＣ１〜ＯＣ４に応じてデータＤＯ１〜ＤＯ
４を出力する速度よりも、第１から第４の読み出しＦＩ
ＦＯ部４０５〜４０８がデータ保持メモリ１１８からデ
ータを読み出し、該データを保持する速度の方が速いこ
とが必要となる。
【００５３】また、メモリアクセス制御部４０９は、第
１から第４の書き込みＦＩＦＯ部４０１〜４０４から供
給された信号ＲＥＱに応じてデータ保持メモリ１１８へ
データを書き込むと共に、第１から第４の読み出しＦＩ
ＦＯ部４０５〜４０８より供給された信号ＲＥＱに応じ
てデータ保持メモリ１１８からデータを読み出す。ここ
で、メモリアクセス制御部４０９は、同時に複数の信号
ＲＥＱを受領したときに該実行手順を制御することなど
により、データ保持メモリ１１８への効率的なアクセス
を実現する。
１から第４の書き込みＦＩＦＯ部４０１〜４０４から供
給された信号ＲＥＱに応じてデータ保持メモリ１１８へ
データを書き込むと共に、第１から第４の読み出しＦＩ
ＦＯ部４０５〜４０８より供給された信号ＲＥＱに応じ
てデータ保持メモリ１１８からデータを読み出す。ここ
で、メモリアクセス制御部４０９は、同時に複数の信号
ＲＥＱを受領したときに該実行手順を制御することなど
により、データ保持メモリ１１８への効率的なアクセス
を実現する。
【００５４】以下において、メモリアクセス制御部４０
９と書き込みあるいは読み出しＦＩＦＯ部との関係を、
図７を参照しつつ詳しく説明する。なお、メモリアクセ
ス制御部４０９に接続される読み出しＦＩＦＯ部あるい
は書き込みＦＩＦＯ部をクライアントと呼ぶと、メモリ
アクセス制御部４０９には一般的にｎ個（ｎは自然数）
のクライアントが接続される。
９と書き込みあるいは読み出しＦＩＦＯ部との関係を、
図７を参照しつつ詳しく説明する。なお、メモリアクセ
ス制御部４０９に接続される読み出しＦＩＦＯ部あるい
は書き込みＦＩＦＯ部をクライアントと呼ぶと、メモリ
アクセス制御部４０９には一般的にｎ個（ｎは自然数）
のクライアントが接続される。
【００５５】各クライアントは、データ保持メモリ１１
８とデータのやり取りを行いたい場合には、メモリアク
セス制御部４０９へ信号ＲＥＱとアドレスＡＤＤを供給
する。そして、信号ＲＥＱを出力した該クライアントは
メモリアクセス制御部４０９から許可信号ＡＣＫを受領
し、読み出しＦＩＦＯ部はデータRDATAをデータ保持メ
モリ１１８から読み出し、イネーブル信号ＲＥＮと共に
受領する。一方、書き込みＦＩＦＯ部はメモリアクセス
制御部４０９から供給されたイネーブル信号ＷＥＮに応
じて、データWDATAをデータ保持メモリ１１８へ書き込
む。
８とデータのやり取りを行いたい場合には、メモリアク
セス制御部４０９へ信号ＲＥＱとアドレスＡＤＤを供給
する。そして、信号ＲＥＱを出力した該クライアントは
メモリアクセス制御部４０９から許可信号ＡＣＫを受領
し、読み出しＦＩＦＯ部はデータRDATAをデータ保持メ
モリ１１８から読み出し、イネーブル信号ＲＥＮと共に
受領する。一方、書き込みＦＩＦＯ部はメモリアクセス
制御部４０９から供給されたイネーブル信号ＷＥＮに応
じて、データWDATAをデータ保持メモリ１１８へ書き込
む。
【００５６】ここで、上記のように各クライアントは、
信号ＲＥＱと共にアドレスＡＤＤをメモリアクセス制御
部４０９へ供給するため、メモリアクセス制御部４０９
は複数のクライアントが同時にデータ保持メモリ１１８
へアクセスしても、該アクセスを正確かつ確実に実行す
ることができる。
信号ＲＥＱと共にアドレスＡＤＤをメモリアクセス制御
部４０９へ供給するため、メモリアクセス制御部４０９
は複数のクライアントが同時にデータ保持メモリ１１８
へアクセスしても、該アクセスを正確かつ確実に実行す
ることができる。
【００５７】一方、メモリアクセス制御部４０９は、書
き込みあるいは読み出しを命令するコマンドＣＯＭをア
ドレスＡＤＤと共にデータ保持メモリ１１８へ供給す
る。そして、メモリアクセス制御部４０９は、読み出し
の場合にはイネーブル信号ＲＥＮと共にデータRDATAを
データ保持メモリ１１８から受領し、書き込みの場合に
はイネーブル信号WENをデータ保持メモリ１１８から受
領すると共に、データWDATAをデータ保持メモリ１１８
へ供給する。
き込みあるいは読み出しを命令するコマンドＣＯＭをア
ドレスＡＤＤと共にデータ保持メモリ１１８へ供給す
る。そして、メモリアクセス制御部４０９は、読み出し
の場合にはイネーブル信号ＲＥＮと共にデータRDATAを
データ保持メモリ１１８から受領し、書き込みの場合に
はイネーブル信号WENをデータ保持メモリ１１８から受
領すると共に、データWDATAをデータ保持メモリ１１８
へ供給する。
【００５８】このときメモリアクセス制御部４０９は、
データ保持メモリ１１８との間においては一つづつ処理
を実行しなければならず、複数のクライアントによる処
理要求を制御しながら許可信号ＡＣＫを出力する必要が
ある。
データ保持メモリ１１８との間においては一つづつ処理
を実行しなければならず、複数のクライアントによる処
理要求を制御しながら許可信号ＡＣＫを出力する必要が
ある。
【００５９】ここで、従来の画像処理装置におけるメモ
リアクセス制御部４１９は、図８に示されるようにクラ
イアントが８個ある場合には、同時要求された処理を第
１クライアントから第８クライアントの順で巡回的に実
行する（なお、以下においては該処理方法を「巡回処理
法」とも呼ぶ）。すなわち、メモリアクセス制御部４１
９は、例えば第２クライアントとの間における処理が終
了した後に全クライアントから信号ＲＥＱを受領した場
合には、第３クライアントとの間における処理を実行
し、次に第４から第８、その後第１から第２のクライア
ントとの間で順に処理を実行して行く。なお、該要求が
同時になされない場合には、メモリアクセス制御部４１
９へ先に信号ＲＥＱを出力したクライアントとの間にお
ける該処理が優先実行される。
リアクセス制御部４１９は、図８に示されるようにクラ
イアントが８個ある場合には、同時要求された処理を第
１クライアントから第８クライアントの順で巡回的に実
行する（なお、以下においては該処理方法を「巡回処理
法」とも呼ぶ）。すなわち、メモリアクセス制御部４１
９は、例えば第２クライアントとの間における処理が終
了した後に全クライアントから信号ＲＥＱを受領した場
合には、第３クライアントとの間における処理を実行
し、次に第４から第８、その後第１から第２のクライア
ントとの間で順に処理を実行して行く。なお、該要求が
同時になされない場合には、メモリアクセス制御部４１
９へ先に信号ＲＥＱを出力したクライアントとの間にお
ける該処理が優先実行される。
【００６０】このような従来のアクセス制御方法はクラ
イアント間における処理の偏りをなくし、複数のクライ
アントについて均等な処理を実現できる点では利点があ
るものの、各クライアントについてクライアント総数に
より決定される最大処理待ち時間を要する可能性がある
ため、リアルタイム性を重視する画像処理システムでは
有効な方法ではない。
イアント間における処理の偏りをなくし、複数のクライ
アントについて均等な処理を実現できる点では利点があ
るものの、各クライアントについてクライアント総数に
より決定される最大処理待ち時間を要する可能性がある
ため、リアルタイム性を重視する画像処理システムでは
有効な方法ではない。
【００６１】そこで、本発明の実施の形態に係るメモリ
アクセス制御部４０９は、図９又は図１０に示されたア
クセス制御方法を実行する。すなわち、図９に示される
第１の方法は、例えば第４クライアントとの間における
処理の優先度が他のクライアントとの間における処理の
優先度に比して低い場合には、第４クライアント以外
（高プライオリティ群）のクライアントについては図８
に示された巡回処理法を適用し、低プライオリティの第
４クライアントとの間における処理は、該高プライオリ
ティ群のクライアントから信号ＲＥＱが出力されなくな
った段階で実行する方法である。
アクセス制御部４０９は、図９又は図１０に示されたア
クセス制御方法を実行する。すなわち、図９に示される
第１の方法は、例えば第４クライアントとの間における
処理の優先度が他のクライアントとの間における処理の
優先度に比して低い場合には、第４クライアント以外
（高プライオリティ群）のクライアントについては図８
に示された巡回処理法を適用し、低プライオリティの第
４クライアントとの間における処理は、該高プライオリ
ティ群のクライアントから信号ＲＥＱが出力されなくな
った段階で実行する方法である。
【００６２】そして、このような方法によれば、高プラ
イオリティ群を構成する各クライアントについては、上
記最大処理待ち時間が第４クライアントとの間における
処理時間だけ短縮されるため、全体として処理の高速化
を図ることができ、本画像処理装置１０１における処理
のリアルタイム性を向上させることができる。
イオリティ群を構成する各クライアントについては、上
記最大処理待ち時間が第４クライアントとの間における
処理時間だけ短縮されるため、全体として処理の高速化
を図ることができ、本画像処理装置１０１における処理
のリアルタイム性を向上させることができる。
【００６３】一方、図１０に示される第２の方法は、同
じく第４クライアントとの間における処理の優先度が他
のクライアントとの間における処理の優先度に比して低
い場合に、第４クライアントとの間における処理の優先
度を最低にすると共に、第４クライアントを除く他の全
てのクライアントとの間における処理の優先度を予め決
定し、該優先度に従った処理を実行する方法である。
じく第４クライアントとの間における処理の優先度が他
のクライアントとの間における処理の優先度に比して低
い場合に、第４クライアントとの間における処理の優先
度を最低にすると共に、第４クライアントを除く他の全
てのクライアントとの間における処理の優先度を予め決
定し、該優先度に従った処理を実行する方法である。
【００６４】すなわち、例えば第１クライアントと第５
クライアント、及び第４クライアントから同時に信号Ｒ
ＥＱが出力された場合、メモリアクセス制御部４０９は
プライオリティが最も高い第１クライアントとの間にお
ける処理を最初に実行し、追って第５クライアントとの
間における処理を実行する。そして最後に、メモリアク
セス制御部４０９はプライオリティが最も低い第４クラ
イアントとの間における処理を実行する。
クライアント、及び第４クライアントから同時に信号Ｒ
ＥＱが出力された場合、メモリアクセス制御部４０９は
プライオリティが最も高い第１クライアントとの間にお
ける処理を最初に実行し、追って第５クライアントとの
間における処理を実行する。そして最後に、メモリアク
セス制御部４０９はプライオリティが最も低い第４クラ
イアントとの間における処理を実行する。
【００６５】なお、本実施の形態に係る画像処理装置１
０１においては、図６に示された第４書き込みＦＩＦＯ
部４０４が上記の優先度が最低とされた第４クライアン
トに該当する。ここで、第４書き込みＦＩＦＯ部４０４
は、メモリアクセス制御部４０９へ信号ＲＥＱを出力す
るタイミングが図６に示された書き込みデータ制御部４
１０により制御されるが、この書き込みデータ制御部４
１０について以下に詳しく説明する。
０１においては、図６に示された第４書き込みＦＩＦＯ
部４０４が上記の優先度が最低とされた第４クライアン
トに該当する。ここで、第４書き込みＦＩＦＯ部４０４
は、メモリアクセス制御部４０９へ信号ＲＥＱを出力す
るタイミングが図６に示された書き込みデータ制御部４
１０により制御されるが、この書き込みデータ制御部４
１０について以下に詳しく説明する。
【００６６】書き込みデータ制御部４１０は、第３書き
込みＦＩＦＯ部４０３と第４書き込みＦＩＦＯ部４０４
がそれぞれ信号ＲＥＱをメモリアクセス制御部４０９へ
出力するタイミングを調整する。すなわち、書き込みデ
ータ制御部４１０は、第３書き込みＦＩＦＯ部４０３か
ら信号ＲＥＱが出力された時、メモリアクセス制御部４
０９と一つのクライアントとの間におけるデータ転送に
必要とされる時間（以下「単位処理時間」とも呼ぶ）以
上の間隔をあけて第４書き込みＦＩＦＯ部４０４から信
号ＲＥＱを出力させる。
込みＦＩＦＯ部４０３と第４書き込みＦＩＦＯ部４０４
がそれぞれ信号ＲＥＱをメモリアクセス制御部４０９へ
出力するタイミングを調整する。すなわち、書き込みデ
ータ制御部４１０は、第３書き込みＦＩＦＯ部４０３か
ら信号ＲＥＱが出力された時、メモリアクセス制御部４
０９と一つのクライアントとの間におけるデータ転送に
必要とされる時間（以下「単位処理時間」とも呼ぶ）以
上の間隔をあけて第４書き込みＦＩＦＯ部４０４から信
号ＲＥＱを出力させる。
【００６７】このような制御により、プライオリティが
最も低い第４書き込みＦＩＦＯ部４０４においては、信
号ＲＥＱがメモリアクセス制御部４０９へ出力されてか
らの最大処理待ち時間が他のクライアントの数に対応し
て単位処理時間の７倍に抑えられ、第４書き込みＦＩＦ
Ｏ部４０４以外のクライアントにおける該最大処理待ち
時間は単位処理時間の６倍に低減される。従って、複数
のクライアントにおける処理待ち時間が短縮されるた
め、画像処理装置１０１におけるリアルタイム処理が実
現される。
最も低い第４書き込みＦＩＦＯ部４０４においては、信
号ＲＥＱがメモリアクセス制御部４０９へ出力されてか
らの最大処理待ち時間が他のクライアントの数に対応し
て単位処理時間の７倍に抑えられ、第４書き込みＦＩＦ
Ｏ部４０４以外のクライアントにおける該最大処理待ち
時間は単位処理時間の６倍に低減される。従って、複数
のクライアントにおける処理待ち時間が短縮されるた
め、画像処理装置１０１におけるリアルタイム処理が実
現される。
【００６８】なお、書き込みデータ制御部４１０は上記
のように第３書き込みＦＩＦＯ部４０３と第４書き込み
ＦＩＦＯ部４０４とを制御するが、書き込みＦＩＦＯ部
の他の組み合わせや読み出しＦＩＦＯ部の任意の組み合
わせに対して制御するものであっても良い。
のように第３書き込みＦＩＦＯ部４０３と第４書き込み
ＦＩＦＯ部４０４とを制御するが、書き込みＦＩＦＯ部
の他の組み合わせや読み出しＦＩＦＯ部の任意の組み合
わせに対して制御するものであっても良い。
【００６９】以下において、図１１を参照しつつメモリ
アクセス制御部４０９の動作を詳しく説明する。図１１
（ａ）〜（ｘ）は、第１から第４の書き込みＦＩＦＯ部
４０１〜４０４と第１から第４の読み出しＦＩＦＯ部４
０５〜４０８より、時刻Ｔ１に同時に信号ＲＥＱが出力
された場合の画像処理装置１０１の動作を示すタイミン
グ図である。
アクセス制御部４０９の動作を詳しく説明する。図１１
（ａ）〜（ｘ）は、第１から第４の書き込みＦＩＦＯ部
４０１〜４０４と第１から第４の読み出しＦＩＦＯ部４
０５〜４０８より、時刻Ｔ１に同時に信号ＲＥＱが出力
された場合の画像処理装置１０１の動作を示すタイミン
グ図である。
【００７０】メモリアクセス制御部４０９は、図１１
（ｂ）に示されるように、まず時刻Ｔ２に第１書き込み
ＦＩＦＯ部４０１へ許可信号ＡＣＫを供給する。これに
より、時刻Ｔ１から時刻Ｔ４までの間は、メモリアクセ
ス制御部４０９がデータ保持メモリ１１８に対しアドレ
スＡＤＤに応じた記憶領域を確保させるための時間とさ
れる一方、時刻Ｔ４から時刻Ｔ６までの間に第１書き込
みＦＩＦＯ部４０１からメモリアクセス制御部４０９へ
データWDATAが転送される。なお、ここでは時刻Ｔ４か
ら時刻Ｔ６までの時間が上記単位処理時間に該当する。
（ｂ）に示されるように、まず時刻Ｔ２に第１書き込み
ＦＩＦＯ部４０１へ許可信号ＡＣＫを供給する。これに
より、時刻Ｔ１から時刻Ｔ４までの間は、メモリアクセ
ス制御部４０９がデータ保持メモリ１１８に対しアドレ
スＡＤＤに応じた記憶領域を確保させるための時間とさ
れる一方、時刻Ｔ４から時刻Ｔ６までの間に第１書き込
みＦＩＦＯ部４０１からメモリアクセス制御部４０９へ
データWDATAが転送される。なお、ここでは時刻Ｔ４か
ら時刻Ｔ６までの時間が上記単位処理時間に該当する。
【００７１】また、メモリアクセス制御部４０９は、図
１１（ｅ）に示されるように時刻Ｔ３に第２書き込みＦ
ＩＦＯ部４０２へ、図１１（ｈ）に示されるように時刻
Ｔ５に第３書き込みＦＩＦＯ部４０３へ、図１１（ｎ）
に示されるように時刻Ｔ７に第１読み出しＦＩＦＯ部４
０５へ、図１１（ｑ）に示されるように時刻Ｔ９に第２
読み出しＦＩＦＯ部４０６へ、図１１（ｔ）に示される
ように時刻Ｔ１１に第３読み出しＦＩＦＯ部４０７へ、
図１１（ｗ）に示されるように時刻Ｔ１３に第４読み出
しＦＩＦＯ部４０８へそれぞれ許可信号ＡＣＫを供給す
る。
１１（ｅ）に示されるように時刻Ｔ３に第２書き込みＦ
ＩＦＯ部４０２へ、図１１（ｈ）に示されるように時刻
Ｔ５に第３書き込みＦＩＦＯ部４０３へ、図１１（ｎ）
に示されるように時刻Ｔ７に第１読み出しＦＩＦＯ部４
０５へ、図１１（ｑ）に示されるように時刻Ｔ９に第２
読み出しＦＩＦＯ部４０６へ、図１１（ｔ）に示される
ように時刻Ｔ１１に第３読み出しＦＩＦＯ部４０７へ、
図１１（ｗ）に示されるように時刻Ｔ１３に第４読み出
しＦＩＦＯ部４０８へそれぞれ許可信号ＡＣＫを供給す
る。
【００７２】これにより、図１１（ｆ）に示されるよう
に、第２書き込みＦＩＦＯ部４０２は時刻Ｔ６から時刻
Ｔ８までの間において、データWDATAをメモリアクセス
制御部４０９へ転送し、図１１（ｉ）に示されるよう
に、第３書き込みＦＩＦＯ部４０３は時刻Ｔ８から時刻
Ｔ１０までの間において、データWDATAをメモリアクセ
ス制御部４０９へ転送する。
に、第２書き込みＦＩＦＯ部４０２は時刻Ｔ６から時刻
Ｔ８までの間において、データWDATAをメモリアクセス
制御部４０９へ転送し、図１１（ｉ）に示されるよう
に、第３書き込みＦＩＦＯ部４０３は時刻Ｔ８から時刻
Ｔ１０までの間において、データWDATAをメモリアクセ
ス制御部４０９へ転送する。
【００７３】また、図１１（ｏ）に示されるように、第
１読み出しＦＩＦＯ部４０５には時刻Ｔ１０から時刻Ｔ
１２までの間において、メモリアクセス制御部４０９か
らデータRDATAが転送され、図１１（ｒ）に示されるよ
うに、第２読み出しＦＩＦＯ部４０６には時刻Ｔ１２か
ら時刻Ｔ１４までの間において、メモリアクセス制御部
４０９からデータRDATAが転送される。なお、ここでは
時刻Ｔ１０から時刻Ｔ１２までの間、及び時刻Ｔ１２か
ら時刻Ｔ１４までの間がそれぞれ上記単位処理時間に該
当する。
１読み出しＦＩＦＯ部４０５には時刻Ｔ１０から時刻Ｔ
１２までの間において、メモリアクセス制御部４０９か
らデータRDATAが転送され、図１１（ｒ）に示されるよ
うに、第２読み出しＦＩＦＯ部４０６には時刻Ｔ１２か
ら時刻Ｔ１４までの間において、メモリアクセス制御部
４０９からデータRDATAが転送される。なお、ここでは
時刻Ｔ１０から時刻Ｔ１２までの間、及び時刻Ｔ１２か
ら時刻Ｔ１４までの間がそれぞれ上記単位処理時間に該
当する。
【００７４】さらに、図１１（ｕ）に示されるように、
第３読み出しＦＩＦＯ部４０７には時刻Ｔ１４から時刻
Ｔ１６までの間において、メモリアクセス制御部４０９
からデータRDATAが転送され、図１１（ｘ）に示される
ように、第４読み出しＦＩＦＯ部４０８には時刻Ｔ１６
から時刻Ｔ１７までの間において、メモリアクセス制御
部４０９からデータRDATAが転送される。
第３読み出しＦＩＦＯ部４０７には時刻Ｔ１４から時刻
Ｔ１６までの間において、メモリアクセス制御部４０９
からデータRDATAが転送され、図１１（ｘ）に示される
ように、第４読み出しＦＩＦＯ部４０８には時刻Ｔ１６
から時刻Ｔ１７までの間において、メモリアクセス制御
部４０９からデータRDATAが転送される。
【００７５】一方、第４書き込みＦＩＦＯ部４０４は、
時刻Ｔ１に信号ＲＥＱを出力しようとした場合であって
も、図１１（ｊ）に示されるように、書き込みデータ制
御部４１０により出力タイミングが時刻Ｔ３まで遅延さ
れる。そして、第４書き込みＦＩＦＯ部４０４は、図１
１（ｋ）に示されるように、時刻Ｔ１５においてメモリ
アクセス制御部４０９から許可信号ＡＣＫを受領し、図
１１（ｌ）に示されるように時刻Ｔ１７から時刻Ｔ１８
までの間にデータWDATAをメモリアクセス制御部４０９
へ転送する。
時刻Ｔ１に信号ＲＥＱを出力しようとした場合であって
も、図１１（ｊ）に示されるように、書き込みデータ制
御部４１０により出力タイミングが時刻Ｔ３まで遅延さ
れる。そして、第４書き込みＦＩＦＯ部４０４は、図１
１（ｋ）に示されるように、時刻Ｔ１５においてメモリ
アクセス制御部４０９から許可信号ＡＣＫを受領し、図
１１（ｌ）に示されるように時刻Ｔ１７から時刻Ｔ１８
までの間にデータWDATAをメモリアクセス制御部４０９
へ転送する。
【００７６】以上より、時刻Ｔ１から時刻Ｔ４までの時
間をαとし、上記単位処理時間をＣとすると、第１書き
込みＦＩＦＯ部４０１における処理待ち時間はα、第２
書き込みＦＩＦＯ部４０２における処理待ち時間は（α
＋Ｃ）となり、第３書き込みＦＩＦＯ部４０３における
処理待ち時間は（α＋２Ｃ）、第１読み出しＦＩＦＯ部
４０５における処理待ち時間は（α＋３Ｃ）となる。さ
らに、第２読み出しＦＩＦＯ部４０６における処理待ち
時間は（α＋４Ｃ）、第３読み出しＦＩＦＯ部４０７に
おける処理待ち時間は（α＋５Ｃ）、第４読み出しＦＩ
ＦＯ部４０８における処理待ち時間は（α＋６Ｃ）とな
る。
間をαとし、上記単位処理時間をＣとすると、第１書き
込みＦＩＦＯ部４０１における処理待ち時間はα、第２
書き込みＦＩＦＯ部４０２における処理待ち時間は（α
＋Ｃ）となり、第３書き込みＦＩＦＯ部４０３における
処理待ち時間は（α＋２Ｃ）、第１読み出しＦＩＦＯ部
４０５における処理待ち時間は（α＋３Ｃ）となる。さ
らに、第２読み出しＦＩＦＯ部４０６における処理待ち
時間は（α＋４Ｃ）、第３読み出しＦＩＦＯ部４０７に
おける処理待ち時間は（α＋５Ｃ）、第４読み出しＦＩ
ＦＯ部４０８における処理待ち時間は（α＋６Ｃ）とな
る。
【００７７】ここで、第４書き込みＦＩＦＯ部４０４に
おける信号ＲＥＱの出力は、書き込みデータ制御部４１
０により時刻Ｔ３に遅延されるため、時刻Ｔ３から時刻
Ｔ６までの時間が上記αに等しいとき、処理待ち時間は
（α＋６Ｃ）とされる。
おける信号ＲＥＱの出力は、書き込みデータ制御部４１
０により時刻Ｔ３に遅延されるため、時刻Ｔ３から時刻
Ｔ６までの時間が上記αに等しいとき、処理待ち時間は
（α＋６Ｃ）とされる。
【００７８】これに対し、従来のメモリアクセス制御部
４１９において、第１から第４の書き込みＦＩＦＯ部４
０１〜４０４と第１から第４の読み出しＦＩＦＯ部４０
５〜４０８より時刻Ｔ１に同時に信号ＲＥＱが出力され
た場合の動作を、図１２（ａ）〜（ｘ）のタイミング図
を参照しつつ説明する。
４１９において、第１から第４の書き込みＦＩＦＯ部４
０１〜４０４と第１から第４の読み出しＦＩＦＯ部４０
５〜４０８より時刻Ｔ１に同時に信号ＲＥＱが出力され
た場合の動作を、図１２（ａ）〜（ｘ）のタイミング図
を参照しつつ説明する。
【００７９】メモリアクセス制御部４１９は、図１２
（ｂ）に示されるように、まず時刻Ｔ２に第１書き込み
ＦＩＦＯ部４０１へ許可信号ＡＣＫを供給するため、時
刻Ｔ４から時刻Ｔ６までの間に第１書き込みＦＩＦＯ部
４０１からメモリアクセス制御部４１９へデータWDATA
が転送される。なお、ここでは時刻Ｔ４から時刻Ｔ６ま
での時間が上記単位処理時間に該当する。
（ｂ）に示されるように、まず時刻Ｔ２に第１書き込み
ＦＩＦＯ部４０１へ許可信号ＡＣＫを供給するため、時
刻Ｔ４から時刻Ｔ６までの間に第１書き込みＦＩＦＯ部
４０１からメモリアクセス制御部４１９へデータWDATA
が転送される。なお、ここでは時刻Ｔ４から時刻Ｔ６ま
での時間が上記単位処理時間に該当する。
【００８０】また、メモリアクセス制御部４１９は、図
１２（ｅ）に示されるように時刻Ｔ３に第２書き込みＦ
ＩＦＯ部４０２へ、図１２（ｈ）に示されるように時刻
Ｔ５に第３書き込みＦＩＦＯ部４０３へ、図１２（ｋ）
に示されるように時刻Ｔ７に第４書き込みＦＩＦＯ部４
０４へ、図１２（ｎ）に示されるように時刻Ｔ９に第１
読み出しＦＩＦＯ部４０５へ、図１２（ｑ）に示される
ように時刻Ｔ１１に第２読み出しＦＩＦＯ部４０６へ、
図１２（ｔ）に示されるように時刻Ｔ１３に第３読み出
しＦＩＦＯ部４０７へ、図１２（ｗ）に示されるように
時刻Ｔ１５に第４読み出しＦＩＦＯ部４０８へそれぞれ
許可信号ＡＣＫを供給する。
１２（ｅ）に示されるように時刻Ｔ３に第２書き込みＦ
ＩＦＯ部４０２へ、図１２（ｈ）に示されるように時刻
Ｔ５に第３書き込みＦＩＦＯ部４０３へ、図１２（ｋ）
に示されるように時刻Ｔ７に第４書き込みＦＩＦＯ部４
０４へ、図１２（ｎ）に示されるように時刻Ｔ９に第１
読み出しＦＩＦＯ部４０５へ、図１２（ｑ）に示される
ように時刻Ｔ１１に第２読み出しＦＩＦＯ部４０６へ、
図１２（ｔ）に示されるように時刻Ｔ１３に第３読み出
しＦＩＦＯ部４０７へ、図１２（ｗ）に示されるように
時刻Ｔ１５に第４読み出しＦＩＦＯ部４０８へそれぞれ
許可信号ＡＣＫを供給する。
【００８１】これにより、図１２（ｆ）に示されるよう
に、第２書き込みＦＩＦＯ部４０２は時刻Ｔ６から時刻
Ｔ８までの間において、データWDATAをメモリアクセス
制御部４１９へ転送し、図１２（ｉ）に示されるよう
に、第３書き込みＦＩＦＯ部４０３は時刻Ｔ８から時刻
Ｔ１０までの間において、データWDATAをメモリアクセ
ス制御部４１９へ転送し、図１２（ｌ）に示されるよう
に、第４書き込みＦＩＦＯ部４０４は時刻Ｔ１０から時
刻Ｔ１２までの間において、データWDATAをメモリアク
セス制御部４１９へ転送する。
に、第２書き込みＦＩＦＯ部４０２は時刻Ｔ６から時刻
Ｔ８までの間において、データWDATAをメモリアクセス
制御部４１９へ転送し、図１２（ｉ）に示されるよう
に、第３書き込みＦＩＦＯ部４０３は時刻Ｔ８から時刻
Ｔ１０までの間において、データWDATAをメモリアクセ
ス制御部４１９へ転送し、図１２（ｌ）に示されるよう
に、第４書き込みＦＩＦＯ部４０４は時刻Ｔ１０から時
刻Ｔ１２までの間において、データWDATAをメモリアク
セス制御部４１９へ転送する。
【００８２】また、図１２（ｏ）に示されるように、第
１読み出しＦＩＦＯ部４０５には時刻Ｔ１２から時刻Ｔ
１４までの間において、メモリアクセス制御部４１９か
らデータRDATAが転送され、図１２（ｒ）に示されるよ
うに、第２読み出しＦＩＦＯ部４０６には時刻Ｔ１４か
ら時刻Ｔ１６までの間において、メモリアクセス制御部
４１９からデータRDATAが転送される。なお、ここでは
時刻Ｔ１２から時刻Ｔ１４までの間、及び時刻Ｔ１４か
ら時刻Ｔ１６までの間がそれぞれ上記単位処理時間に該
当する。
１読み出しＦＩＦＯ部４０５には時刻Ｔ１２から時刻Ｔ
１４までの間において、メモリアクセス制御部４１９か
らデータRDATAが転送され、図１２（ｒ）に示されるよ
うに、第２読み出しＦＩＦＯ部４０６には時刻Ｔ１４か
ら時刻Ｔ１６までの間において、メモリアクセス制御部
４１９からデータRDATAが転送される。なお、ここでは
時刻Ｔ１２から時刻Ｔ１４までの間、及び時刻Ｔ１４か
ら時刻Ｔ１６までの間がそれぞれ上記単位処理時間に該
当する。
【００８３】さらに、図１２（ｕ）に示されるように、
第３読み出しＦＩＦＯ部４０７には時刻Ｔ１６から時刻
Ｔ１７までの間において、メモリアクセス制御部４１９
からデータRDATAが転送され、図１２（ｘ）に示される
ように、第４読み出しＦＩＦＯ部４０８には時刻Ｔ１７
から時刻Ｔ１８までの間において、メモリアクセス制御
部４１９からデータRDATAが転送される。
第３読み出しＦＩＦＯ部４０７には時刻Ｔ１６から時刻
Ｔ１７までの間において、メモリアクセス制御部４１９
からデータRDATAが転送され、図１２（ｘ）に示される
ように、第４読み出しＦＩＦＯ部４０８には時刻Ｔ１７
から時刻Ｔ１８までの間において、メモリアクセス制御
部４１９からデータRDATAが転送される。
【００８４】以上より、時刻Ｔ１から時刻Ｔ４までの時
間をαとし、上記単位処理時間をＣとすると、第１書き
込みＦＩＦＯ部４０１における処理待ち時間はα、第２
書き込みＦＩＦＯ部４０２における処理待ち時間は（α
＋Ｃ）となり、第３書き込みＦＩＦＯ部４０３における
処理待ち時間は（α＋２Ｃ）、第４書き込みＦＩＦＯ部
４０４における処理待ち時間は（α＋３Ｃ）、第１読み
出しＦＩＦＯ部４０５における処理待ち時間は（α＋４
Ｃ）となる。さらに、第２読み出しＦＩＦＯ部４０６に
おける処理待ち時間は（α＋５Ｃ）、第３読み出しＦＩ
ＦＯ部４０７における処理待ち時間は（α＋６Ｃ）、第
４読み出しＦＩＦＯ部４０８における処理待ち時間は
（α＋７Ｃ）となる。
間をαとし、上記単位処理時間をＣとすると、第１書き
込みＦＩＦＯ部４０１における処理待ち時間はα、第２
書き込みＦＩＦＯ部４０２における処理待ち時間は（α
＋Ｃ）となり、第３書き込みＦＩＦＯ部４０３における
処理待ち時間は（α＋２Ｃ）、第４書き込みＦＩＦＯ部
４０４における処理待ち時間は（α＋３Ｃ）、第１読み
出しＦＩＦＯ部４０５における処理待ち時間は（α＋４
Ｃ）となる。さらに、第２読み出しＦＩＦＯ部４０６に
おける処理待ち時間は（α＋５Ｃ）、第３読み出しＦＩ
ＦＯ部４０７における処理待ち時間は（α＋６Ｃ）、第
４読み出しＦＩＦＯ部４０８における処理待ち時間は
（α＋７Ｃ）となる。
【００８５】従って、図１６に示された従来のメモリア
クセス制御部４１９では、最大処理待ち時間が（α＋７
Ｃ）となるのに対し、図１に示された本実施の形態に係
る画像処理装置１０１では最大処理待ち時間を（α＋６
Ｃ）と単位処理時間Ｃだけ短縮することができるため、
リアルタイム処理を実現することができる。
クセス制御部４１９では、最大処理待ち時間が（α＋７
Ｃ）となるのに対し、図１に示された本実施の形態に係
る画像処理装置１０１では最大処理待ち時間を（α＋６
Ｃ）と単位処理時間Ｃだけ短縮することができるため、
リアルタイム処理を実現することができる。
【００８６】第１から第４の画素数変換処理部１１２〜
１１５は、画像を構成する画素を補間演算することによ
り出力画像を生成する。なお、該補間機能はハードウェ
アにより実現しても良いし、ソフトウェアで実現しても
良い。また、該補間演算はどのような方式を採用しても
良い。
１１５は、画像を構成する画素を補間演算することによ
り出力画像を生成する。なお、該補間機能はハードウェ
アにより実現しても良いし、ソフトウェアで実現しても
良い。また、該補間演算はどのような方式を採用しても
良い。
【００８７】ここで、より具体的には、第１画素数変換
処理部１１２は第１出力データとして出力画像２０２を
出力し、第２画素数変換処理部１１３は第２出力データ
として出力画像２０３を出力し、第３画素数変換処理部
１１４は第３出力データとして出力画像２０４を出力
し、第４画素数変換処理部１１５は第４出力データとし
て出力画像２０５を出力する。
処理部１１２は第１出力データとして出力画像２０２を
出力し、第２画素数変換処理部１１３は第２出力データ
として出力画像２０３を出力し、第３画素数変換処理部
１１４は第３出力データとして出力画像２０４を出力
し、第４画素数変換処理部１１５は第４出力データとし
て出力画像２０５を出力する。
【００８８】出力同期信号生成部１１６は、供給された
入力同期信号に応じて同期信号ＯＣ１〜ＯＣ４を生成
し、それぞれ第１から第４の読み出しＦＩＦＯ部４０５
〜４０８へ供給する。ここで、上記具体例においては、
該入力同期信号と第１から第４の出力同期信号との間
で、所定時間内におけるフレーム数が不変とされるた
め、同期信号ＯＣ１〜ＯＣ４は図３（ａ）に示されたフ
ィールド同期信号Ｖｓｉをトリガとして生成される。
入力同期信号に応じて同期信号ＯＣ１〜ＯＣ４を生成
し、それぞれ第１から第４の読み出しＦＩＦＯ部４０５
〜４０８へ供給する。ここで、上記具体例においては、
該入力同期信号と第１から第４の出力同期信号との間
で、所定時間内におけるフレーム数が不変とされるた
め、同期信号ＯＣ１〜ＯＣ４は図３（ａ）に示されたフ
ィールド同期信号Ｖｓｉをトリガとして生成される。
【００８９】データ保持メモリ１１８はメモリコントロ
ール部１１１から供給された画像データを保持するもの
であって、ハードウェアとしてはメモリにより構成でき
るが、ＣＰＵのメモリに割り付けられた配列領域として
ソフトウェアにより構成しても良い。そして、データ保
持メモリ１１８は、メモリコントロール部１１１の要求
に従って画像データの読み書きを実行するＦＩＦＯとし
ての機能を有する。すなわち具体的には、データ保持メ
モリ１１８は、第１から第４のライン数変換処理部１０
７〜１１０で処理されたデータを保持すると共に、第１
から第４の画素数変換処理部１１２〜１１５へそれぞれ
データＤＯ１〜ＤＯ４を出力する。
ール部１１１から供給された画像データを保持するもの
であって、ハードウェアとしてはメモリにより構成でき
るが、ＣＰＵのメモリに割り付けられた配列領域として
ソフトウェアにより構成しても良い。そして、データ保
持メモリ１１８は、メモリコントロール部１１１の要求
に従って画像データの読み書きを実行するＦＩＦＯとし
ての機能を有する。すなわち具体的には、データ保持メ
モリ１１８は、第１から第４のライン数変換処理部１０
７〜１１０で処理されたデータを保持すると共に、第１
から第４の画素数変換処理部１１２〜１１５へそれぞれ
データＤＯ１〜ＤＯ４を出力する。
【００９０】なお、データ保持メモリ１１８からのデー
タ読み出しは、読み出されるデータＤＯ１〜ＤＯ４が書
き込まれるデータＤＩ１〜ＤＩ４を追い越さないよう、
かつ、書き込まれるデータＤＩ１〜ＤＩ４のデータ量が
データ保持メモリ１１８の容量を超えないよう、メモリ
コントロール部１１１により制御される。
タ読み出しは、読み出されるデータＤＯ１〜ＤＯ４が書
き込まれるデータＤＩ１〜ＤＩ４を追い越さないよう、
かつ、書き込まれるデータＤＩ１〜ＤＩ４のデータ量が
データ保持メモリ１１８の容量を超えないよう、メモリ
コントロール部１１１により制御される。
【００９１】また、本実施の形態に係る画像処理装置１
０１では、４系統の画像処理が並列的に実行されるが、
該並列処理においてデータ保持メモリ１１８が共有され
る。そして、データ保持メモリ１１８の容量は、第１か
ら第４の読み出しＦＩＦＯ部４０５〜４０８からリアル
タイムにデータＤＯ１〜ＤＯ４を出力するのに十分な大
きさとされる。
０１では、４系統の画像処理が並列的に実行されるが、
該並列処理においてデータ保持メモリ１１８が共有され
る。そして、データ保持メモリ１１８の容量は、第１か
ら第４の読み出しＦＩＦＯ部４０５〜４０８からリアル
タイムにデータＤＯ１〜ＤＯ４を出力するのに十分な大
きさとされる。
【００９２】以下において、画像処理装置１０１の動作
を説明する。まず、図１３（ａ）及び図１３（ｂ）はそ
れぞれ画像処理装置１０１に入力されるフィールド同期
信号Ｖｓｉと水平同期信号Ｈｓｉを示し、図１３（ｃ）
は画像処理装置１０１に入力される入力データを示す。
なお、図１３（ａ）から図１３（ｃ）に示された信号
は、図３（ａ）から図３（ｃ）に示された信号と同じも
のである。
を説明する。まず、図１３（ａ）及び図１３（ｂ）はそ
れぞれ画像処理装置１０１に入力されるフィールド同期
信号Ｖｓｉと水平同期信号Ｈｓｉを示し、図１３（ｃ）
は画像処理装置１０１に入力される入力データを示す。
なお、図１３（ａ）から図１３（ｃ）に示された信号
は、図３（ａ）から図３（ｃ）に示された信号と同じも
のである。
【００９３】また、図１４（ａ）及び図１４（ｂ）は、
第１から第４のライン数変換処理部１０７〜１１０より
出力される同期信号ＳＩ１〜ＳＩ４を構成するフィール
ド同期信号Ｖｓｉと水平同期信号Ｈｓｉを示し、図１４
（ｃ）は第１ライン数変換処理部１０７から出力される
データＤＩ１を示す。また、図１４（ｄ）は第２ライン
数変換処理部１０８から出力されるデータＤＩ２を示
し、図１４（ｅ）は第３ライン数変換処理部１０９から
出力されるデータＤＩ３を示し、図１４（ｆ）は第４ラ
イン数変換処理部１１０から出力されるデータＤＩ４を
示す。
第１から第４のライン数変換処理部１０７〜１１０より
出力される同期信号ＳＩ１〜ＳＩ４を構成するフィール
ド同期信号Ｖｓｉと水平同期信号Ｈｓｉを示し、図１４
（ｃ）は第１ライン数変換処理部１０７から出力される
データＤＩ１を示す。また、図１４（ｄ）は第２ライン
数変換処理部１０８から出力されるデータＤＩ２を示
し、図１４（ｅ）は第３ライン数変換処理部１０９から
出力されるデータＤＩ３を示し、図１４（ｆ）は第４ラ
イン数変換処理部１１０から出力されるデータＤＩ４を
示す。
【００９４】ここで、上記具体例においては、第１ライ
ン数変換処理部１０７は１フィールドを５４０ラインか
ら４８０ラインへ変換するため、図１３（ｃ）及び図１
４（ｃ）に示されるように、該変換において一部の画像
データが削除される。また、第２ライン数変換処理部１
０８は上記のように１フィールドを５４０ラインから３
６０ラインへ変換するため、図１４（ｄ）に示されるよ
うにデータＤＩ１よりさらにデータ量の少ないデータＤ
Ｉ２が生成される。
ン数変換処理部１０７は１フィールドを５４０ラインか
ら４８０ラインへ変換するため、図１３（ｃ）及び図１
４（ｃ）に示されるように、該変換において一部の画像
データが削除される。また、第２ライン数変換処理部１
０８は上記のように１フィールドを５４０ラインから３
６０ラインへ変換するため、図１４（ｄ）に示されるよ
うにデータＤＩ１よりさらにデータ量の少ないデータＤ
Ｉ２が生成される。
【００９５】同様に、第３ライン数変換処理部１０９は
１フィールドを５４０ラインから２４０ラインへ変換す
るため、図１４（ｅ）に示されるようにデータＤＩ２よ
りさらにデータ量の少ないデータＤＩ３が生成される。
そして、第４ライン数変換処理部１１０は１フィールド
を５４０ラインから１８０ラインへ変換するため、図１
４（ｆ）に示されるようにデータＤＩ３よりさらにデー
タ量の少ないデータＤＩ４が生成される。
１フィールドを５４０ラインから２４０ラインへ変換す
るため、図１４（ｅ）に示されるようにデータＤＩ２よ
りさらにデータ量の少ないデータＤＩ３が生成される。
そして、第４ライン数変換処理部１１０は１フィールド
を５４０ラインから１８０ラインへ変換するため、図１
４（ｆ）に示されるようにデータＤＩ３よりさらにデー
タ量の少ないデータＤＩ４が生成される。
【００９６】なお、図１３（ａ），（ｂ）と図１４
（ａ），（ｂ）に示されるように、同期信号ＳＩ１〜Ｓ
Ｉ４は入力同期信号と同じものとなる。
（ａ），（ｂ）に示されるように、同期信号ＳＩ１〜Ｓ
Ｉ４は入力同期信号と同じものとなる。
【００９７】図１５（ａ）及び図１５（ｂ）はそれぞ
れ、第１画素数変換処理部１１２から出力される第１出
力同期信号を構成するフィールド同期信号Ｖｓｏ１と水
平同期信号Ｈｓｏ１を示し、図１５（ｃ）は第１画素数
変換処理部１１２から出力される第１出力データを、図
１５（ｄ）は第２画素数変換処理部１１３から出力され
る第２出力データをそれぞれ示す。また、図１５（ｅ）
及び図１５（ｆ）はそれぞれ、第３画素数変換処理部１
１４から出力される第３出力同期信号を構成するフィー
ルド同期信号Ｖｓｏ３と水平同期信号Ｈｓｏ３を示し、
図１５（ｇ）は第３画素数変換処理部１１４から出力さ
れる第３出力データを、図１５（ｈ）は第４画素数変換
処理部１１５から出力される第４出力データをそれぞれ
示す。
れ、第１画素数変換処理部１１２から出力される第１出
力同期信号を構成するフィールド同期信号Ｖｓｏ１と水
平同期信号Ｈｓｏ１を示し、図１５（ｃ）は第１画素数
変換処理部１１２から出力される第１出力データを、図
１５（ｄ）は第２画素数変換処理部１１３から出力され
る第２出力データをそれぞれ示す。また、図１５（ｅ）
及び図１５（ｆ）はそれぞれ、第３画素数変換処理部１
１４から出力される第３出力同期信号を構成するフィー
ルド同期信号Ｖｓｏ３と水平同期信号Ｈｓｏ３を示し、
図１５（ｇ）は第３画素数変換処理部１１４から出力さ
れる第３出力データを、図１５（ｈ）は第４画素数変換
処理部１１５から出力される第４出力データをそれぞれ
示す。
【００９８】ここで、図１５に示されるように、時刻Ｔ
１から時刻Ｔ２までの間において、第１及び第２画素数
変換処理部１１２，１１３から、それぞれ例えば６０ラ
イン分の画像データが出力されるとすれば、第３及び第
４画素数変換処理部１１４，１１５からはそれぞれ３０
ライン分の画像データが出力されることになる。
１から時刻Ｔ２までの間において、第１及び第２画素数
変換処理部１１２，１１３から、それぞれ例えば６０ラ
イン分の画像データが出力されるとすれば、第３及び第
４画素数変換処理部１１４，１１５からはそれぞれ３０
ライン分の画像データが出力されることになる。
【００９９】以上より、本発明の実施の形態に係る画像
処理装置１０１によれば、一つの入力画像データに対し
て複数の異なる画像フォーマットをリアルタイムに生成
し出力する場合において、データ保持メモリ１１８に対
してデータを読み書きする速度を向上させることがで
き、さらに従来の画像処理装置に比してデータ保持メモ
リ１１８に必要なメモリ容量を低減し、製造コストを削
減することができる。
処理装置１０１によれば、一つの入力画像データに対し
て複数の異なる画像フォーマットをリアルタイムに生成
し出力する場合において、データ保持メモリ１１８に対
してデータを読み書きする速度を向上させることがで
き、さらに従来の画像処理装置に比してデータ保持メモ
リ１１８に必要なメモリ容量を低減し、製造コストを削
減することができる。
【０１００】なお、本発明は図１に示されたハードウェ
アの代わりに、ＣＰＵによって実行されるソフトウェア
によっても実現させることができる。
アの代わりに、ＣＰＵによって実行されるソフトウェア
によっても実現させることができる。
【０１０１】
【発明の効果】本発明に係る画像処理装置及び画像処理
方法によれば、データ保持手段における処理待ち時間を
低減することができるため、画像データの高速なリアル
タイム処理を実現することができる。また、記憶手段に
必要とされる記憶容量も低減することができるため、装
置規模及び製造コストを低減することができる。
方法によれば、データ保持手段における処理待ち時間を
低減することができるため、画像データの高速なリアル
タイム処理を実現することができる。また、記憶手段に
必要とされる記憶容量も低減することができるため、装
置規模及び製造コストを低減することができる。
【図1】本発明の実施の形態に係る画像処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示された画像処理装置の動作を説明する
図である。
図である。
【図３】図１に示された画像処理装置に入力される入力
同期信号と入力データを示す図である。
同期信号と入力データを示す図である。
【図４】図１に示された画像処理装置から出力される第
１出力同期信号と第１出力データを示す図である。
１出力同期信号と第１出力データを示す図である。
【図５】図１に示された画像処理装置から出力される第
３出力同期信号と第３出力データを示す図である。
３出力同期信号と第３出力データを示す図である。
【図６】図１に示されたメモリコントロール部の構成を
示すブロック図である。
示すブロック図である。
【図７】図６に示されたメモリアクセス制御部の動作を
説明する図である。
説明する図である。
【図８】従来のメモリアクセス制御部によるアクセス制
御方法を示す図である。
御方法を示す図である。
【図９】図６及び図７に示されたメモリアクセス制御部
によるアクセス制御方法の第１の例を示す図である。
によるアクセス制御方法の第１の例を示す図である。
【図１０】図６及び図７に示されたメモリアクセス制御
部によるアクセス制御方法の第２の例を示す図である。
部によるアクセス制御方法の第２の例を示す図である。
【図１１】図６及び図７に示されたメモリアクセス制御
部の動作を示すタイミング図である。
部の動作を示すタイミング図である。
【図１２】従来のメモリアクセス制御部の動作を示すタ
イミング図である。
イミング図である。
【図１３】図１に示された画像処理装置に入力される同
期信号と入力データを示す図である。
期信号と入力データを示す図である。
【図１４】図１に示された画像処理装置によりライン数
変換処理がなされた後における同期信号と画像データを
示す図である。
変換処理がなされた後における同期信号と画像データを
示す図である。
【図１５】図１に示された画像処理装置から出力される
同期信号と出力データを示す図である。
同期信号と出力データを示す図である。
【図１６】従来の画像処理装置におけるメモリコントロ
ール部の構成を示すブロック図である。
ール部の構成を示すブロック図である。
１０１ 画像処理装置、１０７ 第１ライン数変換処理
部、１０８ 第２ライン数変換処理部、１０９ 第３ラ
イン数変換処理部、１１０ 第４ライン数変換処理部、
１１１，１１９ メモリコントロール部、１１２ 第１
画素数変換処理部、１１３ 第２画素数変換処理部、１
１４ 第３画素数変換処理部、１１５ 第４画素数変換
処理部、１１６ 出力同期信号生成部、１１７，１１８
データ保持メモリ、４０１ 第１書き込みＦＩＦＯ
部、４０２ 第２書き込みＦＩＦＯ部、４０３ 第３書
き込みＦＩＦＯ部、４０４ 第４書き込みＦＩＦＯ部、
４０５第１読み出しＦＩＦＯ部、４０６ 第２読み出し
ＦＩＦＯ部、４０７ 第３読み出しＦＩＦＯ部、４０８
第４読み出しＦＩＦＯ部、４０９，４１９ メモリア
クセス制御部、４１０ 書き込みデータ制御部。
部、１０８ 第２ライン数変換処理部、１０９ 第３ラ
イン数変換処理部、１１０ 第４ライン数変換処理部、
１１１，１１９ メモリコントロール部、１１２ 第１
画素数変換処理部、１１３ 第２画素数変換処理部、１
１４ 第３画素数変換処理部、１１５ 第４画素数変換
処理部、１１６ 出力同期信号生成部、１１７，１１８
データ保持メモリ、４０１ 第１書き込みＦＩＦＯ
部、４０２ 第２書き込みＦＩＦＯ部、４０３ 第３書
き込みＦＩＦＯ部、４０４ 第４書き込みＦＩＦＯ部、
４０５第１読み出しＦＩＦＯ部、４０６ 第２読み出し
ＦＩＦＯ部、４０７ 第３読み出しＦＩＦＯ部、４０８
第４読み出しＦＩＦＯ部、４０９，４１９ メモリア
クセス制御部、４１０ 書き込みデータ制御部。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｎ 1/387 １０１ Ｈ０４Ｎ 1/387 １０１
7/01 7/01 Ｊ
Claims (8)
- 【請求項１】 供給された画像データを記憶する記憶手
段と、前記記憶手段に対して読み書きするため前記画像
データを一時的に保持する複数のデータ保持手段と、前
記複数のデータ保持手段により要求された前記記憶手段
へのアクセスを実行するメモリアクセス手段とを備えた
画像処理装置であって、 少なくとも１つの前記データ保持手段が前記メモリアク
セス手段へ前記要求を行うタイミングを、他の前記デー
タ保持手段が前記メモリアクセス手段へ前記要求を行う
タイミングに対して常に所定時間ずらすアクセスタイミ
ング制御手段を備えたことを特徴とする画像処理装置。 - 【請求項２】 供給された画像データに対して第１の処
理を施す第１のデータ処理手段と、 前記記憶手段から読み出された画像データに対して第２
の処理を施す第２のデータ処理手段とをさらに備え、 前記複数のデータ保持手段は、 前記第１のデータ処理手段により処理された画像データ
を前記記憶手段へ書き込むために前記画像データを一時
的に保持する書き込みデータ保持手段と、 前記第２のデータ処理手段へ供給するため、前記記憶手
段から読み出された画像データを一時的に保持する読み
出しデータ保持手段とを含むことを特徴とする請求項１
に記載の画像処理装置。 - 【請求項３】 前記第１のデータ処理手段は、供給され
た画像データのライン数を変換し、 前記第２のデータ処理手段は、供給された画像データの
画素数を変換することを特徴とする請求項２に記載の画
像処理装置。 - 【請求項４】 前記所定時間は、前記メモリアクセス手
段へいずれか一つの前記データ保持手段より前記要求が
なされてから、前記要求に応じて実行される前記データ
保持手段と前記メモリアクセス手段との間のデータ転送
が完了するまでの時間以上とされることを特徴とする請
求項１に記載の画像処理装置。 - 【請求項５】 供給された画像データを記憶する記憶手
段と、前記記憶手段に対して読み書きするため前記画像
データを一時的に保持する複数のデータ保持手段と、前
記複数のデータ保持手段により要求された前記記憶手段
へのアクセスを実行するメモリアクセス手段を備えた画
像処理装置を用いた画像処理方法であって、 少なくとも１つの前記データ保持手段が前記メモリアク
セス手段へ前記要求を行うタイミングを、他の前記デー
タ保持手段が前記メモリアクセス手段へ前記要求を行う
タイミングに対して常に所定時間ずらすステップを有す
ることを特徴とする画像処理方法。 - 【請求項６】 供給された画像データに対して第１の処
理を施す第１処理ステップと、 前記記憶手段から読み出された画像データに対して第２
の処理を施す第２処理ステップとをさらに備え、 前記複数のデータ保持手段は、前記第１処理ステップに
おいて処理された画像データを前記記憶手段へ書き込む
ために前記画像データを一時的に保持する書き込みデー
タ保持手段と、 前記第２処理ステップにおいて前記第２の処理を施すた
め、前記記憶手段から読み出された画像データを一時的
に保持する読み出しデータ保持手段とを含むことを特徴
とする請求項５に記載の画像処理方法。 - 【請求項７】 前記第１の処理は、供給された画像デー
タのライン数変換であり、 前記第２の処理は、供給された画像データの画素数変換
である請求項６に記載の画像処理方法。 - 【請求項８】 前記所定時間は、前記メモリアクセス手
段へいずれか一つの前記データ保持手段より前記要求が
なされてから、前記要求に応じて実行される前記データ
保持手段と前記メモリアクセス手段との間のデータ転送
が完了するまでの時間以上とされることを特徴とする請
求項５に記載の画像処理方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002109933A JP2003304481A (ja) | 2002-04-12 | 2002-04-12 | 画像処理装置と画像処理方法 |
| EP03252257A EP1353510A3 (en) | 2002-04-12 | 2003-04-09 | Image processing apparatus and image processing method |
| US10/411,005 US7209186B2 (en) | 2002-04-12 | 2003-04-10 | Image processing apparatus and image processing method for high speed real-time processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002109933A JP2003304481A (ja) | 2002-04-12 | 2002-04-12 | 画像処理装置と画像処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003304481A true JP2003304481A (ja) | 2003-10-24 |
Family
ID=28449974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002109933A Pending JP2003304481A (ja) | 2002-04-12 | 2002-04-12 | 画像処理装置と画像処理方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7209186B2 (ja) |
| EP (1) | EP1353510A3 (ja) |
| JP (1) | JP2003304481A (ja) |
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| TWI588774B (zh) * | 2016-07-26 | 2017-06-21 | Nat Chung Shan Inst Of Science And Tech | Programmable instant image preprocessing device and method |
Family Cites Families (15)
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|---|---|---|---|---|
| US5056041A (en) * | 1986-12-31 | 1991-10-08 | Texas Instruments Incorporated | Data processing apparatus with improved bit masking capability |
| US4700330A (en) * | 1985-10-30 | 1987-10-13 | Digital Equipment Corporation | Memory for a digital data processing system including circuit for controlling refresh operations during power-up and power-down conditions |
| JPH01291387A (ja) * | 1988-05-19 | 1989-11-22 | Hitachi Ltd | 画像処理装置 |
| US5163123A (en) * | 1990-04-25 | 1992-11-10 | Minolta Camera Kabushiki Kaisha | Synchronously transferring image data to a printer |
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| JPH07200386A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 共有メモリのアクセス制御装置および画像形成装置 |
| WO1995029557A1 (fr) * | 1994-04-25 | 1995-11-02 | Sony Corporation | Dispositif de sortie de signaux video |
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-
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- 2002-04-12 JP JP2002109933A patent/JP2003304481A/ja active Pending
-
2003
- 2003-04-09 EP EP03252257A patent/EP1353510A3/en not_active Withdrawn
- 2003-04-10 US US10/411,005 patent/US7209186B2/en not_active Expired - Fee Related
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|---|---|
| EP1353510A3 (en) | 2005-02-09 |
| US20030223016A1 (en) | 2003-12-04 |
| EP1353510A2 (en) | 2003-10-15 |
| US7209186B2 (en) | 2007-04-24 |
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