JPH01291387A

JPH01291387A - 画像処理装置

Info

Publication number: JPH01291387A
Application number: JP63120477A
Authority: JP
Inventors: Koji Fukuda; 浩至福田; Masatoshi Hino; 樋野　匡利; Tetsuo Machida; 哲夫町田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-05-19
Filing date: 1988-05-19
Publication date: 1989-11-22
Also published as: US5052046A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、画像処理装置に係り、特に、高速でかつ小規
模な装置構成を得るのに好適な画像メモリ装置及び画像
処理装置に関する。

〔従来の技術〕

一般に、不鮮明でノイズの多い原画像を処理してくっき
りとして鮮明なノイズのない画像を得る画像処理装置に
おいては、目的画素及びその周囲近傍の画素の各画素値
からマトリックス演算により計算して各目的画素の新画
素値を決定している。

従来、この種の、計算対象画素（目的画素）とその近傍
画素とを入力データとして出力画素値を求める画像処理
装置として、色々な方式が見られる。一方原画の画像デ
ータの画像メモリ内の配置は通常、横方向（水平方向）
にアドレス空間で連続になっていることが多い。よって
縦方向（垂直方向）で近傍にある画素の画像メモリ内の
アドレスは、離れて存在することが多い。近傍演算では
、画像メモリから近傍画素を読み取りバッファリングし
て演算部に入力するので、近傍画素を全て揃えるまで画
像メモリを読む必要がある。そこで、別の画素の近傍演
算をするのに、前に参照したアドレスを再度アクセスす
るということが発生する。

これではメモリのアクセス回数が多く処理時間がかかる
。この問題を解決するため、従来、例えば、― アイ・イー・イーマー、コンピュータ、１９８１年１１
月号５３頁から６７頁（ＩＥＥＥ、　Ｃｏｍｐｕｔｅｒ
。

Ｎｏｖ、１９８１．ｐｐ５３〜６７）に示されているよ
うに、処理する原画像が矩形画面の場合、該画素の隣接
するライン間のアドレスの差は、ライン上のどの位置を
とっても一定であることに着目し、アクセス回数を減ら
すようにした方式が知られている。この方式では、画像
処理部において、上記のマトリックス演算に必要な画素
列を格納する一時メモリ　（シフトレジスタ）を別途準
備し、原画像メモリからこの一時メモリに１ワード（１
アドレス単位）ずつ順次横方向に画像データを読み込み
、このデータを処理と同期してシフトさせて行くことに
より、近傍画素を自動的に抽出するようになっている。

この方式によれば、原画像を重複することなく、全部の
アドレスを１回ずつアクセスするだけで画像処理するこ
とが可能である。

しかし、例えば、処理に用いる入力近傍画素として、８
連結画素を必要とする場合（３×３画素の７トリツクス
演算の場合）、２ライン＋３画素分の記憶容量をもつ一
時メモリが必要になる。

〔発明が解決しようとする課題〕

上記のラインメモリを用いない従来技術では、原画像メ
モリの同一アドレスを複数回アクセスしなければならず
、画像データの転送時間がかかるという問題があった。

一方、上記の文献に示される、ラインメモリを用いた従
来技術では、原画像メモリの同一アドレスのアクセスは
１回ですむため、転送時間は短かくなるが、例えば３×
３画素マトリックス演算の場合、２ライン分以上のライ
ンメモリが必要になり、メモリ容量が大型化し、又、ラ
インメモリの制御が必要でその制御回路も複雑になると
いう問題があった。

従って、本発明の目的は、上記従来技術の問題点を解消
し、上記文献による従来技術のようなラインメモリを用
いることなく、ごく僅かの容量をもつ一時メモリを用い
るだけで、しかも、ラインメモリを用いたものと同程度
に少ないアクセス回数による画像処理、即ち、原画像を
重複しないで１つのアドレスに対し１回のアクセス（読
み込み）をするだけの画像処理を実現することができる
画像処理装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の画像処理装置は、画
像メモリから同一アドレスの複数の画素（ワード）をま
とめてアクセスして読み出し、これを画像処理部の一時
メモリ　（シフトレジスタ）に格納し、目的画素（計算
画素、即ち、計算結果の求められる画素）にその近傍画
素を参照して演算処理を行なうことにより個々の目的画
素の出力画素値を決定する際に、特に、前記目的画素と
アドレスが同一の画素（ワード）に、前記演算処理に必
要な左右近傍の画素を加えたもの（例えば、左右近傍の
画素を１つずつとした場合、１ワ一ド＋２画素）を一群
として、群単位で前記画像メモリから読み出す手段と、
前記一群の画素を、上下方向で少くとも前記演算処理に
必要な群数（例えば、３×３画素マトリックス演算では
、３ラインに亘り３群）だけ順次前記一時メモリに格納
する手段とを設ける。

又、画素の読み出し格納及び演算処理の順序については
、前記同一アドレス画素列又は群に対応した幅（例えば
１ワ一ド幅で処理するとき１ワ一ド＋２画素の読み出し
幅）で上下に延びる画像領域に沿って、上下方向に（例
えば上から下へ）、かつ、左右に隣り合う画像領域に対
して順次に（例えば左領域から右領域へ）、読み込み演
算処理が行なわれる。

〔作用〕

上記構成に基づく作用を説明する。

例えば１ワード（同一アドレス範囲）が水平走査方向（
左右方向）の８画素で構成され３×３画素マトリックス
演算を行なう場合、画像メモリから、先ず第１ラインの
１ワ一ド＋２＝１０画素幅の画素列（群）が読み出され
、つぎに、その直下の第２ラインの１０画素幅の画素列
が読み出され、そのつぎに、直下の第３ラインの１０画
素が読み出され、これらの読み出された画素は、１０画
素ずつ３列に上記一時メモリに格納される。ここで、前
記第２ラインの１ワードを構成する８画素の各々につい
て、その回りを囲む８個の画素を参照する演算処理が順
に行なわれる。この処理が終ると、上記一時メモリから
第１ラインの画素が除去され、直下の第４ラインが読み
込まれるように一時メモリの記憶内容がシフトされる。

ここで第３ラインの１ワードを構成する８画素の各々に
ついて上記と同様の処理が行なわれる。以下、同様にし
て水平（左右）方向第１順位（最左位置）のワードの上
から下までのラインの処理（最上位と最下位ラインは除
く）が終ると、次に水平方向第２順位（右隣り）のワー
ドについて上から下まで同様な処理を行ない、これを繰
返すことで、一画面の処理を行なう。

このようして、上記一時メモリとしては、１０×３の画
素数を記憶できる容量があればよく、小容量の一時メモ
リで所要の演算処理を行なうことが可能となる。つまり
、あるライン上の１０画素は、後続の２ラインを含めて
３回の１ワード処理が続いて行なわれる期間だけ、一時
メモリ上に保持されていわば十分であるからである。又
、一画素分の演算処理を行なうのに、画像メモリの各ワ
ードに対するアクセス読み取りをほとんど重複させずに
ほぼ一回ずつ行なうだけで済むから、画像転送時間が短
縮される。

なお、画像メモリへの書き込み側には特別な手段を設け
ないので画像データが破壊されることはない。また、読
み出しデータに関しては、画像メモリを構成するメモリ
セルの出力データラインのパスへのデータ送出制御を隣
接画素に関しては別のデータラインと独立に制御するの
で読み取りデータが誤って出力されることはない。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。■は
画像メモリであり、ハードディスクＨＤ６等の二次記憶
装置に格納された画像データやスキャナ等の画像入力装
置５より入力されたデータを格納する。２は画像処理装
置であり画像メモリ１に格納された原画データをもとに
画像処理する。

処理結果は、画像メモリ１やＨＤ６に再度格納されたり
、ＶＲＡＭ７　　（ＣＲＴ表示用メモリ）に格納してＣ
ＲＴ８で表示して確認することができる。

また各モジュールのデータ制御はシステムハス１１を介
して行なう。９．１０は画像処理装置２が参照する拡張
データラインである。ここでは、画像メモリ１に格納さ
れている二次元画像データのうち、画像処理袋Ｎ２が参
照したいアドレスが示す画像領域の左右近傍画素データ
を転送する。

即ち画像処理装置には、指定アドレスが示すデータ以外
に近傍画素も同時に入力することができる。

これが本発明で最も特徴のある機能である。本発明はこ
の機能を利用することによって、小規模で高速な局所画
像処理装置を実現する。本実施例では、局所画像処理の
一例として３×３のマトリクス演算を行なう装置の場合
の適応例を示す。

第２図では画像メモリ１が格納している原画像のビット
マツプを示している。１３は１画面におけるメモリアド
レスと２次元のビットマツプの対応を示す図（アドレス
マツプ）である。０，１゜２、・・・・・・ｍ−１，ｍ
、・・・・・・５ｍ−１，・・・・・・はアドレスであ
る。この例では、各ラインごとにアドレスが連続であり
、ｍ個のアドレスで示されるメモリ容量で１ライン分の
データを格納しである。データの２次元配列は、原画像
のパターンそのままである。また１２では、アドレスマ
ツプ１３のうち大枠の部分を拡大して詳細に示している
。Ｐｏ。。

Ｐｏ　１　＋　・・・・・・Ｐ　（１＋　　Ｐ　Ｏｅ＋
　は各画素に対応するビットで、本実施例では一画素が
１ビツトに対応している。なお１画素が数ビットからな
る場合も同様に適用できる。ここでは各画素がビット順
に（原画パターンと同し画素順に連続して）配列されて
いて、１つのアドレス内に８画素分のデータを格納して
おり、この８画素分、例えばＰｒｏ””Ｐ２７で１ワー
ドを構成する。図中の記号ＰＸｙは画素の識別子を示す
。ここでＸはライン番号、ｙはライン内の画素番号を示
している。例えばＰ＋３はビットマツプ上の２ライン目
の左端より４画素目を示している。３×３のマトリクス
演算では計算対象画素即ち目的画素とその近傍８連結画
素の合計９画素の画素値から計算して出力画素値を決定
する。

（この演算法は周知であるので、詳細は省略するが、両
側が白と黒ならエツジ、両側がいずれも黒なら黒と判定
する等の演算が行なわれる。）例えば図中Ｐ２３の画素
を計算する場合○で囲んであるＰＩＺＩ　　Ｐ＋３Ｉ　
　Ｐ＋４＋　　Ｐ２２１　　ＰＺ３１　　Ｐ２４１　　
Ｐ３ｚ＋Ｐ　１３＋　　Ｐ　３４の９点のデータが必要
でありこのデータを画像処理装置に入力するためには画
像メモリ内のｍ番地、２ｍ番地、３ｍ番地の３つのアド
レスを読み出さないとならない。また、ｐ２７のように
ワード（１回でデータ転送する単位、すなわち、アドレ
ス単位）境界の画素では、右隣の画素が別アドレスに存
在するため、ｍ、２ｍ、３ｍの３アドレスにカロえて、
ｍ十Ｌ　　２ｍ＋１．３ｍ＋］の３アドレスも読み出さ
ないとならない。画像処理装置に画像データを格納する
容量を最も少なくするには、１画素処理当り３×３の７
トリクス分の容量が存在すればよい。しかし、それだけ
ではＰ２３のようなワード境界でない画素に関しては３
回のソース画像リードアクセスが必要でありＰ２．のよ
うなワード境界では６回のソース画像アクセスが必要で
ある。つまり、１ライン当り３画素で１画面がｌライン
ある画像では、１画面当り（１ワード−８ビット即ち８
画素とすると）のアクセスが必要となる。また、上記従来技術で提示し
た文献のように、２ライン＋３画素のラインメモリを持
ち、１ワ一ド分の処理が終る毎に、このメモリの末尾の
（最も古い）■ワードの画素を除き、先頭に新しい１ワ
ードの画素を取り込むようにして、順にシフトして行く
方式では、同一の画像データを複数回アクセスする必要
がないので、原画の容量分（アドレス個数分）アクセス
すればよい。つまり、のアクセス（１つのアドレス当り１回のアクセス）でよ
い。

これに対し、本実施例の方式では、ラインメモリを持た
ず、画像データを格納する容量を３ワ一ド＋６画素のみ
として上記（２）式と同一のデータ転送回数で処理を可
能とするものである。

第３図に画像処理装置２で格納する画像データとビット
マツプの関係を示す。例えば、アドレスマツプ１３のう
ち（ｍ＋１）番地の画素データＰ　Ｉｆｉ＋　　Ｐ　Ｉ
’ｌ＋　・・・・・・＋ＰＩＩ５の画素値を計算する場
合、画像処理装置２で格納する画像データ１２ａは、１
番地（Ｐ　ｏａ＝　Ｐ　ｏｐｓ　）、（ｍ＋１）番地（
Ｐｚｓ”Ｐｚｓ）、　　（２ｍ＋１）番地（Ｐ　２１１
〜Ｐ　２１５　）と、０番地、ｍ番地、２ｍ番地の最右
画素（Ｐｏ７゜Ｐ＋７．　　Ｐ７２）　、２番地、（ｍ
＋２）番地、（２ｍ＋２）番地の最左画素（Ｐ　ｏｖ６
．　Ｐ　＋＋ｂ、　Ｐ　２１６）である。本メモリ構成
では、例えば（ｍ＋１）番地を読み込むとき、（ｍ＋１
）番地の画素Ｐ　Ｉ［ｌ＋　　Ｐ　１９・・・・・・Ｐ
ｌｌ、だけでなく同時に該番地の両隣の画素Ｐ、ワ、　
　ＰＩＩｂも読み込んで参照できる。よって上記の画素
を記憶するには１番地、（ｍ＋１）番地、（２ｍ＋１）
番地の３アドレスをアクセスすればよい。更に効率的に
処理するために、Ｐｚｓ”Ｐ＋＋ｓまでの画素計算の後
ライン方向に処理しないで（２ｍ＋１）番地の画素Ｐ　
２１１＋　　Ｐ　２９”　Ｐ　２１５までを処理する。

既に（ｍ＋１）番地、（２ｍ＋１）番地のデータは（ｍ
＋１）番地の画素を処理するために人力されているので
１番地の画素を格納している領域に（３ｍ＋１）番地の
データを読み込んでゆけばよい。順次処理順序をアクセ
ス単位（ワード）分の画素ごとにライン垂直方向矢印の
ように処理をしてゆくことで原画像を一回読み込んだだ
けで画像全体のマトリクス演算が可能である。また、マ
トリクス演算では１アドレス分処理すると、出力も１ア
ドレス分出力されるため、原画参照アドレスと、出力書
き込みアドレスの制御は全く同期して行なうことができ
る。

第４図に画像処理装置２の内部構成を示す。１４は入力
データであり、システムハス１１のデータラインｌＩＤ
が８ビツトの場合を示している。このとき左右近傍画素
２ビット分のデータを含めて入力データはｌＯビット存
在する。入力データはまず〜第１の大力バッファ１５に
人力される。次に１ライン下のデータを入力する時に、
第１のバッファ１５のデータは第２の入力バッファ１６
にロードされ、第１のバッファ１５に現在人力データラ
イン１４に存在するデータを入力する。同様に更に１ラ
イン下のデータを入力するときに、第２のバッファ１６
のデータを第３の入力バッファ１７に第１のバッファ１
５のデータを第２のバッファ１６に入力してデータライ
ン１４からのデータを第１のバッファにロードする。

こうして第１から第３までのバッファに存在するデータ
についてみると、常に、第３のバッファ１７には計算す
る画素の上隣のラインのデータ、第２のバッファ１６に
は計算する画素のあるラインのデータ、第１のバッファ
１５には計算する画素の下隣のラインのデータが存在す
ることになる。

カウンタ２２で順次各バッファから計算に必要な３画素
を選択する信号を生成する。例えばカウンタ２２が更新
されると各入力バッファの０，１゜２ビツト目を選択し
ている場合、次には１，２゜３ビツト目を選択するよう
にセレクタ１８〜２０を制御する。またこのカウンタ値
は演算部２１から出力された画素を出力バッファ２４の
何ビット目に書き込むかを決定するマルチプレクサ２３
の制御信号にもなる。入力バッファに格納されているデ
ータで計算できる画素は８画素（Ｐ　ｌｌ１−　Ｐ　＋
＋ｓ）であるので、クロックを８回カウンタ２２かカウ
ントすると次ラインのアドレスのデータのリード要求と
処理結果のライト要求を発行して、各転送が終了してか
ら次のラインの処理を実施する。なお、第１のバッファ
１５と出力バッファ２４をダブルバッファとして（それ
ぞれ２つ設けて）、データ転送と処理を同時に実施でき
るようにすれば（一方の入力及び出力バッファが転送を
行っている間に他方の入力及び出力バッファが処理を行
なうように交互に切り換えるようにすれば）、更に高速
化できる。

またアドレス生成回路を説明する。本画像処理装置には
原画、読み取りアドレス４１と書き込みアドレス４２の
アクセス機能を持っている。アドレスの更新タイミング
はシステムバス１１の１バイトのデータ転送が終結した
タイミング信号１１ｃ（転送終結信号と称する。）によ
り行なう。アドレスの更新は順次下のラインのアドレス
を読み込むため現在のアドレスにライン製分だけ加えて
次のアドレスとする。図中、原画アドレスレジスタ３４
には原画アドレスが設定してあり、該レジスタ３４の出
力である現在の原画アドレス４１とライン長レジスタ２
９の値を加算器３１に入力して次の読み込みアドレスを
生成する。また、先頭アドレスレジスタ３０に原画の最
も上のラインのアドレスを格納しておき、第３図のアド
レス１ｍ番地から次に１番地にアクセスが移る場合のよ
うに、最も下のラインを読み込み終わったところで、先
頭アドレスレジスタ３０に１だけ加えたアドレスをイン
クリメンタ３２で生成して原画アドレスレジスタ３４に
格納してから、順次下側のラインにアドレスを更新して
ゆく。つまり、加算器３１から出力された、ライン分ｍ
だけ更新したアドレスと、インクリメンタ３２から出力
される最も上のラインの次のアドレスのどちらかをセレ
クタ３３で選択して、これを原画アドレスレジスタ３４
に入力する。この選択は、データ転送の終結タイミング
１１Ｃの回数をインクリメンタ２７でカウントしこの値
がライン数レジスタ２６と一致したかどうかを比較器２
８で判定して一致している時だけ先頭アドレスレジスタ
３０に１加えた値を選択、して原画アドレスレジスタに
入力する。またその値を先頭アドレスレジスタ３０に再
び入力する。

この結果、先頭アドレスレジスタ３０の値は１だけ増え
ている。

同様に処理結果をライトするアドレスの生成回路も構成
できる。制御方式で原画アドレスと異な　Ｑるのは、原画の最も上のラインと、その次のラインを読
み込んでいる時にまだ、３×３のマトリクスデータが揃
っていないため処理を実行しないので出力データがまた
存在しない。よって原画アドレスレジスタ３４は更新す
るが、書き込みアドレスレジスタ４０は更新しない。こ
れ以外は全く同様に更新してゆく。

第５図に画像メモリ１の構成を示す。この例では入力と
出力データラインが各８本のメモリセルを使用している
。またこの例では、メモリセルＡ４５からメモリセルＤ
４８まで４個のメモリセルに、連続するアドレスが同一
セルに存在しないようにアドレスの割り付けが行なわれ
ている。連続したアドレスが同一セルに存在すると左右
のワード境界隣接画素を読むために１つのセルを複数回
読み取る必要があり、アクセス効率も悪くなる上に、更
に一時データを記憶する手段も必要となるので好ましく
ない。本実施例では４つのメモリセルに順々にアドレス
を割りつけることで、この問題を解決している。また各
メモリセルＡからＤには、ドライバＡからＤ（４９〜５
２）と左右拡張ドライバＡからＤ（５３〜６０）が存在
している。

例えばシステムバスのアドレスラインＩＩＡをデコード
した結果最下位２ビツトがＩＴ　００１１の場合、メモ
リＡをシステムバスが指していてこの時セレクトＡ信号
６９がつき、同様にＩＩ　０１１１の時はセレクトＢ信
号６２、！１０′″のときはセレクトＣ信号６３、ＩＩ
　１１１１の時はセレクトＤ信号６４がつくようなって
いて、この４本で上記ドライバの出力イネーブル制御を
行なうようにアドレス割りつけされているとすると、シ
ステムバスのアドレスラインＩＩＡが（ｍ＋１）を指し
ている時、セレクトＢ信号６２がつく。このときアドレ
スｍの最も右側の画素をデータ線１０に（ｍ＋１）の左
近傍画素として出力するために５４のドライバ（右拡張
ドライバＡ）がイネーブルになり、同様に右近傍画素（
データ線９）はドライバ５７（左拡張ドライバＣ）がイ
ネーブルになる。また右セルに人力されるアドレス信号
６９−７２は、システムハスの前記最下位２ビツトのア
ドレスを除いたちのを入力すればよい。しかしメモリセ
ルＡ４５の（ｍ＋４）番地がアクセスされてセレクトＡ
信号６１がイネーブルの時、左近傍画素は右拡張ドライ
バＤ６０の出力であるが、現在システムバスのアドレス
ラインが指しているアドレスは（ｍ＋７）番地を指して
いて、本来必要な（ｍ＋３）番地の最右データを出力す
るにはアドレスを１つ減した信号７２をメモリセルＤに
人力する必要がある。これをデクリメンタ６７で計算し
、セレクタ６６で滅した信号を入力するか否かは、セレ
クトＡ信号６１で行なう。こうして１回のアクセスでワ
ード境界の左右の近傍画素も同時に参照することができ
る。また本実施例では３×３のマトリクス演算を例とし
ているので、左右１画素を読める構成を示しているが、
５×５のマトリクス演算をするためには、拡張データラ
インを左右２画素にして同様の制御が適応できる。

なお、本発明は、メモリのアドレスを制御するＤ　Ｍ　
Ａ　（Ｄ　１ｒｅｃｔ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）
コントローラより成る画像処理装置等に好適である。

〔発明の効果〕

以上詳述したように、本発明の画像処理装置によれば、
同一アドレスの画素列にその左右近傍の演算処理に必要
な画素を加えたものを群として、このような群を上下方
向で演算処理に必要な個数だけ、画像メモリから処理部
の一次メモリに読み込むようにしたので、従来技術に比
べて一時メモリの容量を極めて小さ（できると共に、演
算処理に必要な画素の、画像メモリから一時メモリへの
読み込み（アクセス）が重複せずにほぼ１回で済むよう
になり、この結果、画像メモリに対するアクセス時間が
短縮され、処理が高速化される等、優れた効果を奏する
。

【図面の簡単な説明】

第１図は本発明の適用される画像処理システムのハード
構成図、第２図は画像メモリのアドレスマツプの一例を
示す図、第３図は本発明の一実施例に適用されるアドレ
スマツプとアクセスして行くアドレス順を示す図、第４
図は画像処理装置の概略ブロック図、第５図は画像メモ
リの制御回路図である。１・・・・・・画像メモリ、２・・・・・・画像処理装
置、９・・・・・・右近傍画像データライン、１０・・
・・・・左近傍画素データライン、１１・・・・・・シ
ステムハス、ＩＩＡ・・・・・・アドレスライン、ＩＬ
Ｃ・・・・・・タイミング信号ライン、ＬＩＤ・・・・
・・入出力データライン、１２・・・・・・アドレス内
ビット配置、１２Ａ・・・・・・画像処理装置で読み込
まれるビット列（画像データ）、１３・・・・・・アド
レスマツプ、１４・・・・・・データライン、１５〜１
７・・・・・・大力バッファ、２１・・・・・・演算部
、２４・・・・・・出力バッファ、４１・・・・・・原
画読み取り（参照）アドレスライン、４２・・・・・・
処理結果書き込みアドレスライン。

Claims

【特許請求の範囲】

１．画像メモリから同一アドレスの複数の画素をまとめ
てアクセスして読み出し、これを画像処理部の一時メモ
リに格納し、目的画素とその左右及び上下方向近傍の画
素との演算処理により個々の目的画素の出力画素値を決
定する画像処理装置において、前記目的画素とアドレス
が同一の画素列に、前記演算処理に必要な左右近傍の画
素を加えたものを一群として、群単位で前記画像メモリ
から読み出す手段と、前記一群の画素を、上下方向で少
くとも前記演算処理に必要な群数だけ順次前記一時メモ
リに格納する手段とを備えたことを特徴とする画像処理
装置。
２．前記同一アドレスの画素列又は群に対応した幅で上
下に延びる画像領域に沿つて、上下方向に、かつ、左右
に隣り合う画像領域に対して順次に、前記画像メモリか
らの読み出し、一時メモリへの格納、及び、演算処理が
行なわれるように構成したことを特徴とする請求項１記
載の画像処理装置。