JP2010055516A

JP2010055516A - 画像データ処理装置および画像データ処理方法

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Publication number: JP2010055516A
Application number: JP2008222010A
Authority: JP
Inventors: Kenichi Ito; 健一伊藤
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-08-29
Filing date: 2008-08-29
Publication date: 2010-03-11
Also published as: EP2159750A1; US20100053184A1

Abstract

【課題】記憶装置に格納された画像データをより高速に画像データ処理すること。
【解決手段】画像取り込み用テンポラリバッファ１６は、画像データ入力手段２により取り込まれた画像イメージを示している画像データを保持する。画像データ入力インターフェース部１１は、画像イメージから分割された複数部分画像をそれぞれ示している複数部分画像データの各々が記憶手段５のうちの連続している複数の記憶領域に保持されるように、その画像データを記憶手段５に格納する。その複数部分画像は、それぞれ、複数行複数列にマトリクス状に配置される複数の画素から形成される。このとき、画像データ処理装置１は、画像処理したい対象部分画像の対象部分画像データをより少ないバーストアクセスで記憶手段５から読み出すことができ、画像データ処理を開始するまでの時間を低減することができる。
【選択図】図１

Description

本発明は、画像データ処理装置および画像データ処理方法に関し、特に、記憶装置に記録された画像データを画像処理する画像データ処理装置および画像データ処理方法に関する。

画像データを画像処理する画像データ処理装置が知られている。その画像データ処理装置は、カメラ映像の画像データ量が大きくなるにつれ、記憶手段がＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）からＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に置き換わってきている。そして、特有のインターフェース方法を持つＤＲＡＭの置き換わりによって、画像データの格納方法でメモリアクセス時間が変わるという状況が発生している。具体的には、ＣｏｌｕｍｎＡｄｄｒｅｓｓを跨ぐアドレスに対してアクセスを行う場合に、ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号の送信回数が増える為に、メモリアクセス時のオーバーヘッドが増大し、メモリデータの読みだしのアクセス時間が長くなる。記憶手段に格納された画像データをより高速に画像データ処理することが望まれている。

特開２００３−３３７７４５号公報には、列方向に一列に並んだ画素データを連続して読み出す際のリード・アクセス時間を短縮し、全体的なメモリに対するデータの入出力動作の高速化を図ることのできるメモリ制御装置が開示されている。そのメモリ制御装置は、行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、各画素データに対して、前記メモリ内の物理アドレスを付与する物理アドレス付与手段と、前記画素データに付与された物理アドレスに従って、前記メモリの当該物理アドレスに前記画素データを格納する画像格納手段と、を備え、前記物理アドレス付与手段は、前記画像データの２行目以降の各行の１列目の画素データに物理アドレスを付与するに際しては、当該行より行番号が１だけ少ない行の１列目の画素データに付与される物理アドレスに１を加えた物理アドレスを付与し、前記画像データの各行内の２列目以降の画素データに物理アドレスを付与するに際しては、当該列より列番号が１だけ少ない列の画素データに付与される物理アドレスに所定のオフセット値を加えた物理アドレスを付与するものであることを特徴としている。

特開２００４−１７１０９９号公報には、入力される画像データを交互に記憶手段に格納することにより、１回の画像データ処理で使用する画像データがＣｏｌｕｍｎＡｄｄｒｅｓｓを跨がないように、配置にする画像データ処理装置が開示されている。その画像データ処理装置は、データを入力する入力手段と、入力された前記データを格納する記憶手段と、前記データに対するウィンドウ処理を行う画像処理部と、前記記憶手段内における前記データの格納順序を制御する制御部とを有し、前記制御部は、前記データに対して複数回のウィンドウ処理を行うときには、当該ウィンドウ処理に先立って、各回に処理される前記データを交互に前記記憶手段に格納することを特徴としている。

特開２００３−３３７７４５号公報特開２００４−１７１０９９号公報

特開２００４−１７１０９９号公報に開示されている画像データ処理装置は、画像データを取り込んだ順番で画像データを記憶手段にバーストアクセスで格納している。その画像データ処理装置は、さらに、画像データを行毎にまとめて格納しているので、ウィンドウ処理に使用する画像データがＣｏｌｕｍｎＡｄｄｒｅｓｓ上に点在している。このため、このため、その画像データ処理装置は、画像のうちの画素が３行にわたる領域を絞り込んで画像データを取り込む場合に、記憶手段へのバーストアクセスが３回必要となり、バーストアクセスが３回終了するまで、画像データ処理の開始が待たされるという問題がある。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による画像データ処理装置（１）は、画像取り込み用テンポラリバッファ（１６）と画像データ入力インターフェース部（１１）とを備えている。画像取り込み用テンポラリバッファ（１６）は、画像データ入力手段（２）により取り込まれた画像イメージ（２１）を示している画像データを保持する。画像データ入力インターフェース部（１１）は、画像イメージ（２１）から分割された複数部分画像をそれぞれ示している複数部分画像データの各々が記憶手段（５）のうちの連続している複数の記憶領域に保持されるように、画像取り込み用テンポラリバッファ（１６）から記憶手段（５）にその画像データを転送して、その画像データを記憶手段（５）に格納する。その複数部分画像は、それぞれ、複数行複数列にマトリクス状に配置される複数の画素から形成される。このとき、画像データ処理装置（１）は、画像処理したい対象部分画像の対象部分画像データをより少ないバーストアクセスで記憶手段（５）から読み出すことができ、画像データ処理を開始するまでの時間を低減することができる。

本発明による画像データ処理方法は、画像データ入力手段（２）により取り込まれた画像イメージ（２１）を示している画像データを画像取り込み用テンポラリバッファ（１６）に保持するステップと、画像イメージ（２１）から分割された複数部分画像をそれぞれ示している複数部分画像データの各々が記憶手段（５）のうちの連続している複数の記憶領域に保持されるように、画像取り込み用テンポラリバッファ（１６）から記憶手段（５）にその画像データを転送して、その画像データを記憶手段（５）に格納するステップとを備えている。その複数部分画像は、それぞれ、複数行複数列にマトリクス状に配置される複数の画素から形成される。このような画像データ処理方法によれば、画像データ処理装置（１）は、画像処理したい対象部分画像の対象部分画像データをより少ないバーストアクセスで記憶手段（５）から読み出すことができ、画像データ処理を開始するまでの時間を低減することができる。

本発明による画像データ処理装置および画像データ処理方法は、画像イメージのうちの一部をより高速に読み出すことができ、画像データ処理する時間を低減することができる。

図面を参照して、本発明による画像データ処理装置の実施の形態を記載する。その画像データ処理装置１は、図１に示されているように、画像データ入力手段２とメモリ・コントロール部３と記憶手段５と画像データ処理部６とを備えている。画像データ入力手段２は、画像イメージを取り込み、その画像イメージを示す画像データを生成する。画像データ入力手段２としては、ＣＣＤカメラが例示される。メモリ・コントロール部３は、画像データ入力手段２により生成された画像データを記憶手段５に格納するためのメモリ上のアドレスを生成して、メモリへのコマンドを発行する。記憶手段５は、メモリ・コントロール部３により制御されて、画像データ入力手段２により生成された画像データを保持する。画像データ処理部６は、入力された画像データを画像データ処理する。

メモリ・コントロール部３は、画像データ入力インターフェース部１１と画像データ処理用テンポラリバッファ１２とメモリ制御信号発生器１４とバス調停回路１５とを備えている。画像データ入力インターフェース部１１は、画像データ取り込み用テンポラリバッファ１６を備えている。画像データ取り込み用テンポラリバッファ１６は、画像データ入力手段２から入力された画像データを一時的に保持する。画像データ処理用テンポラリバッファ１２は、画像データ処理時に記憶手段５から読み込まれた画像データを保持する。メモリ制御信号発生器１４は、記憶手段５とのインターフェースを行う。バス調停回路１５は、画像データ入力インターフェース部１１と画像データ処理部６からのアクセスを調停する。

図２は、画像データ入力手段２により生成される画像データが示す画像イメージを示している。その画像イメージ２１は、複数の画素２２−｛０−０｝〜２２−｛Ｘ−Ｙ｝から形成されている。複数の画素２２−｛０−０｝〜２２−｛Ｘ−Ｙ｝は、画像イメージ２１でＸ列Ｙ行にマトリクス状に配置され、列番号と行番号との組により互いに識別される。すなわち、複数の画素２２−｛０−０｝〜２２−｛Ｘ−Ｙ｝のうちの画素２２−｛ｘ−ｙ｝（ｘ＝０，１，２，３，…，Ｘ、ｙ＝０，１，２，３，…，Ｙ）は、第ｘ列目第ｙ行目に配置されている。複数の画素２２−｛０−０｝〜２２−｛Ｘ−Ｙ｝の各々は、１つの画素データに対応付けられている。複数の画素２２−｛０−０｝〜２２−｛Ｘ−Ｙ｝のうちの１つの画素に対応する画素データは、その１つの画素に配置される１つの色を示している。このとき、画像データ入力手段２により生成される画像データは、複数の画素２２−｛０−０｝〜２２−｛Ｘ−Ｙ｝に対応する複数の画素データを示している。

画像データ入力手段２は、行番号が小さい画素に対応する画素データから順番に、複数の画素データをメモリ・コントロール部３に出力し、列番号が小さい画素に対応する画素データから順番に、複数の画素データをメモリ・コントロール部３に出力する。すなわち、画像データ入力手段２は、まず、第０行目に配置されている画素２２−｛０−０｝〜２２−｛Ｘ−０｝に対応する複数の画素データをメモリ・コントロール部３に出力する。このとき、画像データ入力手段２は、画素の列番号が小さいものに対応するものから順番に、その複数の画素データを出力する。すなわち、画像データ入力手段２は、まず、画素２２−｛０−０｝に対応する画素データを出力し、画素２２−｛ｘ−０｝に対応する画素データを出力した後に、画素２２−｛（ｘ＋１）−０｝に対応する画素データを出力する。

画像データ入力手段２は、画素２２−｛Ｘ−０｝に対応する画素データを出力した後に、第１行目に配置されている画素２２−｛０−１｝〜２２−｛Ｘ−１｝に対応する複数の画素データをメモリ・コントロール部３に出力する。このとき、画像データ入力手段２は、第０行目に配置されている画素に対応する画素データを出力するときと同様にして、画素の列番号が小さいものに対応するものから順番に、その複数の画素データを出力する。すなわち、画像データ入力手段２は、まず、画素２２−｛０−１｝に対応する画素データを出力し、画素２２−｛ｘ−１｝に対応する画素データを出力した後に、画素２２−｛（ｘ＋１）−１｝に対応する画素データを出力する。

画像データ入力手段２は、画素２２−｛Ｘ−ｙ｝に対応する画素データを出力した後に、第（ｙ＋１）行目に配置されている画素２２−｛０−（ｙ＋１）｝〜２２−｛Ｘ−（ｙ＋１）｝に対応する複数の画素データをメモリ・コントロール部３に出力する。このとき、画像データ入力手段２は、第０行目に配置されている画素に対応する画素データを出力するときと同様にして、画素の列番号が小さいものに対応するものから順番に、その複数の画素データを出力する。すなわち、画像データ入力手段２は、まず、画素２２−｛０−（ｙ＋１）｝に対応する画素データを出力し、画素２２−｛ｘ−（ｙ＋１）｝に対応する画素データを出力した後に、画素２２−｛（ｘ＋１）−（ｙ＋１）｝に対応する画素データを出力する。画像データ入力手段２は、画素２２−｛Ｘ−Ｙ｝に対応する画素データを出力した直後に、その複数の画素データをメモリ・コントロール部３に出力することを終了する。

図２は、さらに、画像データ取り込み用テンポラリバッファ１６を示している。画像データ取り込み用テンポラリバッファ１６は、複数の記憶領域２３−｛０−０｝〜２３−｛Ｘ−３｝を備えている。このとき、Ｘは、画像イメージ２１の複数の画素２２−｛０−０｝〜２２−｛Ｘ−Ｙ｝の列数に一致している。複数の記憶領域２３−｛０−０｝〜２３−｛Ｘ−３｝の各々は、画像データ入力手段２により生成される画像データを形成する複数の画素データのうちの１つを保持する。

画像データ入力インターフェース部１１は、画像データ入力手段２から出力された複数の画素データを複数の記憶領域２３−｛０−０｝〜２３−｛Ｘ−３｝の所定の領域に保持する。すなわち、画像データ入力インターフェース部１１は、画像データ入力手段２からメモリ・コントロール部３に複数の画素データが入力されると、まず、その複数の画素データのうちの最初に出力された画素データを記憶領域２３−｛０−０｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛ｘ−０｝に保持された画像データの次に出力された画像データを記憶領域２３−｛（ｘ＋１）−０｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛Ｘ−０｝に保持された画像データの次に出力された画像データを記憶領域２３−｛０−１｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛ｘ−１｝に保持された画像データの次に出力された画像データを記憶領域２３−｛（ｘ＋１）−１｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛Ｘ−１｝に保持された画像データの次に出力された画像データを記憶領域２３−｛０−２｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛ｘ−２｝に保持された画像データの次に出力された画像データを記憶領域２３−｛（ｘ＋１）−２｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛Ｘ−２｝に保持された画像データの次に出力された画像データを記憶領域２３−｛０−３｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛ｘ−３｝に保持された画像データの次に出力された画像データを記憶領域２３−｛（ｘ＋１）−３｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛Ｘ−３｝に保持された画像データの次に出力された画像データを記憶領域２３−｛０−０｝に保持する。

画像データ入力インターフェース部１１は、さらに、記憶領域２３−｛ｘ’−３｝（ｘ’＝３，７，…，（４ｉ−１），…，Ｘ、ｉは自然数）に画素データを保持した後に、複数の記憶領域２３−｛（ｘ’−３）−０｝、２３−｛（ｘ’−３）−１｝、２３−｛（ｘ’−３）−２｝、２３−｛（ｘ’−３）−３｝、２３−｛（ｘ’−２）−０｝、２３−｛（ｘ’−２）−１｝、２３−｛（ｘ’−２）−２｝、２３−｛（ｘ’−２）−３｝、２３−｛（ｘ’−１）−０｝、２３−｛（ｘ’−１）−１｝、２３−｛（ｘ’−１）−２｝、２３−｛（ｘ’−１）−３｝、２３−｛ｘ’−０｝、２３−｛ｘ’−１｝、２３−｛ｘ’−２｝、２３−｛ｘ’−３｝にそれぞれ保持されている複数の画素データを、４バーストアクセスにより記憶手段５に格納する。すなわち、その格納される複数の画素データは、４つのデータに分割されている。その４つのデータのうちの第１のデータは、複数の記憶領域２３−｛（ｘ’−３）−０｝、２３−｛（ｘ’−３）−１｝、２３−｛（ｘ’−３）−２｝、２３−｛（ｘ’−３）−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第２のデータは、複数の記憶領域２３−｛（ｘ’−２）−０｝、２３−｛（ｘ’−２）−１｝、２３−｛（ｘ’−２）−２｝、２３−｛（ｘ’−２）−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第３のデータは、複数の記憶領域２３−｛（ｘ’−１）−０｝、２３−｛（ｘ’−１）−１｝、２３−｛（ｘ’−１）−２｝、２３−｛（ｘ’−１）−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第４のデータは、複数の記憶領域２３−｛ｘ’−０｝、２３−｛ｘ’−１｝、２３−｛ｘ’−２｝、２３−｛ｘ’−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。

記憶手段５は、複数の物理的記憶領域を備えている。その複数の物理的記憶領域は、ＣｏｌｕｍｎＡｄｄｒｅｓｓとＣｏｌｕｍｎＡｄｄｒｅｓｓとの組により互いに識別される。記憶手段５としては、ＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤＲＡＭ）が例示される。その複数の物理的記憶領域のうちの１つのＣｏｌｕｍｎＡｄｄｒｅｓｓに対応する複数の記憶領域の容量は、画像イメージ２１のうちの４行分の部分画像の画像データ記録することができる程度に十分に大きい。記憶手段５は、その複数の物理的記憶領域のうちの１つのＣｏｌｕｍｎＡｄｄｒｅｓｓに対応する複数の記憶領域に、バーストアクセスにより転送される一連のデータを格納することができる。記憶手段５は、さらに、その複数の物理的記憶領域のうちの１つのＣｏｌｕｍｎＡｄｄｒｅｓｓに対応する複数の記憶領域に格納されたデータを、バーストアクセスにより出力することができる。

記憶手段５は、メモリ制御信号発生器１４から出力されるＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号とＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号と画像データ信号に応答して、その画像データ信号が示すデータを格納する。そのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号は、１つのＣｏｌｕｍｎＡｄｄｒｅｓｓを示している。そのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号は、１つのＣｏｌｕｍｎＡｄｄｒｅｓｓを示している。その画像データ信号が示すデータは、その複数の物理的記憶領域のうちのそのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号により示されるＣｏｌｕｍｎＡｄｄｒｅｓｓとそのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号により示されるＣｏｌｕｍｎＡｄｄｒｅｓｓとにより識別される物理的記憶領域から所定の数だけ連続する複数の物理的記憶領域に格納される。

記憶手段５は、さらに、メモリ制御信号発生器１４から出力されるＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号とＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号とに応答して、データバス信号を出力する。そのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号は、１つのＣｏｌｕｍｎＡｄｄｒｅｓｓを示している。そのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号は、１つのＣｏｌｕｍｎＡｄｄｒｅｓｓを示している。そのデータバス信号は、その複数の物理的記憶領域のうちのそのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号により示されるＣｏｌｕｍｎＡｄｄｒｅｓｓとそのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号により示されるＣｏｌｕｍｎＡｄｄｒｅｓｓとにより識別される物理的記憶領域から所定の数だけ連続する複数の物理的記憶領域に格納される一連のデータを示している。

本発明による画像データ処理方法の実施の形態は、画像データ処理装置により実行され、画像データを記憶手段５に記録する動作と、記憶手段５に格納された画像を画像処理する動作とを備えている。

その画像データを記憶手段５に記録する動作は、画像データ入力手段２が画像イメージ２１を取り込んだときに開始される。画像データ入力手段２は、画像イメージ２１を取り込むと、画像イメージ２１を示す画像データを生成する。画像データ入力手段２は、まず、画像イメージ２１のうちの第０行目に配置されている画素２２−｛０−０｝〜２２−｛Ｘ−０｝に対応する複数の画素データをメモリ・コントロール部３に出力する。このとき、画像データ入力手段２は、画素の列番号が小さいものに対応するものから順番に、その複数の画素データを出力する。すなわち、画像データ入力手段２は、まず、図２に示されるように、画素２２−｛０−０｝に対応する画素データを出力し、次いで、画素２２−｛ｘ−０｝に対応する画素データを出力した後に、画素２２−｛（ｘ＋１）−０｝に対応する画素データを出力する。

画像データ入力手段２は、画素２２−｛Ｘ−０｝に対応する画素データを出力した後に、第１行目に配置されている画素２２−｛０−１｝〜２２−｛Ｘ−１｝に対応する複数の画素データをメモリ・コントロール部３に出力する。このとき、画像データ入力手段２は、第０行目に配置されている画素に対応する画素データを出力するときと同様にして、画素の列番号が小さいものに対応するものから順番に、その複数の画素データを出力する。すなわち、画像データ入力手段２は、まず、画素２２−｛０−１｝に対応する画素データを出力し、次いで、画素２２−｛ｘ−１｝に対応する画素データを出力した後に、画素２２−｛（ｘ＋１）−１｝に対応する画素データを出力する。

画像データ入力インターフェース部１１は、画像データ入力手段２から出力された複数の画素データを画像データ取り込み用テンポラリバッファ１６の複数の記憶領域２３−｛０−０｝〜２３−｛Ｘ−３｝の所定の領域に保持する。すなわち、画像データ入力インターフェース部１１は、画像データ入力手段２からメモリ・コントロール部３に複数の画素データが入力されると、まず、図２に示されているように、その複数の画素データのうちの最初に出力された画素データを記憶領域２３−｛０−０｝に保持する。すなわち、図２は、画像データ取り込み用テンポラリバッファ１６が１画素分の画像データを保持している状態を示している。

画像データ入力インターフェース部１１は、記憶領域２３−｛ｘ−０｝に保持された画像データの次に出力された画像データを記憶領域２３−｛（ｘ＋１）−０｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛Ｘ−０｝に保持された画像データの次に出力された画像データを記憶領域２３−｛０−１｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛ｘ−１｝に保持された画像データの次に出力された画像データを記憶領域２３−｛（ｘ＋１）−１｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛Ｘ−１｝に保持された画像データの次に出力された画像データを記憶領域２３−｛０−２｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛ｘ−２｝に保持された画像データの次に出力された画像データを記憶領域２３−｛（ｘ＋１）−２｝に保持する。

画像データ入力インターフェース部１１は、図３に示されているように、記憶領域２３−｛Ｘ−２｝に保持された画像データの次に出力された画像データを記憶領域２３−｛０−３｝に保持する。画像データ入力インターフェース部１１は、記憶領域２３−｛ｘ−３｝に保持された画像データの次に出力された画像データを記憶領域２３−｛（ｘ＋１）−３｝に保持する。

画像データ入力インターフェース部１１は、さらに、記憶領域２３−｛ｘ’−３｝（ｘ’＝３，７，…，（３ｉ−１），…，Ｘ、ｉは自然数）に画素データを保持した後に、複数の記憶領域２３−｛（ｘ’−３）−０｝、２３−｛（ｘ’−３）−１｝、２３−｛（ｘ’−３）−２｝、２３−｛（ｘ’−３）−３｝、２３−｛（ｘ’−２）−０｝、２３−｛（ｘ’−２）−１｝、２３−｛（ｘ’−２）−２｝、２３−｛（ｘ’−２）−３｝、２３−｛（ｘ’−１）−０｝、２３−｛（ｘ’−１）−１｝、２３−｛（ｘ’−１）−２｝、２３−｛（ｘ’−１）−３｝、２３−｛ｘ’−０｝、２３−｛ｘ’−１｝、２３−｛ｘ’−２｝、２３−｛ｘ’−３｝にそれぞれ保持されている複数の画素データを、４バーストアクセスにより記憶手段５に格納する。すなわち、その格納される複数の画素データは、４つのデータに分割されている。その４つのデータのうちの第１のデータは、複数の記憶領域２３−｛（ｘ’−３）−０｝、２３−｛（ｘ’−３）−１｝、２３−｛（ｘ’−３）−２｝、２３−｛（ｘ’−３）−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第２のデータは、複数の記憶領域２３−｛（ｘ’−２）−０｝、２３−｛（ｘ’−２）−１｝、２３−｛（ｘ’−２）−２｝、２３−｛（ｘ’−２）−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第３のデータは、複数の記憶領域２３−｛（ｘ’−１）−０｝、２３−｛（ｘ’−１）−１｝、２３−｛（ｘ’−１）−２｝、２３−｛（ｘ’−１）−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第４のデータは、複数の記憶領域２３−｛ｘ’−０｝、２３−｛ｘ’−１｝、２３−｛ｘ’−２｝、２３−｛ｘ’−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。

すなわち、画像データ入力インターフェース部１１は、図４に示されているように、記憶領域２３−｛３−３｝に画素データを保持した後に、図５に示されているように、複数の記憶領域２３−｛０−０｝、２３−｛０−１｝、２３−｛０−２｝、２３−｛０−３｝、２３−｛１−０｝、２３−｛１−１｝、２３−｛１−２｝、２３−｛１−３｝、２３−｛２−０｝、２３−｛２−１｝、２３−｛２−２｝、２３−｛２−３｝、２３−｛３−０｝、２３−｛３−１｝、２３−｛３−２｝、２３−｛３−３｝にそれぞれ保持されている複数の画素データを、メモリ制御信号発生器１４とバス調停回路１５とを介して４バーストアクセスにより記憶手段５に格納する。すなわち、その格納される複数の画素データは、４つの列画像データ２５−１〜２５−４にまとめられている。その４つのデータのうちの第１の列画像データ２５−１は、複数の記憶領域２３−｛０−０｝、２３−｛０−１｝、２３−｛０−２｝、２３−｛０−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第２の列画像データ２５−２は、複数の記憶領域２３−｛１−０｝、２３−｛１−１｝、２３−｛１−２｝、２３−｛１−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第３の列画像データ２５−３は、複数の記憶領域２３−｛２−０｝、２３−｛２−１｝、２３−｛２−２｝、２３−｛２−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第４の列画像データ２５−４は、複数の記憶領域２３−｛３−０｝、２３−｛３−１｝、２３−｛３−２｝、２３−｛３−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。

記憶手段５は、図５に示されているように、複数の物理記憶領域２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝を備えている。複数の物理記憶領域２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝の各々は、画像データ入力手段２により生成される画像データを形成する複数の画素データの４つを格納することができる。

記憶手段５は、画像データ入力インターフェース部１１により４つの列画像データ２５−１〜２５−４が生成されると、列画像データ２５−１を物理記憶領域２６−｛００−０｝に格納し、列画像データ２５−２を物理記憶領域２６−｛０４−０｝に格納し、列画像データ２５−３を物理記憶領域２６−｛０８−０｝に格納し、列画像データ２５−４を物理記憶領域２６−｛０Ｃ−０｝に格納する。

画像データ入力インターフェース部１１は、図６に示されているように、記憶領域２３−｛７−３｝に画素データを保持した後に、複数の記憶領域２３−｛４−０｝、２３−｛４−１｝、２３−｛４−２｝、２３−｛４−３｝、２３−｛５−０｝、２３−｛５−１｝、２３−｛５−２｝、２３−｛５−３｝、２３−｛６−０｝、２３−｛６−１｝、２３−｛６−２｝、２３−｛６−３｝、２３−｛７−０｝、２３−｛７−１｝、２３−｛７−２｝、２３−｛７−３｝にそれぞれ保持されている複数の画素データを、メモリ制御信号発生器１４とバス調停回路１５とを介して４バーストアクセスにより記憶手段５に格納する。すなわち、その格納される複数の画素データは、４つの列画像データ２５−５〜２５−８にまとめられている。その４つのデータのうちの第１の列画像データ２５−５は、複数の記憶領域２３−｛４−０｝、２３−｛４−１｝、２３−｛４−２｝、２３−｛４−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第２の列画像データ２５−６は、複数の記憶領域２３−｛５−０｝、２３−｛５−１｝、２３−｛５−２｝、２３−｛５−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第３の列画像データ２５−７は、複数の記憶領域２３−｛６−０｝、２３−｛６−１｝、２３−｛６−２｝、２３−｛６−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。その４つのデータのうちの第４の列画像データ２５−８は、複数の記憶領域２３−｛７−０｝、２３−｛７−１｝、２３−｛７−２｝、２３−｛７−３｝にそれぞれ保持されている複数の画素データを１つにまとめたものである。

記憶手段５は、画像データ入力インターフェース部１１により４つの列画像データ２５−５〜２５−８が生成されると、図６に示されているように、列画像データ２５−５を物理記憶領域２６−｛１０−０｝に格納し、列画像データ２５−６を物理記憶領域２６−｛１４−０｝に格納し、列画像データ２５−７を物理記憶領域２６−｛１８−０｝に格納し、列画像データ２５−８を物理記憶領域２６−｛１Ｃ−０｝に格納する。

すなわち、記憶手段５は、画像イメージ２１の中で１列×４行で配置される部分画像を示す列画像データを、複数の物理記憶領域２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝のうちの１つに格納している。記憶手段５は、さらに、画像イメージ２１の中で４列×４行で配置される部分画像を示す部分画像データを、複数の物理記憶領域２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝のうちの４つの複数の物理記憶領域に格納している。その４つの複数の物理記憶領域は、１つのローアドレスに対応し、その４つの複数の物理記憶領域に対応する４つのＣｏｌｕｍｎＡｄｄｒｅｓｓは、連続している。記憶手段５は、さらに、画像イメージ２１を４行ごとに分割した複数の行分割画像イメージの１つを示す行分割画像データを、複数の物理記憶領域２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝のうちの１つのローアドレスに対応する複数の物理記憶領域に格納している。

画像データ入力インターフェース部１１は、記憶領域２３−｛Ｘ−３｝に保持された画像データの次に出力された画像データを記憶領域２３−｛０−０｝に保持する。すなわち、画像データ入力インターフェース部１１は、画像イメージ２１の４行分の行分割画像ごとに保持して、画像イメージ２１の画像データを記憶手段５に格納する。このような動作によれば、画像データ取り込み用テンポラリバッファ１６は、画像イメージ２１の全体のデータを保持する必要がなく、容量を画像イメージ２１の全体のデータの情報量より小さく設計されることができ、容量を画像イメージ２１の４行分の行分割画像の情報量に設計されることができる。この結果、画像データ処理装置１は、より安価に製造されることができる。

記憶手段５に格納された画像を画像処理する動作では、画像データ処理部６は、まず、画像イメージ２１のうちの画像データ処理する画像データ処理対象領域を選択する。メモリ制御信号発生器１４とバス調停回路１５とは、その画像データ処理対象領域に基づいてＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号とＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号とを記憶手段５に出力する。そのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号は、複数の物理記憶領域２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝のうちの１つの物理記憶領域のローアドレスを示している。その１つの物理記憶領域には、その画像データ処理対象領域のデータを含む部分画像データが格納されている。そのＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号は、その１つの物理記憶領域のＣｏｌｕｍｎＡｄｄｒｅｓｓを示している。

記憶手段５は、その１つの物理記憶領域から連続する４つの物理記憶領域に格納される部分画像データを画像データ処理用テンポラリバッファ１２に出力する。画像データ処理用テンポラリバッファ１２は、その部分画像データを保持する。画像データ処理部６は、画像データ処理用テンポラリバッファ１２に保持されるその部分画像データからその画像データ処理対象領域を抽出して、その画像データ処理対象領域を画像データ処理する。

画像データ処理用テンポラリバッファ１２は、たとえば、画像イメージ２１のうちの画素２２−｛０−０｝左上とする３列×３行の領域が画像データ処理対象領域として選択されたときに、図７に示されているように、４つの列画像データ２５−１〜２５−４から形成される部分画像データが保持される。すなわち、メモリ制御信号発生器１４とバス調停回路１５とは、このとき、複数の物理記憶領域２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝のうちの列画像データ２５−１が格納される物理記憶領域２６−｛００−０｝のローアドレスを示すＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号と、物理記憶領域２６−｛００−０｝のＣｏｌｕｍｎＡｄｄｒｅｓｓを示すＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号とを記憶手段５に出力する。

図８は、記憶手段５としてＤＤＲ２ＳＤＲＡＭを使用した場合で、画像イメージ２１のうちの画素２２−｛０−０｝左上とする３列×３行の領域が画像データ処理対象領域として選択されたときに、ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号３４とＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号３５とデータバス信号３６とが伝送されるタイミングを示している。このとき、メモリ制御信号発生器１４とバス調停回路１５とは、画像データ処理が要求された時刻３１の後に、ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号３４とＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号３５とから形成される１つのコマンド３７を記憶手段５に出力する。記憶手段５は、コマンド３７を受信した後に、データバス信号３６から形成される１つの４バーストデータ３８を出力する。画像データ処理装置１は、１つの４バーストデータ３８の出力が終了した時刻３２の後に、画像データ処理を開始する。

図９は、本発明による画像データ処理装置の比較例において、画像イメージ２１のうちの画素２２−｛０−０｝左上とする３列×３行の領域が画像データ処理対象領域として選択されたときに、ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号１３４とＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号１３５とデータバス信号１３６とが伝送されるタイミングを示している。その比較例は、既述の実施の形態における画像データ入力インターフェース部１１の動作が他の画像データ入力インターフェース部に置換されている。その画像データ入力インターフェース部は、画像イメージ２１の１行に配置される複数の画素の画素データが複数の物理記憶領域２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝の１つのローアドレスに対応する複数の物理記憶領域に格納されるように、画像データを記憶手段５に格納する。

このとき、その比較例のメモリ制御信号発生器１４とバス調停回路１５とは、画像データ処理が要求された時刻１３１の後に、ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号１３４とＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号１３５とから形成される３つのコマンド１３７−１〜１３７−３を記憶手段５に出力する。記憶手段５は、コマンド１３７−１〜１３７−３を受信した後に、データバス信号１３６から形成される３つの４バーストデータ１３８−１〜１３８−３を出力する。その比較例は、３つの４バーストデータ１３８−１〜１３８−３の出力が終了した時刻１３２の後に、画像データ処理を開始する。

本発明による画像データ処理方法による時刻３１から時刻３２までの時間３３は、その比較例による時刻１３１から時刻１３２までの時間１３３に比較して、コマンドの数と４バーストデータの数の分、低減されることができる。その結果、画像データ処理装置１は、画像イメージ２１の一部を画像データ処理する時間を短縮することができる。

画像データ処理装置１は、画像データ処理対象領域が複数の部分画像データに含まれるときに、複数のコマンドがメモリ制御信号発生器１４とバス調停回路１５とから記憶手段５に出力され、複数の４バーストデータが記憶手段５から画像データ処理用テンポラリバッファ１２に出力される。この場合も、画像データ処理装置１は、画像データ処理対象領域が１つの部分画像データに含まれるときと同様にして、その比較例に比較して、コマンドの数と４バーストデータの数とを低減することができ、画像イメージ２１の一部を画像データ処理する時間を短縮することができる。

なお、画像データ処理装置１は、記憶手段５から画像データ処理用テンポラリバッファ１２に４列×４行の部分画像の部分画像データと異なる単位で転送することもできる。その単位としては、ＣｏｌｕｍｎＡｄｄｒｅｓｓが１０の倍数（００、１０、２０、・・・）以外である物理的記憶領域から始まる部分画像データが例示される。このような単位が採用された場合でも、既述の実施の形態と同様にして、コマンドの数と４バーストデータの数とを低減することができ、画像イメージ２１の一部を画像データ処理する時間を短縮することができる。

なお、画像データ処理装置１は、画像データ入力インターフェース部１１が４列×４行の部分画像の部分画像データを４バーストアクセスと異なる他の転送により記憶手段５に格納することもできる。その格納としては、１列×４行の画像のデータ単位で記憶手段５に格納すること、８列×４行の画像のデータ単位で記憶手段５に格納することが例示される。画像データ処理装置１は、このような格納が採用された場合でも、既述の実施の形態と同様にして、コマンドの数と４バーストデータの数とを低減することができ、画像イメージ２１の一部を画像データ処理する時間を短縮することができる。

図１は、本発明による画像データ処理装置の実施の形態を示すブロック図である。図２は、画像データ入力手段により生成される画像データが示す画像イメージを示し、画像データ取り込み用テンポラリバッファを示す図である。図３は、画像イメージの３行分の画像データを保持した画像データ取り込み用テンポラリバッファを示す図である。図４は、画像イメージの３行分＋４画素分の画像データを保持した画像データ取り込み用テンポラリバッファを示す図である。図５は、画像イメージの３行分＋４画素分の画像データを保持した画像データ取り込み用テンポラリバッファを示し、記憶手段に画像データを格納する動作を示す図である。図６は、画像イメージの３行分＋８画素分の画像データを保持した画像データ取り込み用テンポラリバッファを示し、記憶手段に画像データを格納する動作を示す図である。図７は、記憶手段から画像データを読み出す動作を示す図である。図８は、画像データ処理が開始されるまでに出力される信号のタイミングを示す動作タイミングチャートである。図９は、比較例における画像データ処理が開始されるまでに出力される信号のタイミングを示す動作タイミングチャートである。

符号の説明

１：画像データ処理装置
２：画像データ入力手段
３：メモリ・コントロール部
５：記憶手段
６：画像データ処理部
１１：画像データ入力インターフェース部
１２：画像データ処理用テンポラリバッファ
１４：メモリ制御信号発生器
１５：バス調停回路
１６：画像データ取り込み用テンポラリバッファ
２１：画像イメージ
２２−｛０−０｝〜２２−｛Ｘ−Ｙ｝：画素
２３−｛０−０｝〜２３−｛Ｘ−３｝：記憶領域
２５−１〜２５−８：列画像データ
２６−｛００−０｝〜２６−｛Ｒ−Ｃ｝：物理記憶領域
３１：時刻
３２：時刻
３３：時間
３４：ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号
３５：ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号
３６：データバス信号
３７：コマンド
３８：４バーストデータ
１３１：時刻
１３２：時刻
１３３：時間
１３４：ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号
１３５：ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ信号
１３６：データバス信号
１３７−１〜１３７−３：コマンド
１３８−１〜１３８−３：４バーストデータ

Claims

画像データ入力手段により取り込まれた画像イメージを示す画像データを保持する画像取り込み用テンポラリバッファと、
前記画像イメージから分割された複数部分画像をそれぞれ示す複数部分画像データの各々が記憶手段のうちの連続している複数の記憶領域に保持されるように、前記画像データを前記記憶手段に格納する画像データ入力インターフェース部とを具備し、
前記複数部分画像は、それぞれ、複数行複数列にマトリクス状に配置される複数の画素から形成される
画像データ処理装置。
請求項１において、
前記複数部分画像データのうちの画像データ処理部により画像処理される対象部分画像を示す対象部分画像データを前記記憶手段から読み出し、前記対象部分画像データのうちの前記対象部分画像を示す対象画像データを前記画像データ処理部に転送する画像データ処理用テンポラリバッファ
を更に具備する画像データ処理装置。
請求項２において、
前記画像データ処理用テンポラリバッファは、前記対象部分画像データがバーストアクセスにより前記記憶手段から転送されて前記対象部分画像データを保持する
画像データ処理装置。
請求項３において、
前記画像データ入力インターフェース部は、前記複数部分画像データの各々をバーストアクセスにより前記記憶手段に転送して、前記画像データを前記記憶手段に格納する
画像データ処理装置。
請求項４において、
前記画像取り込み用テンポラリバッファは、前記画像イメージを構成する複数画素のうちの１行に配置される複数の画素を示すデータごとに保持する
画像データ処理装置。
請求項５において、
前記画像イメージが前記複数行ごとに分割された複数行分割画像イメージの各々は、前記複数部分画像データから形成され、
前記画像データ入力インターフェース部は、前記複数行分割画像イメージのうちの１列に配置される複数の画素を示すデータ単位で前記複数部分画像データの各々を形成する
画像データ処理装置。
請求項６において、
前記画像取り込み用テンポラリバッファは、前記複数行分割画像イメージを１つずつ保持する
画像データ処理装置。
画像データ入力手段により取り込まれた画像イメージを示す画像データを画像取り込み用テンポラリバッファに保持するステップと、
前記画像イメージから分割された複数部分画像をそれぞれ示す複数部分画像データの各々が記憶手段のうちの連続している複数の記憶領域に保持されるように、前記画像データを前記記憶手段に格納するステップとを具備し、
前記複数部分画像は、それぞれ、複数行複数列にマトリクス状に配置される複数の画素から形成される
画像データ処理方法。
請求項８において、
前記複数部分画像データのうちの画像データ処理部により画像処理される対象部分画像を示す対象部分画像データを前記記憶手段から画像データ処理用テンポラリバッファに読み出すステップと、
前記対象部分画像データのうちの前記対象部分画像を示す対象画像データを前記画像データ処理用テンポラリバッファから前記画像データ処理部に転送するステップ
とを更に具備する画像データ処理方法。
請求項９において、
前記画像データ処理用テンポラリバッファは、前記対象部分画像データがバーストアクセスにより前記記憶手段から転送されて前記対象部分画像データを保持する
画像データ処理方法。
請求項１０において、
前記画像データは、前記複数部分画像データの各々がバーストアクセスにより前記記憶手段に転送されて、前記記憶手段に格納される
画像データ処理方法。
請求項１１において、
前記画像取り込み用テンポラリバッファは、前記画像イメージを構成する複数画素のうちの１行に配置される複数の画素を示すデータごとに保持する
画像データ処理方法。
請求項１２において、
前記画像イメージが前記複数行ごとに分割された複数行分割画像イメージの各々は、前記複数部分画像データから形成され、
前記複数部分画像データの各々は、前記複数行分割画像イメージのうちの１列に配置される複数の画素を示すデータ単位で形成される
画像データ処理方法。
請求項１３において、
前記画像取り込み用テンポラリバッファは、前記複数行分割画像イメージを１つずつ保持する
画像データ処理方法。