JP4723334B2 - Ｄｍａ転送システム - Google Patents

Description

この発明は、ＤＭＡ転送システムに関し、たとえば、第１の記憶部から第２の記憶部へデータを転送するＤＭＡ転送システムに関する。

近年、コンピュータの高速化に伴って、データ転送を行う際のメモリアクセス時間の短縮と、中央演算装置（ＣＰＵ：Central Processing Unit）の負荷軽減が要求されている。このため、ＣＰＵを介さずに入出力装置とメモリとの間でデータをやりとりする方式であるＤＭＡ転送方式が、広く用いられている。このＤＭＡ（Direct Memory Access）転送方式を適用することにより、データの転送速度を向上させ、ＣＰＵの負担を減らすことができる。

ＤＭＡ転送方式の１つとして、たとえば、複数の転送制御情報を転送制御情報記憶手段に予め記憶しておき、ＤＭＡ制御手段が制御用記憶手段に上記転送制御情報を個別に読み込み、ＤＭＡ転送要求が発生したとき、制御用記憶手段に読み込んだ転送制御情報に基づいてＤＭＡ転送を行うＤＭＡ転送方式であって、ＤＭＡ制御手段は、制御用記憶手段に記憶されている現在の転送制御情報の後続の転送制御情報を、転送制御情報記憶手段から前もってプリフェッチ手段に読み込み、現在の転送制御情報に基づくＤＭＡ転送が終了したときに、上記後続の転送制御情報をプリフェッチ手段から制御用記憶手段に取り込む技術が提案されている（例えば、特許文献１）。
特開平６−９６００７号公報

しかしながら、特許文献１に記載の技術では、制御用記憶手段に記憶されている現在の転送制御情報の後続の転送制御情報を、転送制御情報記憶手段から前もって読み込むためのプリフェッチ手段などを新たに設ける必要があり、部品点数が増してしまい、回路製作するにも多大なコストがかかってしまっていた。

本発明に係るＤＭＡ転送システムは、データが記憶された第１の記憶部から第２の記憶部へデータを転送するＤＭＡ転送システムであって、第１の記憶部内の特定のアドレスに対応する記憶領域に設けられ、第１の記憶部から第２の記憶部へデータを転送するための転送制御情報を格納する転送制御情報格納部と、転送制御情報が設定されるレジスタと、ＤＭＡ転送要求信号が入力されたとき、レジスタに設定されている転送制御情報に従って、第１の記憶部から第２の記憶部へデータを転送するとともに、転送制御情報格納部から転送制御情報を取得する制御部とを備え、制御部は、レジスタに設定されている転送制御情報に従って、第１の記憶部から第２の記憶部へデータを転送した後、転送制御情報格納部から取得する転送制御情報を、レジスタに再設定することを特徴とするものである。

このように、ＤＭＡ転送要求信号が入力されたとき、レジスタに設定されている転送制御情報に従って、第１の記憶部から第２の記憶部へデータを転送するとともに、転送制御情報格納部から転送制御情報を取得する制御部とを備え、制御部は、レジスタに記憶されている転送制御情報に従って、第１の記憶部から第２の記憶部へデータを転送した後、転送制御情報格納部から取得する転送制御情報を、レジスタに再設定することにより、簡素な構成で転送制御情報を順次設定でき、効率よくデータ転送できる。

本発明により、簡素な構成で転送制御情報を順次設定でき、効率よくデータ転送できる。

発明の実施の形態１．
本発明の実施の形態１に係るＤＭＡ転送システムの構成について、図に基づいて説明する。
図１は、本発明の実施の形態１に係るＤＭＡ転送システムの構成を示す図である。
図１に示されるように、ＤＭＡ転送システム１は、ＤＭＡ転送装置１０、ＩＲＡＭ（Intelligent Random Access Memory）２０、外部メモリ３０およびＣＰＵ４０を備えている。

図１に示されるように、ＤＭＡ転送装置１０は、制御部としてのＤＭＡ転送制御部１１、ＤＭＡ転送情報レジスタ１２、ＩＲＡＭインターフェイス（ＩＲＡＭ Ｉ／Ｆ（Interface））１３、外部メモリインターフェイス（外部メモリ Ｉ／Ｆ）１４を備えている。
図１に示されるように、ＤＭＡ転送制御部１１およびＩＲＡＭ Ｉ／Ｆ１３の間は、ＩＲＡＭデータバスＢＵＳ１により接続され、ＤＭＡ転送制御部１１および外部メモリ Ｉ／Ｆ１４の間は、外部メモリデータバスＢＵＳ２により接続されている。

また、図１に示されるように、ＩＲＡＭ Ｉ／Ｆ１３およびＩＲＡＭ２０の間は、ＤＭＡ転送装置−ＩＲＡＭリードライトバスＢＵＳ３により接続され、外部メモリ Ｉ／Ｆ１４および外部メモリ３０の間は、ＤＭＡ転送装置−外部メモリリードライトバスＢＵＳ４により接続されている。
また、図１に示されるように、ＩＲＡＭ Ｉ／Ｆ２０およびＣＰＵ４０の間は、ＩＲＡＭ−ＣＰＵリードライトバスＢＵＳ５により接続され、外部メモリ３０およびＣＰＵ４０の間は、外部メモリ−ＣＰＵリードライトバスＢＵＳ６により接続されている。
また、図１に示されるように、ＣＰＵ４０およびＤＭＡ転送情報レジスタ１２の間は、ＣＰＵ−ＤＭＡ転送情報レジスタリードライトバスＢＵＳ７により接続されている。

図１に示されるように、ＤＭＡ転送制御部１１は、ＢＵＳ１を介してＩＲＡＭ Ｉ／Ｆ１３に接続され、ＢＵＳ２を介して外部メモリ Ｉ／Ｆ１４に接続されている。また、ＤＭＡ転送制御部１１は、ＤＭＡ転送情報レジスタ１２にも接続されている。
ＤＭＡ転送制御部１１は、ＤＭＡ転送要求信号（ＴＲＳ：Transfer requirement signal）が入力されたとき、ＤＭＡ転送情報レジスタ１２に設定されている転送制御情報に従って、ＩＲＡＭ２０から外部メモリ３０へ、ＢＵＳ３、ＩＲＡＭ Ｉ／Ｆ１３、ＢＵＳ１、ＢＵＳ２、外部メモリＩ／Ｆ１４およびＢＵＳ４を介して、ＩＲＡＭ２０に記憶されているデータを転送する。また、このときに、後述の転送制御情報格納部２１から転送制御情報を取得する。

また、ＤＭＡ転送制御部１１は、ＤＭＡ転送情報レジスタ１２に設定されているＤＭＡ転送制御情報に従って、ＩＲＡＭ２０から外部メモリ３０へ、ＩＲＡＭ２０に記憶されているデータを転送した後に、転送制御情報格納部２１から取得する転送制御情報を、ＤＭＡ転送情報レジスタ１２に再設定する。
ＤＭＡ転送制御部１１は、後述の転送制御情報格納部２１に対応された特定のアドレスをＩＲＡＭアドレス記憶部１１ａに有しており、ＩＲＡＭアドレス記憶部１１ａを参照して特定のアドレスを指定することにより、転送制御情報格納部２１から転送制御情報を取得する。なお、ＩＲＡＭアドレス記憶部１１ａは、レジスタなどで構成せず、比較的実装面積が小さいクランプ素子などで形成する。

ＤＭＡ転送情報レジスタ１２は、ＩＲＡＭ２０から外部メモリ３０へ、ＩＲＡＭ２０に記憶されたデータを転送するための転送制御情報が設定される。
ＩＲＡＭ Ｉ／Ｆ１３は、図１に示されるように、ＤＭＡ転送装置１０内に設けられ、ＤＭＡ転送装置１０およびＩＲＡＭ２０の相互間でデータや信号を転送する。
外部メモリ Ｉ／Ｆ１４は、図１に示されるように、ＤＭＡ転送装置１０内に設けられ、ＤＭＡ転送装置１０および外部メモリ３０の相互間でデータや信号を転送する。

ＩＲＡＭ２０には、外部メモリ３０へ転送する予定のデータが記憶されている。ＩＲＡＭ２０は、ＢＵＳ５によりＣＰＵ４０に接続されている。
転送制御情報格納部２１は、図１に示されるように、ＩＲＡＭ２０内の特定のアドレスに対応する記憶領域に設けられている。また、転送制御情報格納部２１には、ＩＲＡＭ２０に記憶されているデータを、ＩＲＡＭ２０から外部メモリ３０へ転送するための転送制御情報が格納されている。

外部メモリ３０には、ＩＲＡＭ２０からの転送後の転送データが記憶される。外部メモリ３０は、ＢＵＳ６によりＣＰＵ４０に接続されている。
図１に示されるように、ＣＰＵ４０は、ＢＵＳ５によりＩＲＡＭ２０に接続され、ＢＵＳ６により外部メモリ３０接続され、ＢＵＳ７によりＤＭＡ転送情報レジスタ１２に接続されている。ＣＰＵ４０は、ＤＭＡ装置１０やＩＲＡＭ２０や外部メモリ３０を全体的に制御する。

次に、本発明の実施の形態１に係るＤＭＡ転送システムの転送動作の説明を、図に基づいて説明する。
図１に示されるように、まず、ＣＰＵ４０が、最初に実行したい転送制御情報（たとえばＡとする）を、ＢＵＳ７を用いて、ＤＭＡ転送レジスタ１２に書き込んで設定する。なお、例示として、転送制御情報Ａは、ＩＲＡＭ２０に記憶されている転送データａを外部メモリ３０へ転送するための転送制御情報とする。

また、転送データａを転送した後に、ＩＲＡＭ２０から外部メモリ３０へ転送する転送データを転送データｂとし、この転送データｂをＩＲＡＭ２０から外部メモリ３０へ転送するための転送制御情報Ｂとする。ＣＰＵ４０は、ＢＵＳ５を用いて、ＩＲＡＭ２０の転送情報格納部２１に、転送制御情報Ｂを記憶しておく。このとき、ＩＲＡＭ２０の転送情報格納部２１に対応する特定のアドレスを、たとえばＨ０００１とする。

そして、ＤＭＡ転送制御部１１に、ＤＭＡ転送要求信号ＴＲＳが入力されると、ＤＭＡ転送制御部１１が、ＤＭＡ転送レジスタ１２に設定された転送制御情報Ａに従って、ＤＭＡ制御信号を生成し、このＤＭＡ制御信号をＩＲＡＭ Ｉ／Ｆ１３および外部メモリ Ｉ／Ｆ１４へ入力し、これら１３、１４を起動させる。次に、ＩＲＡＭ Ｉ／Ｆ１３が、転送制御情報Ａに従って、ＢＵＳ３を用いて、ＩＲＡＭ２０に記憶されている転送データａを読み込み、その後、ＢＵＳ１を用いて、読み込んだ転送データａをＤＭＡ転送制御部１１へ入力する。

次に、ＤＭＡ転送制御部１１が、転送制御情報Ａに従って、転送データａを外部メモリＩ／Ｆ１４へ入力する。そして、外部メモリ Ｉ／Ｆ１４は、転送制御情報Ａに従って、ＢＵＳ４を用いて、転送データａを外部メモリ３０に入力して、外部メモリ３０の記憶領域に書き込む。このようにして、転送データａが、ＩＲＡＭ２０から外部メモリ３０へ転送される。

そして、転送制御情報Ａに従って転送データａの転送が全て完了すると、ＤＭＡ転送制御部１１が、ＤＭＡ転送レジスタ１２に転送完了信号（ＴＣＳ：Transfer complete signal）を入力し、ＩＲＡＭアドレス記憶部１１ａから特定のアドレスＨ０００１を取得する。特定のアドレスＨ０００１を取得後、ＤＭＡ転送制御部１１が、この特定のアドレスＨ０００１を指定して転送制御情報格納部２１からＤＭＡ転送制御情報Ｂを、ＢＵＳ３、ＩＲＡＭ Ｉ／Ｆ１３およびＢＵＳ１を介して取得し、取得したＤＭＡ転送制御情報ＢをＤＭＡ転送情報レジスタ１２に再設定する。
そして、ＤＭＡ転送制御部１１に、ＤＭＡ転送要求信号ＴＲＳが再び入力されると、上記転送データａをＩＲＡＭ２０から外部メモリ３０へ転送したのと同様の処理を行うことにより、ＤＭＡ転送装置１０が、ＤＭＡ転送レジスタ１２に再設定された転送制御情報Ｂに従って、転送データｂをＩＲＡＭ２０から外部メモリ３０へ転送する。

以上のように、ＤＭＡ転送要求信号ＴＲＳが入力されたとき、ＤＭＡ転送レジスタ１２に設定されている転送制御情報Ａに従って、ＩＲＡＭ２０から外部メモリ３０へ転送データａを転送するとともに、転送制御情報格納部２１から転送制御情報Ｂを取得するＤＭＡ転送制御部１１とを備え、ＤＭＡ転送制御部１１は、ＤＭＡ転送情報レジスタ１２に記憶されている転送制御情報Ａ従って、ＩＲＡＭ２０から外部メモリ３０へ転送データａを転送した後、転送制御情報格納部２１から取得する転送制御情報Ｂを、ＤＭＡ転送情報レジスタ１２に再設定することにより、簡素な構成で転送制御情報を順次設定でき、効率よくデータ転送できる。
なお、転送制御情報格納部２１内の全ての記憶領域に転送制御情報が格納されていないときには、転送制御情報格納部２１の空き領域を、たとえばＩＲＡＭ２０の転送データを記憶するための領域として使用してもよい。このように、転送制御情報格納部２１の空き領域を有効活用することにより、ＤＭＡシステム１全体で効率的な回路構成とすることができる。

発明の実施の形態２．
本発明の実施の形態２に係るＤＭＡ転送システムの構成について、図に基づいて説明する。
図２は、本発明の実施の形態２に係るＤＭＡ転送システムの構成を示す図である。
本発明の実施の形態１に係るＤＭＡ転送システム１では、図１に示されるように、ＤＭＡ転送制御部１１内にＩＲＡＭアドレス記憶部１１ａが設けられているのに対し、本発明の実施の形態２に係るＤＭＡ転送システム１ａでは、図２に示されるように、ＤＭＡ転送制御部１１内にＩＲＡＭアドレス記憶部１１ａが設けられていない点で相違する。

また、本発明の実施の形態２に係るＤＭＡ転送システム１ａでは、図２に示されるように、ＤＭＡ転送装置１０ａ内に、ＩＲＡＭアドレス格納レジスタ１５が設けられている点で相違する。
アドレス格納用レジスタ１５には、ＩＲＡＭ２０の記憶領域のうち、転送制御情報格納部２１に対応された領域の特定のアドレスが、設定されている。
また、ＤＭＡ転送制御部１１は、ＩＲＡＭアドレス格納用レジスタ１５に接続されており、ＩＲＡＭアドレス格納用レジスタ１５を参照して特定のアドレスを指定することにより、転送制御情報格納部２１から転送制御情報を取得する。
また、ＤＭＡ転送情報レジスタ１２およびＩＲＡＭアドレス格納レジスタ１５が、レジスタライトバスＢＵＳ８により、ＣＰＵ４０に接続されている。

次に、本発明の実施の形態２に係るＤＭＡ転送システム１ａの転送動作の説明を、図に基づいて説明する。
図２に示されるように、まず、ＣＰＵ４０が、最初に実行したい転送制御情報Ａを、ＢＵＳ７を用いて、ＤＭＡ転送レジスタ１２に書き込んで設定する。
ＣＰＵ４０は、ＢＵＳ８を用いて、アドレス格納用レジスタ１５に、ＩＲＡＭ２０の転送制御情報格納部２１に対応する特定のアドレスＨ０００１を書き込んで設定する。そして、ＣＰＵ４０は、ＢＵＳ５を用いて、ＩＲＡＭ２０の転送制御情報格納部２１（アドレスＨ０００１）に、転送制御情報Ｂを記憶しておく。

次に、ＤＭＡ転送制御部１１に、ＤＭＡ転送要求信号ＴＲＳが入力されると、本発明の実施の形態１で説明した内容と同様に、ＤＭＡ転送装置１０が、ＤＭＡ転送レジスタ１２に設定された転送制御情報Ａに従って、転送データａをＩＲＡＭ２０から外部メモリ３０へ転送する。
次に、転送制御情報Ａに従って転送データａの転送が全て完了すると、ＤＭＡ転送制御部１１が、ＤＭＡ転送レジスタ１２に転送完了信号（ＴＣＳ：Transfer complete signal）を入力し、ＩＲＡＭアドレス格納レジスタ１５から特定のアドレスＨ０００１を取得し、この特定のアドレスＨ０００１を指定して、ＤＭＡ転送制御情報Ｂを、転送制御情報格納部２１からＢＵＳ３、ＩＲＡＭ Ｉ／Ｆ１３およびＢＵＳ１を介して取得し、取得したＤＭＡ転送制御情報ＢをＤＭＡ転送情報レジスタ１２に再設定する。

そして、ＤＭＡ転送制御部１１に、ＤＭＡ転送要求信号ＴＲＳが再び入力されると、本発明の実施の形態１で説明した内容と同様に、上記転送データａをＩＲＡＭ２０から外部メモリ３０へ転送したのと同様の処理を行うことにより、ＤＭＡ転送装置１０が、ＤＭＡ転送レジスタ１２に再設定された転送制御情報Ｂに従って、転送データｂをＩＲＡＭ２０から外部メモリ３０へ転送する。

以上のように、転送制御情報格納部２１に対応された特定のアドレスＨ０００１を設定するＩＲＡＭアドレス格納用レジスタ１５を、ＤＭＡ転送制御部１１の外に別に設けたので、本発明の実施の形態１で述べた効果に加えて、転送制御情報格納部２０ａに対応する特定のアドレスを格納するため場所を特定することなく自由に設けることができる。

発明の実施の形態３．
本発明の実施の形態３に係るＤＭＡ転送システムの構成について、図に基づいて説明する。
図３は、本発明の実施の形態３に係るＤＭＡ転送システムの構成を示す図である。
本発明の実施の形態２に係るＤＭＡ転送システム１ａでは、図２に示されるように、ＲＡＭ２０の転送制御情報格納部２１には、１つの転送制御情報Ｂのみしか格納しないことを想定しているのに対し、本発明の実施の形態３に係るＤＭＡ転送システム１ｂでは、図３に示されるように、ＲＡＭ２００の転送制御情報格納部２０１には、転送制御情報Ｂ ２０１ａ、転送制御情報Ｃ ２０１ｂ、転送制御情報Ｄ ２０１ｃ、・・・の複数の転送制御情報が格納されることを想定している点で相違する。転送制御情報Ｂ ２０１ａ、転送制御情報Ｃ ２０１ｂ、転送制御情報Ｄ ２０１ｃ、・・・の複数の転送制御情報は、ＩＲＡＭ２００に記憶されているデータを、ＩＲＡＭ２００から外部メモリ３０へ転送するための情報である。

また、本発明の実施の形態３では、図３に示されるように、加算器１６がＩＲＡＭアドレス格納レジスタ１５に接続されている点で相違する。
図３に示されるように、ＩＲＡＭ２００の転送制御情報格納部２０１に格納されている転送制御情報Ｂ ２０１ａ、転送制御情報Ｃ ２０１ｂ、転送制御情報Ｄ ２０１ｃ、・・・の複数の転送制御情報は、それぞれＩＲＡＭ２００内の特定のアドレスに対応する記憶領域に設けられている。

転送制御情報Ｂ、Ｃ、Ｄ、・・・は、転送制御情報Ａに従って、最初にＩＲＡＭ２０に記憶されている転送データをＩＲＡＭ２００から外部メモリ３０へ転送した後に、ＩＲＡＭ２０に記憶されている転送データをＩＲＡＭ２０から外部メモリ３０へ転送するために設定されている。ＤＭＡ制御装置１０ｂは、転送制御情報Ａに従ってデータ転送した後、転送制御情報Ｂに従って転送する。また、ＤＭＡ制御装置１０ｂは、転送制御情報Ｂに従ってデータ転送した後、転送制御情報Ｃに従って転送する。また、ＤＭＡ制御装置１０ｂは、転送制御情報Ｃに従って転送した後、転送制御情報Ｄに従って転送する。ＤＭＡ制御装置１０ｂは、以降同様にして、複数の転送制御情報に従ってデータ転送する。

なお、このとき、複数の転送制御情報Ｂ、Ｃ、Ｄ、・・・は、ＩＲＡＭ２００の記憶領域における連続されたアドレスＨ０００１、Ｈ０００２、Ｈ０００３、・・・に、順次格納されている。特定のアドレスＨ０００１、Ｈ０００２、Ｈ０００３、・・・には、識別番号が１、２、３、４・・・と対応付けられている。加算器１６は、この識別番号１、２、３、４・・・を順次加算する。

そして、加算器１６の加算結果に従って、ＤＭＡ転送制御部１１が、ＤＭＡ転送情報レジスタ１２に記憶されている転送制御情報に従って、ＩＲＡＭ２０から外部メモリ３０へ転送データを転送するごとに、アドレス格納用レジスタ１５には、転送制御情報格納部２０１に対応された複数の特定のアドレスＨ０００１、Ｈ０００２、Ｈ０００３、Ｈ０００４、・・・が順次切り換えて設定される。
また、ＤＭＡ転送制御部１１は、ＩＲＡＭアドレス格納用レジスタ１５に設定された特定のアドレスＨ０００１、Ｈ０００２、Ｈ０００３、Ｈ０００４、・・・を順次切り換えて指定することにより、転送制御情報格納部２０１から転送制御情報Ｂ、Ｃ、Ｄ、・・・を取得する。

次に、本発明の実施の形態３に係るＤＭＡ転送システム１ｂの転送動作の説明を、図に基づいて説明する。
図３に示されるように、まず、ＣＰＵ４０が、最初に実行したい転送制御情報Ａを、ＢＵＳ８を用いて、ＤＭＡ転送レジスタ１２に書き込んで設定する。
ＣＰＵ４０は、ＢＵＳ８を用いて、アドレス格納用レジスタ１５に、ＩＲＡＭ２００の転送制御情報格納部２０１内に格納されている各転送制御情報Ｂ、Ｃ、Ｄ、・・・に対応する特定のアドレスＨ０００１、Ｈ０００２、Ｈ０００３、Ｈ０００４、・・・を書き込んで設定する。そして、ＣＰＵ４０は、ＢＵＳ５を用いて、ＩＲＡＭ２００の転送制御情報格納部２０１のアドレスＨ０００１、Ｈ０００２、Ｈ０００３、Ｈ０００４、・・・に、転送制御情報Ｂ、Ｃ、Ｄ、・・・を記憶しておく。

次に、ＤＭＡ転送制御部１１に、ＤＭＡ転送要求信号ＴＲＳが入力されると、本発明の実施の形態１で説明した内容と同様に、ＤＭＡ転送装置１０が、ＤＭＡ転送レジスタ１２に設定された転送制御情報Ａに従って、転送データａをＩＲＡＭ２００から外部メモリ３０へ転送する。
次に、転送制御情報Ａに従って転送データａの転送が全て完了すると、ＤＭＡ転送制御部１１が、ＤＭＡ転送レジスタ１２に転送完了信号ＴＣＳを入力し、ＩＲＡＭアドレス格納レジスタ１５から識別番号１に対応するアドレスＨ０００１を取得し、このアドレスＨ０００１を指定して、ＤＭＡ転送制御情報Ｂを転送制御情報格納部２０１からＢＵＳ３、ＩＲＡＭ Ｉ／Ｆ１３およびＢＵＳ１を介して取得し、取得したＤＭＡ転送制御情報ＢをＤＭＡ転送情報レジスタ１２に再設定する。

そして、ＤＭＡ転送制御部１１に、ＤＭＡ転送要求信号ＴＲＳが再び入力されると、ＤＭＡ転送装置１０が、ＤＭＡ転送レジスタ１２に再設定された転送制御情報Ｂに従って、転送データｂをＩＲＡＭ２００から外部メモリ３０へ転送する。
次に、転送制御情報Ａに従って転送データｂの転送が全て完了すると、ＤＭＡ転送制御部１１が、ＤＭＡ転送レジスタ１２に転送完了信号ＴＣＳを入力し、加算器１６が識別番号を１から２に加算設定し、ＩＲＡＭアドレス格納レジスタ１５から識別番号２に対応するアドレスＨ０００２を取得し、このアドレスＨ０００２を指定して、ＤＭＡ転送制御情報Ｃを転送制御情報格納部２０１からＢＵＳ３、ＩＲＡＭ Ｉ／Ｆ１３およびＢＵＳ１を介して取得し、取得したＤＭＡ転送制御情報ＣをＤＭＡ転送情報レジスタ１２に再設定する。
そして、ＤＭＡ転送制御部１１に、ＤＭＡ転送要求信号ＴＲＳが再び入力されると、ＤＭＡ転送装置１０ｂが、ＤＭＡ転送レジスタ１２に再設定された転送制御情報Ｃに従って、転送データｃをＩＲＡＭ２００から外部メモリ３０へ転送する。
以上のような処理を、転送制御情報設定部２０１に格納されている転送制御情報の数量分、繰り返して行う。

以上のようにＤＭＡ転送システムを構成したことにより、複数の転送制御情報がＩＲＡＭ２０の転送制御情報設定部２０１に格納されている場合であっても、複数の転送制御情報のそれぞれに対応して、ＩＲＡＭアドレス格納レジスタ１５を複数個設定する必要がなく、簡素な構成で転送制御情報を順次設定でき、効率よくデータ転送できる。また、このような構成にしたことにより、ＩＲＡＭアドレス格納レジスタ１５を複数個設定する必要がないため、回路製作に必要なコストを削減することができる。

なお、たとえば、２５６メガバイト（Ｍｂｙｔｅ）の転送制御情報格納部２０ａを有するＤＭＡ転送システムを、加算器１６なしで構築しようとした場合、約７６個ものＩＲＡＭアドレス格納レジスタ１５を設ける必要があるが、本発明の実施の形態３に係る発明を適用することにより、たった１個ものＩＲＡＭアドレス格納レジスタ１５を設けるだけで済み、ＤＭＡ転送システムを簡素な構成とすることができる。

ここで、上記７６個の根拠について、説明する。すなわち、たとえば、２５６メガバイト（Ｍｂｙｔｅ）の転送制御情報格納部２０ａを有するＤＭＡ転送システムで、転送回数設定で１〜２５６ビット（ｂｉｔ）、転送モード設定に４ビット（ｂｉｔ）分必要であるとしたとき、ＩＲＡＭアドレス格納レジスタ１５の必要数は、転送元アドレス数３２ビット（ｂｉｔ）、転送先アドレス数３２ビット（ｂｉｔ）、転送回数設定８ビット（ｂｉｔ）、転送モード設定４ビット（ｂｉｔ）の全ての加算値である７２ビット（ｂｉｔ）となる。

以上の説明は、本発明を実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。

本発明の実施の形態１に係るＤＭＡ転送システムの構成を示す図である。 本発明の実施の形態２に係るＤＭＡ転送システムの構成を示す図である。 本発明の実施の形態３に係るＤＭＡ転送システムの構成を示す図である。

符号の説明

１、１ａ、１ｂ ＤＭＡ転送システム
１０、１０ａ、１０ｂ ＤＭＡ転送装置
１１ ＤＭＡ転送制御部
１１ａ ＩＲＡＭアドレス記憶部
１２ ＤＭＡ転送情報レジスタ
１３ ＩＲＡＭ Ｉ／Ｆ
１４ 外部メモリ Ｉ／Ｆ
１５ ＩＲＡＭアドレス格納レジスタ
ＢＵＳ１ ＩＲＡＭデータバス
ＢＵＳ２ 外部メモリデータバス
ＢＵＳ３ ＤＭＡ転送装置−ＩＲＡＭリードライトバス
ＢＵＳ４ ＤＭＡ転送装置−外部メモリリードライトバス
ＢＵＳ５ ＩＲＡＭ−ＣＰＵリードライトバス
ＢＵＳ６ 外部メモリ−ＣＰＵリードライトバス
ＢＵＳ７ ＣＰＵ−ＤＭＡ転送情報レジスタリードライトバス
ＢＵＳ８ レジスタライトバス
２０、２００ ＩＲＡＭ
２１、２０１ 次転送制御情報格納部
３０ 外部メモリ
４０ ＣＰＵ

Claims (5)

1. データが記憶された第１の記憶部から第２の記憶部へ上記データを転送するＤＭＡ転送システムであって、
   上記第１の記憶部内の特定のアドレスに対応する記憶領域に設けられており、上記第１の記憶部から上記第２の記憶部へ上記データを転送するための転送制御情報を格納する転送制御情報格納部と、
   上記転送制御情報が設定されるＤＭＡ転送情報レジスタと、
   ＤＭＡ転送要求信号が入力されたとき、上記ＤＭＡ転送情報レジスタに設定されている上記転送制御情報に従って、上記第１の記憶部から上記第２の記憶部へ上記データを転送する制御部とを備え、
   上記制御部は、上記第１の記憶部から上記第２の記憶部へ上記データを転送した後、上記第１の記憶部内の上記転送制御情報格納部から次のデータ転送に用いられる上記転送制御情報を取得し、取得した上記転送制御情報を、他のレジスタを介さずに、上記ＤＭＡ転送情報レジスタに設定し、設定した上記転送制御情報に従って、上記第１の記憶部から上記第２の記憶部へ上記データを転送するＤＭＡ転送システム。
2. 上記制御部は、上記転送制御情報格納部に対応された上記特定のアドレスを有しており、上記特定のアドレスを指定することにより、上記転送制御情報格納部から上記転送制御情報を取得することを特徴とする請求項１に記載のＤＭＡ転送システム。
3. 上記転送制御情報格納部に対応された上記特定のアドレスを設定するアドレス格納用レジスタを更に備え、
   上記制御部は、上記アドレス格納用レジスタに設定された上記特定のアドレスを指定することにより、上記転送制御情報格納部から上記転送制御情報を取得することを特徴とする請求項１に記載のＤＭＡ転送システム。
4. 上記転送制御情報格納部は、上記第１の記憶部内の複数の特定のアドレスに対応する記憶領域にそれぞれ設けられ、上記第一の記憶部から上記第二の記憶部へ上記データを転送するための複数の転送制御情報を格納し、
   上記制御部が上記レジスタに記憶されている上記転送制御情報に従って、上記第１の記憶部から上記第２の記憶部へ上記データを転送するごとに、上記転送制御情報格納部に対応された上記複数の特定のアドレスを、順次切り換えて設定するアドレス格納用レジスタとを更に備えたことを特徴とする請求項１に記載のＤＭＡ転送システム。
5. 上記複数の特定のアドレスには、連続番号が関連付けられており、
   上記特定のアドレスに関連する連続番号を順次加算する加算器を更に備え、
   上記アドレス格納用レジスタは、上記加算器の加算結果に従って、上記転送制御情報格納部に対応された上記複数の特定のアドレスを、順次切り換えて設定することを特徴とする請求項４に記載のＤＭＡ転送システム。

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