JPH09212637A - 画像処理プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 従来の並列プロセッサでは、任意の間隔で画
素密度の変換（画素の格納、読み出し）が行えなず、任
意倍率での変倍処理が容易に行えない。 【解決手段】 各プロセッサエレメントに格納された画
素データを、ラスタ単位で移動する際に、入力側におい
て任意の間隔で画素を格納するプロセッサエレメントの
位置を指定できる機構と、出力側で任意の間隔でプロセ
ッサエレメントから読み出す位置を指定できる機構を備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データのデジ
タル処理等に用いられる、並列画像処理プロセッサに関
するものである。

【０００２】

【従来の技術】図１２は、例えば特開平６−８３７８７
号公報に記載されている並列プロセッサの構成を、図１
３は、例えば特開平−８３７８６号公報に記載されてい
る並列プロセッサの構成を示すブロック図である。

【０００３】第１の従来例である図１２に示される並列
プロセッサは、２タップのフィルタ処理を効率良く実現
できるデータ入出力機構を備えたものである。各画素が
それぞれ複数ビットで構成される画像データがワード
（画素）シリアルで入力端子１に供給され、１水平期間
（１Ｈ）分の容量（Ｍ）を有する入力用シリアル／パラ
レル変換器内のＭ個のレジスタ（Ｒ）３1〜３Mにそれぞ
れスイッチ２1〜２Mを通じて格納される。この入力用シ
リアル／パラレル変換器内のレジスタ３1〜３Mがそれぞ
れＭ個の入力側メモリ４1〜４Mに接続されている。

【０００４】またＭ個の演算回路６1〜６Mには、それぞ
れ対応する入力メモリとその両隣の入力側メモリからの
データがセレクタ（ＳＥＬ）５1〜５Mを介して供給さ
れ、さらにＭ個ある出力側メモリ８1〜８Mとその両隣の
出力側メモリからのデータもセレクタ（ＳＥＬ）７1〜
７Mを介して供給される。

【０００５】さらに各演算回路６1〜６Mからの出力結果
は、入力側メモリ４1〜４Mあるいは出力側メモリ８1〜
８Mに書き込まれる。

【０００６】また出力側メモリ８1〜８Mがそれぞれ出力
用パラレル／シリアル変換器内のＭ個のレジスタ（Ｒ）
９1〜９Mに接続されている。そしてこの出力用パラレル
／シリアル変換器内のレジスタ（Ｒ）９1〜９Mからそれ
ぞれスイッチ１０1〜１０Mを通じて、例えば各画素がそ
れぞれ複数ビットで構成される演算処理された画像デー
タがワード（画素）シリアルで出力端子１１に出力され
る。

【０００７】従って、水平期間毎に入力用シフトレジス
タ内のレジスタ３1〜３Mに供給された画像データは、そ
の後水平ブランキング期間内に入力側メモリ４1〜４Mに
書き込まれる。この入力側メモリ４1〜４Mに書き込まれ
たデータが次の１水平期間の間に演算回路６1〜６Mに供
給され、演算処理された値が出力側メモリ８1〜８Mに書
き込まれる。そしてその後の水平ブランキング期間内
に、出力側メモリ８1〜８Mのデータが出力用シフトレジ
スタ内のレジスタ９1〜９Mに書き込まれ、各水平期間毎
に演算処理された画像データが取り出される。このよう
にして画像データのデジタル処理が行われる。

【０００８】また入力側メモリ４1〜４M及び出力側メモ
リ８1〜８Mのアドレスを制御するアドレスデコーダ１２
と、演算回路６1〜６Mでの演算を制御するため及びセレ
クタ５1〜５M、７1〜７Mを制御するための演算制御回路
１３は、それぞれ１つのみであり、Ｍ個全ての入力側、
出力側メモリ及び演算回路に共通のものである。

【０００９】すなわち、図１２はSIMD（Single Instruc
tion Multiple Data）方式のプロセッサである。画像処
理は、全ての画素に対し同じ演算処理をすることが多い
ため、全ての演算回路に同一の命令を与えるSIMD方式は
制御回路が１つで済み回路規模が小さくなる利点があ
る。

【００１０】図１２は、このSIMD方式のプロセッサにお
いて、データの入出力機構にデータを固定の間隔で制御
できる機構を付加したものである。すなわち、入力用シ
リアル／パラレル変換器は２個間隔で出力することが可
能な構成をとっている。スイッチ制御回路を構成するフ
リップフロップ（Ｆ．Ｆ）１５1〜１５M、１７1〜１７M
に加えて、フリップフロップ２２1〜２２M/2及び２４1
〜２４M/2、２７1〜２７M/2及び２９1〜２９M/2が設け
られ、これらのフリップフロップからの信号がセレクタ
２５1〜２５M、３０1〜３０Mを通じて取り出される。

【００１１】そこで図１２において、セレクタ２５1〜
２５M、３０1〜３０Mの接続を図のように左側にするこ
とにより、２個間隔でスイッチ２1〜２M、１０1〜１０M
をオンすることができる。すなわちスイッチオン信号入
力端子２１、２６から信号を入力すると、フリップフロ
ップ２２1〜２２M/2、２７1〜２７M/2が縦続接続されて
いるので、最初にフリップフロップ２２1、２７1から１
番目のスイッチ２1、１０1をオンするスイッチ制御信号
が出力され、次にフリップフロップ２２2、２７2から３
番目のスイッチ２3、１０3をオンするスイッチ制御信号
が出力され、順次この動作を繰り返し最後に２２M/2、
２７M/2からＭ−１番目のスイッチ２M-1、10M-1をオンす
るスイッチ制御信号が出力される。

【００１２】さらにスイッチオン信号入力端子２３、２
８から信号を入力すると、フリップフロップ２４1〜２
４M/2、２９1〜２９M/2が縦続接続されているので、最
初にフリップフロップ２４1、２９1から２番目のスイッ
チ２2、１０2をオンするスイッチ制御信号が出力され、
次にフリップフロップ２４2、２９2（図示せず）から４
番目のスイッチ２4、１０4をオンするスイッチ制御信号
が出力され、順次この動作を繰り返し最後にフリップフ
ロップ２４M/2、２９M/2からＭ番目のスイッチ２M、１
０Mをオンするスイッチ制御信号が出力される。

【００１３】また、図１２においてセレクタ２５1〜２
５M、３０1〜３０Mを図とは逆側（右側）にすることに
より、通常の順（１個間隔）でスイッチ２1〜２M 、１
０1〜１０Mをオンすることができる。すなわちスイッチ
オン信号入力端子１４、１６から信号を入力すると、フ
リップフロップ１５1〜１５M、１７1〜１７Mが縦続接続
されているので、最初にフリップフロップ１５1、１７1
から１番目のスイッチ２1、１０1をオンするスイッチ制
御信号が出力され、次にフリップフロップ１５2、１７2
（図示せず）から２番目のスイッチ２2、１０2をオンす
るスイッチ制御信号が出力され、順次この動作を繰り返
し最後にフリップフロップ１５M、１７MからＭ番目のス
イッチ２M、１０Mをオンするスイッチ制御信号が出力さ
れる。

【００１４】この従来の装置によれば、入力用シリアル
／パラレル変換器は２個間隔で出力し、また出力用パラ
レル／シリアル変換器も２個間隔で出力することを可能
とするものであった。これは例えば１水平期間（１ラス
タ）分のデータがＭ／２の時でも、縦方向の２タップフ
ィルタ計算ができることを目的としていた。

【００１５】第２の従来例である図１３に示される並列
プロセッサは、近傍にないプロセッサエレメント間でデ
ータ転送を効率良く行うことを目的としたものである。
これは、図１３において転送用シフトレジスタ３３、３
４を加えたものであるため、転送用シフトレジスタ３
３、３４についての動作のみ説明する。

【００１６】転送用シフトレジスタ３３、３４は、入力
側メモリ４1〜４M、及び出力側メモリ８1〜８Mにそれぞ
れ１つづつある。入力側メモリ４1〜４Mから読み出され
たデータ（Ｍ個）は、入力側転送用シフトレジスタ３３
に取り込まれ、図の横方向にデータはシフトされ、その
後データは、入力側メモリ４1〜４Mに再び書き込まれ
る。従って、読み出された位置からシフトした分だけ隣
のメモリ４1〜４Mに書き込まれる事になる。

【００１７】出力側転送用シフトレジスタ３４について
も同様である。例えばＭ番目のデータをＭ−８番目とア
クセスして演算したい場合は、転送用シフトレジスタ３
３、３４を使用して、８個分データを右にシフトするこ
とで所望のデータをＭ番目の入力側メモリ４Mあるいは
出力側メモリ８Mに転送することができ、その後でＭ番
目の演算回路６Mにて演算を行う。

【００１８】さらに、図１３におけるセレクタ（ＳＥＬ
ａ、ＳＥＬｂ）1...Mがなく、Ｍ番目の演算回路６Mは、
対応するＭ番目の入力側メモリ４M及びＭ番目の出力側
メモリ８Mのみにしかアクセスできない構成でも同じで
ある。その時は、 Ｍ番目のデータをＭ−１番目に格納
されているデータとアクセスして演算したい場合は、所
望のデータを転送用シフトレジスタ３３、３４を用いて
シフトしＭ番目の入力側メモリ４Mあるいは出力側メモ
リ８Mに転送して、その後でＭ番目の演算回路６Mにて先
に記憶されているデータと転送されたデータとの演算を
行う。

【００１９】このように、第２の従来例では、データ転
送用のシフトレジスタで近傍にない画素間のデータは固
定の間隔で演算処理が行える。

【００２０】

【発明が解決しようとする課題】画像データに対し拡大
処理を施す方法として、入力時に拡大処理を行うには、
倍率によって各画素間の間隔をそれぞれ変えてデータを
入力すると効率の高い処理が行える。また、画像データ
に対し縮小処理を施す場合に、画像の出力時に縮小処理
を行うには、倍率によって各画素間の間隔をそれぞれ変
えてデータを出力すると効率の高い処理が行える。しか
し従来の技術ではデータ入力時に画素密度を低下させる
拡大処理あるいは画素密度を上げる縮小処理を行おうと
した場合、一定間隔での画像データの入出力あるいは、
一定間隔での処理にしか対応できなかった。

【００２１】

【課題を解決するための手段】請求項１に記載の本発明
は、入力端子１からシリアルに入力されてくる複数のデ
ータをシリアル／パラレル変換器に入力する際、プロセ
ッサエレメントの処理に必要な指定の並びで上記シリア
ル／パラレル変換器へ入力させる指示を行なう入力位置
設定手段を設けたことを特徴とする。

【００２２】請求項２に記載の本発明のシリアル／パラ
レル変換器は、入力端子より入力されてくるデータをプ
ロセッサエレメントに供給するための記憶手段と、上記
入力位置設定手段の出力により上記入力されたデータを
この記憶手段のどの位置に格納するかを選択する記憶位
置選択手段とを備えたことを特徴とする。

【００２３】請求項３に記載の本発明は、プロセッサエ
レメントからパラレルに入力されてくる複数のデータを
パラレル／シリアル変換器でシリアルに変換して出力端
子に出力する際、プロセッサエレメントの処理に応じた
指定の並びで出力端子に出力する指令をだす出力位置設
定手段を備えたことを特徴とする。

【００２４】請求項４に記載の本発明のパラレル／シリ
アル変換器は、プロセッサエレメントより出力されてく
るデータを格納するための記憶手段と、上記出力位置設
定手段の指令によりこの記憶手段からの出力をプロセッ
サエレメントの処理に応じてどの位置から読み出すかを
選択する読みだし位置選択手段とを備えたことを特徴と
する。

【００２５】請求項５に記載の本発明は、入力端子１か
らシリアルに入力されてくる複数のデータをシリアル／
パラレル変換器に入力する際、プロセッサエレメントの
処理に必要な指定の並びで上記シリアル／パラレル変換
器へ入力させる指示を行なう入力位置設定手段と、プロ
セッサエレメントが上記とは異なる処理をする場合は上
記プロセッサエレメントからパラレルに入力されてくる
複数のデータをパラレル／シリアル変換器でシリアルに
変換して出力端子に出力する際、プロセッサエレメント
の異なる処理に応じた指定の並びで出力端子に出力する
指令をだす出力位置設定手段を備えたことを特徴とす
る。

【００２６】請求項６に記載の本発明は、一旦入力され
てプロセッサエレメントで前処理を施されているメモリ
上の画像データをパラレル／シリアル変換して格納し、
格納データをシリアルに出力する第１のデータ転送フィ
ールドと、この第１のデータ転送フィールドから出力さ
れたシリアルデータをシリアル／パラレル変換して格納
し、このパラレルデータを上記複数のプロセッサエレメ
ントに並列に入力する第２のデータ転送フィールドとを
備え、上記第１のデータ転送フィールドまたは第２のデ
ータ転送フィールドの何れかは上記プロセッサエレメン
トの後演算処理内容に応じた指定の並びで出力すること
を特徴とする。

【００２７】請求項７に記載の本発明は、上記複数のプ
ロセッサエレメントにそれぞれ対応し上記シリアル／パ
ラレル変換器の出力を上記複数のプロセッサエレメント
に供給すると共に、上記複数のプロセッサエレメントが
前演算処理された出力を記憶する複数の入力側メモリを
備え、上記第１のデータ転送フィールドはこの入力側メ
モリからのデータを入力してパラレル／シリアル変換
し、格納するパラレル／シリアル変換器を有すると共
に、入力位置選択用信号を入力し、上記第２のデータ転
送フィールドは上記第１のデータ転送フィールドからシ
リアルに入力されてくる複数のデータをシリアル／パラ
レルに変換するシリアル／パラレル変換器を有し、上記
入力位置選択用信号により、上記プロセッサエレメント
の後演算処理内容に応じた指定の並びで上記入力側メモ
リに出力可能にシリアル／パラレル器に格納する構成に
されたこと特徴とする。

【００２８】請求項８に記載の本発明は、上記複数のプ
ロセッサエレメントにそれぞれ対応し、上記プロセッサ
エレメントから並列に出力される後演算処理された複数
のデータを上記パラレル／シリアル変換器に出力すると
共に、上記複数のプロセッサエレメントが前演算処理さ
れた出力を記憶する複数の出力側メモリを備え、上記第
１のデータ転送フィールドはこの出力側メモリからのデ
ータを入力しパラレル／シリアル変換し、格納するパラ
レル／シリアル変換器を有すると共に、出力位置選択用
信号を入力し上記プロセッサエレメントの後演算処理内
容に応じた指定の並びで出力し、上記第２のデータ転送
フィールドは上記第１のデータ転送フィールドからシリ
アルに入力されてくる複数のデータをシリアル／パラレ
ルに変換するシリアル／パラレル変換器を有し、上記出
力側メモリに並列に出力する構成にされたこと特徴とす
る。

【００２９】請求項９に記載の本発明は、上記プロセッ
サエレメントの出力をパラレル／シリアル変換して格納
するパラレル／シリアル変換器を有すると共に、出力位
置選択用信号を入力可能とし、上記プロセッサエレメン
トから出力したパラレルデータを出力位置選択用信号の
指定の並びでシリアルに出力する第１のデータ転送フィ
ールドと、上記第１のデータ転送フィールドから出力さ
れたシリアルデータをシリアル／パラレル変換して、格
納するシリアル／パラレル変換器を有すると共に、入力
位置選択用信号を入力可能とし、上記第１のデータ転送
フィールドから出力したシリアルデータを入力位置選択
用信号の指定の並びで、上記複数のプロセッサエレメン
トに並列に入力できる第２のデータ転送フィールドとを
備えたことを特徴とする。

【００３０】請求項１０に記載の本発明は、上記第１及
び第２のデータ転送フィールドが、それぞれ複数に分割
され、分割された複数の第１及び第２のデータ転送フィ
ールドはそれぞれ平行して動作することを特徴とす
る。。

【００３１】請求項１１に記載の本発明は、シリアル／
パラレル変換器のパターン発生用シフトレジスタがデー
タ入力レジスタであることを特徴とする。

【００３２】請求項１２に記載の本発明は、パラレル／
シリアル変換器のパターン発生用シフトレジスタがデー
タ出力レジスタであることを特徴とする。

【００３３】

【発明の実施の形態】

実施の形態１．本発明の第１の実施形態を図１に基づき
説明する。図１では簡単のためプロセッサエレメントの
数を８個（従来例ではＭ個）とし、入力画像を８／３倍
に拡大する例を用い、本発明の特徴的部分であるデータ
入力機構とその動作について説明する。その他の部分は
従来装置と同様な構成、動作である。尚、図中各フリッ
プフロップに入力されるクロック信号は省略している。

【００３４】拡大パターン登録用入力端子５０は、画像
データを入力する前に予め入力した画像データの各画素
データをどのプロセッサエレメントに接続されるレジス
タ３1〜３8に格納するかを決める信号用端子である。こ
の入力信号は拡大パターン登録用シフトレジスタを構成
するフリップフロップ５１1〜５１7（以下入力パターン
用フリップフロップ）にシーケンシャルに設定される。
この拡大パターン登録用シフトレジスタが入力位置設定
手段になる。必要なフリップフロップ数の設定が終わる
と、設定モードを終了しこのパターンは次にパターン変
更がないかぎり保持される。本実施形態では８／３倍パ
ターンの一例が設定されている。

【００３５】入力パターン用フリップフロップ５１1〜
５１7に保持された信号は、次に説明する入力画素位置
選択用フリップフロップ５３1〜５３8に格納するデータ
の転送パターンを決定する入力パターン設定用スイッチ
５４1〜５４7の向きを指定する。例えば、図１では前段
のフリップフロップの出力値を受ける場合にはHigh（網
掛けあり）を、前段より前のフリップフロップの出力値
を受ける場合にはLow（網掛けなし）を保持しておく。

【００３６】次に画像データの入力動作について説明す
る。画像データの入力時において、１水平期間（１Ｈ）
分のデータの内、格納すべき最初のデータに同期して入
力画素位置選択用入力端子５２から選択信号を入力す
る。この信号は入力画素位置選択用入力端子５２へ単一
パルス（以下入力選択パルス）の形で与える。

【００３７】入力選択パルスは、先に設定されている入
力パターン用フリップフロップ５１1〜５１7によって接
続の向きが設定されている入力パターン設定用スイッチ
５４1〜５４8のパスに従ってクロックに同期して伝搬
し、入力画素位置選択用フリップフロップ５３1〜５３8
に格納されていく。この各入力画素位置選択用フリップ
フロップ５３1〜５３8の出力が、入力端子１から入力さ
れた各画素データをどの入力用レジスタ３1〜３8に格納
するかを選択する入力画素選択スイッチ２1〜２8をオン
オフする。図１では入力画素位置選択用フリップフロッ
プ５３1〜５３8の出力がHighの時オン、Lowの時オフと
している。１Ｈ単位の画像データ入力前は入力画素位置
選択用フリップフロップ５３1〜５３8はすべてLowに設
定されている。

【００３８】この入力選択パルスと画素データの格納動
作を図３を用いて詳細に説明する。まず、入力画素デー
タが最初に有効になった第１番目のクロックに同期し
て、画像データ入力端子１から画素データ値“１”を、
入力画素位置選択用入力端子５２から入力選択パルス
（High）を与えると、上段の網掛けされた入力画素位置
選択用フリップフロップ５３1、５３2、５３3にHighの
値が格納される。この時入力画素選択スイッチ２1、２
2、２3がオンされ、入力用レジスタ３1、３2、３3に入
力画素値“１”が格納される。

【００３９】第２番目のクロックでは、図３の中段のよ
うに入力選択パルスは入力画素位置選択用フリップフロ
ップ５３4、５３5に伝搬され、入力画素選択スイッチ２
4、２5がオンされ、入力用レジスタ３4、３5に第２番目
の入力画素値“２”が格納される。

【００４０】第３番目のクロックでは、図３の下段のよ
うに入力選択パルスは入力画素位置選択用フリップフロ
ップ５３6、５３7、５３8に伝搬され、入力画素選択ス
イッチ２6、２7、２8がオンされ、入力用レジスタ３6、
３7、３8に第３番目の入力画素値“３”が格納される。

【００４１】このようにして画像データの入力時点で、
３画素分のデータが８つの入力用レジスタ３1〜３8に、
入力パターン用フリップフロップ５１1〜５１7に設定さ
れた拡大パターンに応じて格納される。入力用レジスタ
３1〜３8のデータは水平ブランキング期間に入力側メモ
リ４1〜４8に転送される。そして入力側メモリ４1、４
4、４6に格納された画素データは原画素値をそのまま用
い、その他の入力側メモリに格納された画素データは原
画素値を元に補間生成することで拡大処理が実現でき
る。

【００４２】ここで、原画素自体を用いない画素位置に
も補間のために必要な原画素データのいずれかが格納さ
れているため、補間のための原画素データの参照は、い
ずれか一方でよいことになる。これは参照すべき原画素
が近傍になくなるような拡大倍率が大きい時には特に有
効となる。なお、補間を行う必要のある画素に対して、
アクセスすべき参照画素位置情報を与える必要がある
が、これは例えば入力側メモリ４1〜４8に予め格納して
おけばよい。この参照画素位置情報を格納する時は、入
力パターン用フリップフロップ５１1〜５１7にすべてHi
ghを設定した状態で入力端子１から１H分すべての参照
画素位置情報を入力し、入力側メモリ４1〜４8に転送し
ておけばよい。参照画素位置情報は変更されない限り保
持しておく。

【００４３】さらには、複数の原画素からの補間処理を
必要としない単純法で拡大処理を行う場合は、原画素の
データを繰り返し生成するだけであるため、入力の時点
で拡大のための画素生成が完了できる。

【００４４】以上のように、本発明によれば予め拡大パ
ターンを登録しておくことで、入力時に固定間隔ではな
く任意の間隔で画素データを取り込めるため、画素の間
隔が均等でなくなる倍率の拡大処理を行う場合に、個々
の画素位置を変える動作を行わなくてすみ、また参照の
ためのデータアクセスも少なくてすむ。

【００４５】なお、実施形態１ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよい。また、入力選択パルス
は入力画素データが最初に有効になった第１番目のクロ
ックに同期して与える例を示したが、選択パルスを有効
データに先行して与えれば、任意のプロセッサエレメン
トから入力を開始できる。

【００４６】実施の形態２．本発明の第２の実施形態を
図２に基づき説明する。図２では簡単のためプロセッサ
エレメントの数を８個（従来例ではＭ個）とし、入力画
像を３／８倍に縮小する例を用い、本発明の特徴的部分
であるデータ出力機構とその動作について説明する。そ
の他の部分は従来装置と同様な構成、動作である。尚、
図中各フリップフロップに入力されるクロック信号は省
略している。

【００４７】縮小パターン登録用入力端子５５は、画像
データを出力する前に予め出力すべき画像データの各画
素データをどのプロセッサエレメントに接続されたレジ
スタ９1〜９8から読み出すかを決める信号用端子であ
る。この入力信号は縮小パターン登録用シフトレジスタ
を構成するフリップフロップ５６1〜５６8（以下出力パ
ターン用フリップフロップと呼ぶ）にシーケンシャルに
設定される。この縮小パターン登録用シフトレジスタが
出力位置設定手段になる。必要なフリップフロップ数の
設定が終わると、設定モードを終了しこのパターンは次
にパターン変更がないかぎり保持される。本実施形態で
は３／８倍パターンの一例が設定されている。

【００４８】出力パターン用フリップフロップ５６1〜
５６8に保持された信号は、次に説明する出力画素位置
選択用フリップフロップ５８1〜５８8に格納するデータ
の転送パターンを決定する出力パターン設定用スイッチ
５９1〜５９8の向きを指定する。例えば、図２では前段
のフリップフロップの出力値を受ける場合には１（網掛
けあり）を、前段より前のフリップフロップの出力値を
受ける場合には０（網掛けなし）を保持しておく。

【００４９】次に画像データの出力動作について説明す
る。画像データの出力時において、１水平期間（１Ｈ）
分のデータの内、出力すべき最初のデータに同期して出
力画素位置選択用入力端子５７から選択信号を入力す
る。この信号は出力画素位置選択用入力端子５７へ単一
パルス（以下出力選択パルス）の形で与える。

【００５０】出力選択パルスは、先に設定されている出
力パターン用フリップフロップ５６1〜５６8によって接
続の向きが設定されている出力パターン設定用スイッチ
５９1〜５９8のパスに従ってクロックに同期して伝搬
し、出力画素位置選択用フリップフロップ５８1〜５８8
に格納されていく。この各出力画素位置選択用フリップ
フロップ５８1〜５８8の出力と出力パターン用フリップ
フロップ５６1〜５６8の出力が、出力端子１１から出力
すべき各画素データをどの出力用レジスタ９1〜９8から
読み出すかを選択する出力画素選択スイッチ１０1〜１
０8をオンオフする。図２では出力画素位置選択用フリ
ップフロップ５８1〜５８8の出力が１かつ出力パターン
用フリップフロップ５６1〜５６8の出力が１の時オン、
そのいずれか少なくとも一方が０の時オフとしている。

【００５１】この出力選択パルスと画素データの読み出
し動作を図４を用いて詳細に説明する。まず、出力すべ
き画素データを選択するため、クロックに同期して出力
画素位置選択用入力端子５７から出力選択パルス（Hig
h）を与えると、上段の網掛けされた出力画素位置選択
用フリップフロップ５８1にHighの値が格納される。こ
の時、出力パターン用フリップフロップ５６1にもHigh
が格納されているため、出力画素選択スイッチ１０1だ
けがオンされ、出力用レジスタ９1に格納されていた画
素値“１”が読み出され、出力端子１１から出力され
る。

【００５２】第２番目のクロックでは、図４の中段のよ
うに出力選択パルスは出力画素位置選択用フリップフロ
ップ５８2、５８3、５８4に伝搬される。この時、出力
パターン用フリップフロップ５６4にHighが格納されて
いるため、出力画素選択スイッチ１０4だけがオンさ
れ、出力用レジスタ９4に格納されていた画素値“４”
が読み出され、出力端子１１から出力される。

【００５３】第３番目のクロックでは、図４の下段のよ
うに出力選択パルスは出力画素位置選択用フリップフロ
ップ５８5、５８6、５８7、５８8に伝搬される。この
時、出力パターン用フリップフロップ５６8にHighが格
納されているため、出力画素選択スイッチ１０6だけが
オンされ、出力用レジスタ９8に格納されていた画素値
“８”が読み出され、出力端子１１から出力される。

【００５４】このようにして第２の実施形態では、画像
データを出力する際、出力パターン用フリップフロップ
５６1〜５６8に設定された縮小パターンに応じて、８つ
の出力用レジスタ９1〜９8に格納された画素データのう
ちの３画素分のデータを出力できる。すなわち出力時に
３／８の縮小処理を行える。なお、縮小処理の際周辺画
素値との演算が必要な場合は、入力側メモリ４1〜４8あ
るいは出力側メモリ８1〜８8に画素データが格納されて
いる間に処理を行っておけばよい。

【００５５】また、複数の原画素からの補間処理を必要
としない単純法で縮小処理を行う場合は、原画素のデー
タを単純に間引くだけであるため、出力の時点のみで縮
小処理が実現できる。なお、補間のための参照画素位置
情報の格納は実施形態１と同様に行えばよい。

【００５６】以上のように、本発明によれば予め縮小パ
ターンを登録しておくことで、出力時に任意の間隔で画
素データを間引いて出力できるため、出力時に複雑な画
素データの移動を行わなくてすむ。

【００５７】なお、実施形態２ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよい。

【００５８】実施の形態３．本発明の第３の実施形態を
図５に基づき説明する。図５では簡単のためプロセッサ
エレメントの数が８個（従来例ではＭ個）の例を用い、
本発明の特徴的部分であるデータ転送機構とその動作に
ついて説明する。第３の実施形態は画像データが一旦プ
ロセッサエレメント内に取り込まれ、処理されている途
中で拡大処理を行い、その後他の処理を行うことができ
ることを目的としている。

【００５９】図５において、外部との画像データの入出
力を行う入力用シリアル／パラレル変換器３１及び出力
用パラレル／シリアル変換器３２の外部との入出力動作
は、それぞれ単純なシフト動作のみで行なわれる。入力
用シリアル／パラレル変換器３１にシーケンシャルに格
納された画像データは入力側メモリ４1〜４8にパラレル
に転送され、プロセッサエレメントで前演算処理され
る。また出力側メモリ８1〜８8の画像データはパラレル
に出力用パラレル／シリアル変換器３２に転送される。
転送用パラレル／シリアル変換器３６と拡大パターン発
生用シリアル／パラレル変換器４０は、入力側メモリ４
1〜４8にそれぞれ対応する８つのシフトレジスタ（図１
の入出力部）から構成される。

【００６０】プロセッサエレメントで前処理されたデー
タは、再び入力側メモリ４1〜４8に格納され、入力側メ
モリ４1〜４8からパラレルに読み出されたデータ（８
個）は、第１のデータ転送フィールドである転送用パラ
レル／シリアル変換器３６に取り込まれ、出力画素位置
選択用入力端子３５から入力される単一パルス（以下出
力選択パルス）によって転送信号線３７を通してシーケ
ンシャルに読み出され、第２のデータ転送フィールドで
ある拡大パターン発生用シリアル／パラレル変換器４０
に転送される。この拡大パターン発生用シリアル／パラ
レル変換器４０の構成及び、転送される各画素のデータ
が拡大パターン発生用シリアル／パラレル変換器４０に
格納される動作は、先の実施形態１の画像データ入力機
構および入力動作と同じである。

【００６１】すなわち、拡大パターン発生用シリアル／
パラレル変換器４０には、拡大パターン登録用入力端子
３８と入力画素位置選択用入力端子３９が備わってお
り、内部には入力パターン用フリップフロップと入力パ
ターン設定用スイッチと入力画素位置選択用フリップフ
ロップと入力画素選択スイッチがある。転送用パラレル
／シリアル変換器３６からシーケンシャルに出力された
データは、拡大パターン登録用入力端子３８より予め登
録されたパターンに従い、入力画素位置選択用入力端子
３９から与えられた入力選択パルスで指定の画素位置に
データを格納する。従って実施形態１と同じ動作をする
場合は、転送用パラレル／シリアル変換器３６から出力
された３画素データが、拡大パターン発生用シリアル／
パラレル変換器４０に格納される際８画素に拡大され
る。

【００６２】この転送が完了すると、拡大パターン発生
用シリアル／パラレル変換器４０に格納されている画素
データは、また入力側メモリ４1〜４8に書き込まれ、プ
ロセッサエレメントで後演算処理される。拡大により生
成される補間画素の演算処理も、実施形態１と同様であ
る。

【００６３】なお実施形態３において、１Ｈ以内の時間
で拡大処理とその他の処理を行う時間を確保するには、
転送用パラレル／シリアル変換器３６から拡大パターン
発生用シリアル／パラレル変換器４０にデータをシーケ
ンシャルに転送するのに用いるクロックが、外部との入
出力に必要なクロックより早ければよい。

【００６４】また、実施形態３ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよく、転送用パラレル／シリ
アル変換器３６と拡大パターン発生用シリアル／パラレ
ル変換器４０は出力側メモリに接続しても良い。

【００６５】実施の形態４．本発明の第４の実施形態を
図６に基づき説明する。図６では簡単のためプロセッサ
エレメントの数が８個（従来例ではＭ個）の例を用い、
本発明の特徴的部分であるデータ転送機構とその動作に
ついて説明する。第４の実施形態は画像データが一旦プ
ロセッサエレメント内に取り込まれ、処理されている途
中で縮小処理を行い、その後他の処理を行うことができ
ることを目的としている。

【００６６】図６において、外部との画像データの入出
力を行う入力用シリアル／パラレル変換器３１及び出力
用パラレル／シリアル変換器３２の外部の外部との入出
力動作は、それぞれ単純なシフト動作のみで行なわれ
る。入力用シリアル／パラレル変換器３１にシーケンシ
ャルに格納された画像データは入力側メモリ４1〜４8に
パラレルに転送され、プロセッサエレメントで演算処理
される。またプロセッサエレメントで演算処理の終わっ
た出力側メモリ８1〜８8の画像データはパラレルに出力
用パラレル／シリアル変換器３２に転送される。第２の
データ転送フィールドである転送用シリアル／パラレル
変換器４６と第１のデータ転送フィールドである縮小パ
ターン発生用パラレル／シリアル変換器４３は、出力側
メモリ８1〜８8にそれぞれ対応する８つのシフトレジス
タ（図２の入出力部）から構成される。

【００６７】プロセッサエレメントで前演算処理され、
出力側メモリ８1〜８8に格納されたデータ（８個）は、
出力側メモリ８1〜８8からパラレルに読み出され、縮小
パターン発生用パラレル／シリアル変換器４３に並列に
取り込まれる。縮小パターン発生用パラレル／シリアル
変換器４３の構成及び、各画素のデータを間引いて出力
する動作は、先の実施形態２の画像データ出力機構およ
び出力動作と同じである。縮小パターン発生用パラレル
／シリアル変換器４３から出力される画素データは、転
送信号線４４を通して転送用シリアル／パラレル変換器
４６にシーケンシャルに格納される。

【００６８】すなわち、縮小パターン発生用パラレル／
シリアル変換器４３には、縮小パターン登録用入力端子
４１と出力画素位置選択用入力端子４２が備わってお
り、内部には出力パターン用フリップフロップと出力パ
ターン設定用スイッチと出力画素位置選択用フリップフ
ロップと出力画素選択スイッチがある。従って実施形態
２と同じ動作をする場合は、縮小パターン発生用パラレ
ル／シリアル変換器４３に格納されていた８画素データ
が、３画素に縮小されて転送用シリアル／パラレル変換
器４６にシーケンシャルに格納される。

【００６９】この転送が完了すると、転送用シリアル／
パラレル変換器４６に格納されている画素データは、再
度出力側メモリ８1〜８3に書き込まれ、プロセッサエレ
メントに並列に入力され、縮小のために行う後演算処理
をプロセッサエレメントで行なう。縮小のために行う後
演算処理も、実施形態２と同様である。

【００７０】なお実施形態４において、１Ｈ以内の時間
で縮小処理とその他の処理を行う時間を確保するには、
縮小パターン発生用パラレル／シリアル変換器４３から
転送用シリアル／パラレル変換器４６にデータを転送す
るのに用いるクロックが、外部との入出力に必要なクロ
ックより早ければよい。

【００７１】また、実施形態４ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよく、縮小パターン発生用パ
ラレル／シリアル変換器４３と転送用シリアル／パラレ
ル変換器４６は入力側メモリに接続しても良い。

【００７２】実施の形態５．本発明の第５の実施形態を
図７に基づき説明する。図７では簡単のためプロセッサ
エレメントの数が８個（従来例ではＭ個）の例を用い、
本発明の特徴的部分であるデータ転送機構とその動作に
ついて説明する。第５の実施形態は画像データが一旦プ
ロセッサエレメント内に取り込まれ、処理されている途
中で縮小処理あるいは拡大処理を行い、その後他の処理
を行うことができることを目的としている。

【００７３】図７において、外部との画像データの入出
力を行う入力用シリアル／パラレル変換器３１及び出力
用パラレル／シリアル変換器３２は、それぞれ入力時及
び出力時に単純なシフト動作のみを行う。すなわち隣接
する画素データをシーケンシャルに入出力する機能のみ
を有する。第１のデータ転送フィールドである縮小パタ
ーン発生用パラレル／シリアル変換器４３と第２のデー
タ転送フィールドである拡大パターン発生用シリアル／
パラレル変換器４０は、入力側メモリ４1〜４8にそれぞ
れ対応する８つのシフトレジスタ（図１および図２の入
出力部）から構成される。

【００７４】まず拡大動作について説明する。入力側メ
モリ４1〜４8からパラレルに読み出されたデータ（８
個）は、縮小パターン発生用パラレル／シリアル変換器
４３に取り込まれる。縮小パターン発生用パラレル／シ
リアル変換器４３に格納された画素データは転送信号線
３７を通して拡大パターン発生用シリアル／パラレル変
換器４０にシーケンシャルに転送される。この縮小パタ
ーン発生用シリアル／パラレル変換器４３からシーケン
シャルに画素データを読み出す際、縮小動作を行わせな
い設定をする。つまり出力パターン登録用入力端子４１
からすべての出力パターン用フリップフロップ５６1〜
５６8（図１）にHighを設定しておけばよい。そして、
拡大パターン発生用シリアル／パラレル変換器４０へ格
納する際、拡大パターン設定入力端子３８にて設定され
た拡大パターンに応じて拡大されて格納する。この動作
自体は第３の実施形態と同じである。

【００７５】次に縮小動作について説明する。入力側メ
モリ４1〜４8からパラレルに読み出されたデータ（８
個）は、縮小パターン発生用パラレル／シリアル変換器
４３に取り込まれる。縮小パターン発生用パラレル／シ
リアル変換器４３から、縮小パターン設定入力端子４１
にて設定された縮小パターンに応じて画素を間引いて出
力する。縮小パターン発生用パラレル／シリアル変換器
４３から出力される画素データは、転送信号線４７を通
して拡大パターン発生用シリアル／パラレル変換器４０
にシーケンシャルに格納される。この拡大パターン発生
用シリアル／パラレル変換器４０へシーケンシャルに格
納するは拡大動作を行わせない設定をする。つまり拡大
パターン登録用入力端子３８からすべての入力パターン
用フリップフロップ５１1〜５１7にHighを設定しておけ
ばよい。この動作自体は第４の実施形態と同じである。

【００７６】なお実施形態５において、１Ｈ以内の時間
で縮小処理とその他の処理を行う時間を確保するには、
縮小パターン発生用パラレル／シリアル変換器４３から
拡大パターン発生用シリアル／パラレル変換器４０にデ
ータを転送するのに用いるクロックが、外部との入出力
に必要なクロックより早ければよい。

【００７７】また、実施形態５ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよく、縮小パターン発生用パ
ラレル／シリアル変換器４３と拡大パターン発生用シリ
アル／パラレル変換器４０は出力側メモリに接続しても
良い。

【００７８】実施の形態６．本発明の第６の実施形態を
図８に基づき説明する。図８では簡単のためプロセッサ
エレメントの数が８個（従来例ではＭ個）の例を用い、
本発明の特徴的部分であるデータ転送機構とその動作に
ついて説明する。第６の実施形態は画像データが一旦プ
ロセッサエレメント内に取り込まれ、処理されている途
中で拡大処理を行う際、拡大のためのデータ転送時間の
短縮を図り、その後他の処理を行うことができることを
目的としている。

【００７９】図８において、外部との画像データの入出
力を行う入力用シリアル／パラレル変換器３１及び出力
用パラレル／シリアル変換器３２は、それぞれ入力時及
び出力時に単純なシフト動作のみを行う。すなわち隣接
する画素データをシーケンシャルに入出力する機能のみ
を有する。転送用パラレル／シリアル変換器３６ａと拡
大パターン発生用シリアル／パラレル変換器４０ａは、
入力側メモリ４1〜４4にそれぞれ対応する４つのシフト
レジスタ（図１の入出力部相当）から、また転送用パラ
レル／シリアル変換器３６ｂと拡大パターン発生用シリ
アル／パラレル変換器４０ｂは、入力側メモリ４4〜４8
にそれぞれ対応する４つのシフトレジスタ（図１の入出
力部相当）から構成される。

【００８０】入力側メモリ４1〜４4からパラレルに読み
出されたデータ（４個）は、転送用パラレル／シリアル
変換器３６ａに取り込まれ、出力画素位置選択用入力端
子３５ａから入力される出力選択パルスによって転送信
号線３７ａを通してシーケンシャルに読み出され、拡大
パターン発生用シリアル／パラレル変換器４０ａに転送
される。またこれと対称形で入力側メモリ４5〜４8から
パラレルに読み出されたデータ（４個）は、転送用パラ
レル／シリアル変換器３６ｂに取り込まれ、出力画素位
置選択用入力端子３５ｂから入力される出力選択パルス
によって転送信号線３７ｂを通してシーケンシャルに読
み出され、拡大パターン発生用シリアル／パラレル変換
器４０ｂに転送される。この拡大パターン発生用シリア
ル／パラレル変換器４０ａ、４０ｂの構成及び、転送さ
れる各画素のデータが拡大パターン発生用シリアル／パ
ラレル変換器４０ａ、４０ｂに格納される動作は、先の
実施形態３および実施形態５の拡大動作と同じである。
本実施形態６の特徴的なことは、それぞれの転送フィー
ルド（転送用パラレル／シリアル変換器３６ａと３６ｂ
および拡大パターン発生用シリアル／パラレル変換器４
０ａと４０ｂ）が対称形であり、かつデータ転送方向も
対称になることである。

【００８１】実施形態６において拡大処理を行うには、
入力用シリアル／パラレル変換器３１に画像データを入
力する際、１Ｈ分の画像データをセンタリングして格納
する。そしてこの配置状態で各プロセッサエレメントに
て処理を行う。拡大処理を行う際には、左右対称な転送
フィールドを用いる。ここで、左側のデータ転送フィー
ルドは、右端のデータを基準に左向きにデータ転送を行
いながら拡大処理を行い、同時に右側のデータ転送フィ
ールドは、左端のデータを基準に右向きにデータ転送を
行いながら拡大処理を行う。これによりデータ転送に要
する時間が、実施形態３あるいは５に対し１／２の時間
ですむ。つまり１Ｈ中の時間内においてデータ転送に費
やされる時間を少なくすることができるため、他の処理
に割り当てられる時間が増える。また、画像データをセ
ンタリングして拡大する場合には、１ラインの中心を基
準にして左右対象に拡大処理が行えるため、拡大後のセ
ンタリング処理が不要になる。さらには拡大後の画像が
記録あるいは表示領域を超えるような場合においてセン
タリング機能が要求される場合には、左右の周辺画素を
均等に削除することが可能となる。

【００８２】この転送が完了すると、拡大パターン発生
用シリアル／パラレル変換器４０に格納されている画素
データは、再度入力側メモリ４1〜４8に書き込まれる。
拡大により生成される補間画素の演算処理は、実施形態
１と同様である。

【００８３】もちろん、原画像の１Ｈ分のサイズが２の
倍数でない場合でも、左右いずれかのフィールドに１画
素分のダミー画素をつけて処理すればよい。

【００８４】また、実施形態６ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよく、転送用パラレル／シリ
アル変換器３６ａ、３６ｂと拡大パターン発生用シリア
ル／パラレル変換器４０ａ、４０ｂは出力側メモリに接
続しても良い。

【００８５】なお、実施形態６では、センタリングに容
易に対応できるように、それぞれの転送フィールド（転
送用パラレル／シリアル変換器３６ａと３６ｂおよび拡
大パターン発生用シリアル／パラレル変換器４０ａと４
０ｂ）が対称形となる例を示したが、左右のいずれかを
基準として拡大処理を行う場合には、それぞれの転送フ
ィールドは同じ形をとればよい。データ入力はセンタリ
ングせずに行い、それぞれの転送フィールドは同じ方向
でデータ転送を行う。この場合でも、データ転送に要す
る時間は実施形態３あるいは５に対し１／２の時間です
む効果は同じである。

【００８６】実施の形態７．本発明の第７の実施形態を
図９に基づき説明する。図９では簡単のためプロセッサ
エレメントの数が８個（従来例ではＭ個）の例を用い、
本発明の特徴的部分であるデータ転送機構とその動作に
ついて説明する。第７の実施形態は画像データが一旦プ
ロセッサエレメント内に取り込まれ、処理されている途
中で縮小処理を行う際、縮小のためのデータ転送時間の
短縮を図り、その後他の処理を行うことができることを
目的としている。

【００８７】図９において、外部との画像データの入出
力を行う入力用シリアル／パラレル変換器３１及び出力
用パラレル／シリアル変換器３２は、それぞれ入力時及
び出力時に単純なシフト動作のみを行う。すなわち隣接
する画素データをシーケンシャルに入出力する機能のみ
を有する。転送用シリアル／パラレル変換器４６ａと縮
小パターン発生用パラレル／シリアル変換器４３ａは、
出力側メモリ８1〜８4にそれぞれ対応する４つのシフト
レジスタ（図１の入出力部相当）から、また転送用シリ
アル／パラレル変換器４６ｂと縮小パターン発生用パラ
レル／シリアル変換器４３ｂは、入力側メモリ８4〜８8
にそれぞれ対応する４つのシフトレジスタ（図１の入出
力部相当）から構成される。

【００８８】出力側メモリ８1〜８4からパラレルに読み
出されたデータ（４個）は、縮小パターン発生用パラレ
ル／シリアル変換器４３ａに取り込まれる。縮小パター
ン発生用パラレル／シリアル変換器４３ａから間引かれ
て出力される画素データは、転送信号線４４ａを通して
転送用シリアル／パラレル変換器４６ａにシーケンシャ
ルに格納される。またこれと対称形で入力側メモリ８5
〜８8からパラレルに読み出されたデータ（４個）は、
縮小パターン発生用パラレル／シリアル変換器４３ｂに
取り込まれる。縮小パターン発生用パラレル／シリアル
変換器４３ｂから間引かれて出力される画素データは、
転送信号線４４ｂを通して転送用シリアル／パラレル変
換器４６ｂにシーケンシャルに格納される。この縮小パ
ターン発生用パラレル／シリアル変換器４３ａ、４３ｂ
の構成及び、転送される各画素のデータが転送用シリア
ル／パラレル変換器４６ａ、４６ｂに格納される動作
は、先の実施形態４および実施形態５の縮小動作と同じ
である。本実施形態７の特徴的なことは、それぞれの転
送フィールド（転送用シリアル／パラレル変換器４６ａ
と４６ｂおよび縮小パターン発生用パラレル／シリアル
変換器４３ａと４３ｂ）が対称形であり、かつデータ転
送方向も対称になることである。

【００８９】実施形態７において縮小処理を行うには、
入力用シリアル／パラレル変換器３１に画像データを入
力する際、１Ｈ分の画像データをセンタリングして格納
する。そしてこの配置状態で各プロセッサエレメントに
て処理を行う。縮小処理を行う際には、左右対称な転送
フィールドを用いる。ここで、左側のデータ転送フィー
ルドは、例えば右端のデータを基準に左向きにデータ転
送を行いながら縮小処理を行い、同時に右側のデータ転
送フィールドは、左端のデータを基準に右向きにデータ
転送を行いながら縮小処理を行う。この場合は縮小され
た画像もセンタリングされた形で生成できる。これによ
りデータ転送に要する時間が、実施形態４あるいは５に
対し１／２の時間ですむ。つまり１Ｈ中の時間内におい
てデータ転送に費やされる時間を少なくすることができ
るため、他の処理に割り当てられる時間が増える。

【００９０】この転送が完了すると、転送用シリアル／
パラレル変換器４６ａ、４６ｂに格納されている画素デ
ータは、再度入力側メモリ８1〜８8に書き込まれる。

【００９１】もちろん、原画像の１Ｈ分のサイズが２の
倍数でない場合でも、左右いずれかのフィールドに１画
素分のダミー画素をつけて処理すればよい。

【００９２】また、実施形態７ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよく、転送用シリアル／パラ
レル変換器４６ａ、４６ｂと縮小パターン発生用パラレ
ル／シリアル変換器４３ａ、４３ｂは入力側メモリに接
続しても良い。

【００９３】なお、実施形態７では、センタリングに容
易に対応できるように、それぞれの転送フィールド（転
送用シリアル／パラレル変換器４６ａと４６ｂおよび縮
小パターン発生用パラレル／シリアル変換器４３ａと４
３ｂ）が対称形となる例を示したが、左右のいずれかを
基準として縮小処理を行う場合には、それぞれの転送フ
ィールドは同じ形をとればよい。データ入力はセンタリ
ングせずに行い、それぞれの転送フィールドは同じ方向
でデータ転送を行う。この場合でも、データ転送に要す
る時間は実施形態４あるいは５に対し１／２の時間です
む効果は同じである。

【００９４】実施の形態８．本発明の第８の実施形態を
図１０に基づき説明する。図１０では簡単のためプロセ
ッサエレメントの数を８個（従来例ではＭ個）とし、入
力画像を８／３倍に拡大する例を用い、本発明の特徴的
部分であるデータ入力機構とその動作についてのみ説明
する。尚、図中各フリップフロップに入力されるクロッ
ク信号は省略している。

【００９５】拡大パターン登録用入力端子５０は、画像
データを入力する前に予め入力した画像データの各画素
データをどのプロセッサエレメントに接続される入力画
素データ格納用フリップフロップ６０1〜６０8（以下入
力データ用フリップフロップ）に格納するかを決める信
号用端子である。この入力信号は拡大パターン登録用シ
フトレジスタを構成するフリップフロップ５１1〜５１7
（以下入力パターン用フリップフロップ）にシーケンシ
ャルに設定される。必要なフリップフロップ数の設定が
終わると、設定モードを終了しこのパターンは次にパタ
ーン変更がないかぎり保持される。本実施形態では８／
３倍パターンの一例が設定されている。

【００９６】入力パターン用フリップフロップ５１1〜
５１7に保持された信号は、入力データ用フリップフロ
ップ６０1〜６０8に格納するデータの転送パターンを決
定する入力パターン設定用スイッチ５４1〜５４8の向き
を指定する。例えば、図１０では前段のフリップフロッ
プの出力値を受ける場合にはHigh（網掛けあり）を、前
段より前のフリップフロップの出力値を受ける場合には
Low（網掛けなし）を保持しておく。

【００９７】次に画像データの入力動作について説明す
る。画像データの入力時は、１水平期間（１Ｈ）分の中
で格納すべき最初のデータから順次クロックに同期して
入力端子１から入力する。入力データは、先に設定され
ている入力パターン用フリップフロップ５１1〜５１7に
よって接続の向きが設定されている入力パターン設定用
スイッチ５４1〜５４8のパスに従ってクロックに同期し
て伝搬し、入力データ用フリップフロップ６０1〜６０8
に格納されていく。このようにして入力された画像デー
タの配置は、先の実施形態１とは反対の順番になる以外
は実施形態１とすべて同じである。すなわち１ライン分
の画像データが入力データ用フリップフロップ６０1〜
６０8に格納されたあとは、入力側メモリにパラレルに
転送され処理を行う。

【００９８】本発明の実施形態８の特徴的なことは、画
像データを入力する機構として、先の実施形態１におけ
る入力画素位置選択用フリップフロップ５３1〜５３8
が、入力データを格納するフリップフロップとして使用
していることである。これによりフリップフロップの数
が削減できる。

【００９９】なお、実施形態８ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよい。

【０１００】実施の形態９．本発明の第９の実施形態を
図１１に基づき説明する。図１１では簡単のためプロセ
ッサエレメントの数を８個（従来例ではＭ個）とし、入
力画像を３／８倍に縮小する例を用い、本発明の特徴的
部分であるデータ出力機構とその動作についてのみ説明
する。尚、図中各フリップフロップに入力されるクロッ
ク信号は省略している。

【０１０１】縮小パターン登録用入力端子５５は、画像
データを出力する前に予め出力すべき画像データの各画
素データをどのプロセッサエレメントに接続された出力
画素データ格納用フリップフロップ６１1〜６１8（以下
出力データ用フリップフロップ）から読み出すかを決め
る信号用端子である。この入力信号は縮小パターン登録
用シフトレジスタを構成するフリップフロップ５６1〜
５６8（以下入力パターン用フリップフロップ）にシー
ケンシャルに設定される。必要なフリップフロップ数の
設定が終わると、設定モードを終了しこのパターンは次
にパターン変更がないかぎり保持される。本実施形態で
は３／８倍パターンの一例が設定されている。

【０１０２】出力パターン用フリップフロップ５６1〜
５６8に保持された信号は、出力データ用フリップフロ
ップ６１1〜６１8から読み出すデータの転送パターンを
決定する出力パターン設定用スイッチ５９1〜５９8の向
きを指定する。例えば、図１１では前段のフリップフロ
ップの出力値を受ける場合にはHigh（網掛けあり）を、
前段より前のフリップフロップの出力値を受ける場合に
はLow（網掛けなし）を保持しておく。

【０１０３】次に画像データの出力動作について説明す
る。画像データの出力は、１水平期間（１Ｈ）分の中で
読み出すべき最初のデータから順次クロックに同期して
出力端子１１から入力される。出力データは、先に設定
されている出力パターン用フリップフロップ５６1〜５
６8によって接続の向きが設定されている入力パターン
設定用スイッチ５９1〜５９8のパスに従ってクロックに
同期して伝搬し、出力データ用フリップフロップ６１1
〜６１8に格納されていく。このようにして出力される
画像データの配置は、先の実施形態２とは反対の順番に
なる以外は実施形態２とすべて同じである。

【０１０４】本発明の実施形態９の特徴的なことは、画
像データを出力する機構として、先の実施形態２におけ
る出力画素位置選択用フリップフロップ５８1〜５８8
が、出力データを読み出すフリップフロップとして使用
していることである。これによりフリップフロップの数
が削減できる。

【０１０５】なお、実施形態９ではプロセッサエレメン
トの数が８の例で動作の説明を行ったが、プロセッサエ
レメントの数は８以外でもよい。

【０１０６】

【発明の効果】請求項１の発明によれば、SIMD方式のプ
ロセッサでは処理が複雑になるものに対し、入力時に上
記プロセッサの処理に対応した画素間隔を設定すること
ができるため、水平方向の画素移動が容易に実現可能と
なり、特に水平方向の任意の割合での拡大（画素間隔を
広げる）処理に対し有効である。

【０１０７】請求項２の発明によれば、SIMD方式のプロ
セッサでは処理が複雑になるものに対し、入力時に上記
プロセッサの処理に対応した画素間隔で画素データを格
納することができるため、水平方向の画素移動が容易に
実現可能となり、また、入力後の画素データの移動処理
が不要となる。さらには補間生成すべき画素位置には生
成のために参照すべき画素の一つが格納されるため、参
照のためのアクセスが少なくてすむ。特に水平方向の任
意の割合での拡大（画素間隔を広げる）処理に対し有効
である。

【０１０８】請求項３の発明によれば、SIMD方式のプロ
セッサでは処理が複雑になるものに対し、出力時に上記
プロセッサの処理に対応した画素間隔を設定することが
できるため、水平方向の画素移動が容易に実現可能とな
り、特に水平方向の任意の割合での縮小（画素間隔を狭
める）処理に対し有効である。

【０１０９】請求項４の発明によれば、SIMD方式のプロ
セッサでは処理が複雑になるものに対し、パラレル／シ
リアル変換器の簡単な構成で、出力時に上記プロセッサ
の処理に対応した画素間隔で画素データを出力すること
ができるため、水平方向の画素移動が容易に実現可能と
なる。特に水平方向の任意の割合での縮小（画素間隔を
狭める）処理に対し有効である。

【０１１０】請求項５の発明によれば、SIMD方式のプロ
セッサでは処理が複雑になるものに対し、入力時及び出
力時で上記プロセッサの処理に対応した画素間隔を設定
することができるため、水平方向の画素移動が容易に実
現可能となる。水平方向の任意の割合での拡大（画素間
隔を広げる）処理に対する入力時での任意の画素間隔の
設定と、水平方向の任意の割合での縮小（画素間隔を狭
める）処理に対する出力時での任意の画素間隔を設定で
きるので、これらの処理に、特に有効である。

【０１１１】請求項６の発明によれば、水平方向の画素
間隔が変更できるように、画像データの処理の途中で１
ラインのデータを内部で水平方向に転送し、その際に格
納すべき画素位置を指定できる機構を備えていることに
より、処理の途中で拡大または縮小処理を行うことがで
きるようになる。これにより処理シーケンスの制約がな
くなり、また画素データの移動処理が容易に行える。さ
らに、画素データの移動に要する時間が少なくてすむ。

【０１１２】請求項７の発明によれば、水平方向の画素
間隔がプロセッサエレメントの後演算処理内容に応じた
指定の並びに変えられるように、画像データの処理の途
中で１ラインのデータを内部で水平方向に転送し、格納
できる機構を備えていることにより、処理の途中で所定
の処理を行うことができるようになる。これにより処理
シーケンスの制約がなくなり、また画素データの移動処
理が容易に行える。さらには補間生成すべき画素位置に
は生成のために参照すべき画素の一つが格納されるた
め、参照のためのアクセスが少なくてすむ。さらに、画
素データの移動に要する時間が少なくてすむ。特に、処
理の途中で拡大処理を行う際に画素間隔を広げて格納す
ることができ、有効である。

【０１１３】請求項８の発明によれば、水平方向の画素
間隔がプロセッサエレメントの後演算処理内容に応じた
指定の並びに変えられるように、画像データの処理の途
中で１ラインのデータを内部で水平方向に転送し、その
際に読み出すべき画素位置を指定できる機構を備えてい
ることにより、処理の途中で所定の処理を行うことがで
きるようになる。これにより処理シーケンスの制約がな
くなり、また画素データの移動処理が容易に行える。
特に、処理の途中で 縮小処理を行う際に有効であ
る。

【０１１４】請求項９の発明によれば、プロセッサの処
理に対応して、水平方向の画素間隔を広げる、または狭
めるの両方ができるように、画像データの処理の途中で
１ラインのデータを内部で水平方向に転送し、その際に
読み出すべき画素位置あるいは格納すべき画素位置を指
定できる機構を備えていることにより、処理の途中で拡
大処理あるいは縮小処理を行うことができるようにな
る。これにより処理シーケンスの制約がなくなり、また
画素データの移動処理が容易に行える。さらには拡大時
には、補間生成すべき画素位置には生成のために参照す
べき画素の一つが格納されるため、参照のためのアクセ
スが少なくてすむ。さらに、画素データの移動に要する
時間が少なくてすむ。

【０１１５】請求項１０の発明によれば、拡大の基準点
をラインの中心においた処理も行える。これにより、例
えば画像の中心を残して、周辺（左右）の画像を切り捨
てるようなセンタリング機能付の拡大処理が可能にな
る。つまり拡大後の画像が記録あるいは表示領域を超え
るような場合において、画像をセンタリングして記録あ
るいは表示する必要がある場合には、周辺の画像を均等
に切り捨てることができる。また縮小の基準点をライン
の中心においた処理も行える。これにより、例えば縮小
した画像を記録あるいは表示する必要がある場合には、
記録あるいは表示された画面をセンタリング機能付で縮
小処理が容易に行えることになる。そして、拡大縮小等
の処理を行う際に、１ライン分のデータ転送を少なくと
も分割数分の１の時間以内で行える効果がある。

【０１１６】請求項１１の発明によれば、シリアル／パ
ラレル変換器のプロセッサの処理に対応した指定の並び
で入力する処理を行うために必要なフリップフロップの
数が少なくてすむ。

【０１１７】請求項１２の発明によれば、パラレル／シ
リアル変換器のプロセッサの処理に対応した指定の並び
で出力する処理を行うために必要なフリップフロップの
数が少なくてすむ。

【図面の簡単な説明】

【図１】 入力時に任意の間隔で画像データを取り込め
る画像処理プロセッサの構成図である。

【図２】 出力時に任意の間隔で画像データを間引ける
画像処理プロセッサの構成図である。

【図３】 画素間隔を広げながらの入力動作を説明する
ための図である。

【図４】 画素を間引きながらの出力動作を説明するた
めの図である。

【図５】 各プロセッサエレメントに取り込んだ画像デ
ータに対し任意に画素間隔を広げられるデータ転送フィ
ールドを持った画像処理プロセッサの構成図である。

【図６】 各プロセッサエレメントに取り込んだ画像デ
ータに対し任意に画素を間引けるデータ転送フィールド
を持った画像処理プロセッサの構成図である。

【図７】 各プロセッサエレメントに取り込んだ画像デ
ータに対し任意に画素間隔を広げたり画素を間引けるデ
ータ転送フィールドを持った画像処理プロセッサの構成
図である。

【図８】 各プロセッサエレメントに取り込んだ画像デ
ータに対し任意に画素間隔を広げられるデータ転送フィ
ールドを複数持った画像処理プロセッサの構成図であ
る。

【図９】 各プロセッサエレメントに取り込んだ画像デ
ータに対し任意に画素を間引けるデータ転送フィールド
を複数持った画像処理プロセッサの構成図である。

【図１０】 各プロセッサエレメントに取り込んだ画像
データに対し任意に画素間隔を広げられるデータ転送フ
ィールドがシフトレジスタで構成される画像処理プロセ
ッサの構成図である。

【図１１】 各プロセッサエレメントに取り込んだ画像
データに対し任意に画素を間引けるデータ転送フィール
ドがシフトレジスタで構成される画像処理プロセッサの
構成図である。

【図１２】 従来の並列プロセッサの構成図である。

【図１３】 別な従来の並列プロセッサの構成図であ
る。

【符号の説明】

１：入力端子 ２1〜２M：入
力画素選択スイッチ ３1〜３M：入力用レジスタ ４1〜４M：入
力側メモリ ５、７：セレクタ（SEL） ６1〜６M：演
算回路 ８1〜６M：出力側メモリ ９：出力
用レジスタ １０1〜１０M：出力画素選択スイッチ １１：出力
端子 １２：アドレスデコーダ １３：演算
制御回路 １４、１６、２１、２３、２６、２８：スイッチオン信
号入力端子 １５1〜１５M、１７1〜１７M、２２1〜２２M/2、２４1
〜２４７M/2、２７1〜２７M/2、２９1〜２９M/2：フリ
ップフロップ ２５1〜２５M、３０1〜３０M：セレクタ ３１：入力用シリアル／パラレル変換器 ３２：出力用パラレル／シリアル変換器 ３３：入力側転送用シフトレジスタ ３４：出力側転送用シフトレジスタ ３５、３５ａ、３５ｂ：出力画素位置選択用入力端子 ３６、３６ａ、３６ｂ：転送用パラレル／シリアル変換
器 ３７、３７ａ、３７ｂ：転送信号線 ３８、３８ａ、３８ｂ：拡大パターン登録用入力端子 ３９、３９ａ、３９ｂ：入力画素位置選択用入力端子 ４０、４０ａ、４０ｂ：拡大パターン発生用シリアル／
パラレル変換器 ４１、４１ａ、４１ｂ：縮小パターン登録用入力端子 ４２、４２ａ、４２ｂ：出力画素位置選択用入力端子 ４３、４３ａ、４３ｂ：縮小パターン発生用パラレル／
シリアル変換器 ４４、４４ａ、４４ｂ：転送用信号線 ４５、４５ａ、４５ｂ：入力画素位置選択用入力端子 ４６、４６ａ、４６ｂ：転送用シリアル／パラレル変換
器 ５０：拡大パターン登録用入力端子 ５１1〜５１7：入力パターン用フリップフロップ ５２：入力画素位置選択用入力端子 ５３1〜５３8：入力画素位置選択用フリップフロップ ５４1〜５４8：入力パターン設定用スイッチ ５５：縮小パターン登録用入力端子 ５６1〜５６8：出力パターン用フリップフロップ ５７：出力画素位置選択用入力端子 ５８1〜５８8：出力画素位置選択用フリップフロップ ５９1〜５９8：出力パターン設定用スイッチ ６０1〜６０8：入力データ用フリップフロップ ６１1〜６１8：出力データ用フリップフロップ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 入力端子からシリアルに入力されてくる
   複数のデータをシリアル／パラレル変換器に入力し、上
   記シリアル／パラレル変換器の出力を複数のプロセッサ
   エレメントに並列に供給し、これらのデータを上記プロ
   セッサエレメントにて演算処理し、上記プロセッサエレ
   メントから並列に出力される演算処理された複数のデー
   タをパラレル／シリアル変換器に並列に入力し、上記パ
   ラレル／シリアル変換器の出力を出力端子から出力する
   並列プロセッサにおいて、上記入力端子から入力される
   データを、上記プロセッサエレメントの演算処理内容に
   応じた指定の並びで上記シリアル／パラレル変換器への
   入力を指示する入力位置設定手段を設けたことを特徴と
   する画像処理プロセッサ。
2. 【請求項２】 上記シリアル／パラレル変換器は、上記
   入力端子より入力されてくるデータを上記プロセッサエ
   レメントに供給するための記憶手段と、上記入力位置設
   定手段の出力により上記入力されたデータをこの記憶手
   段のどの位置に格納するかを選択する記憶位置選択手段
   とを備えたことを特徴とする請求項１記載の画像処理プ
   ロセッサ。
3. 【請求項３】 入力端子からシリアルに入力されてくる
   複数のデータをシリアル／パラレル変換器に入力し、上
   記シリアル／パラレル変換器の出力を複数のプロセッサ
   エレメントに並列に供給し、これらのデータを上記プロ
   セッサエレメントにて演算処理し、上記プロセッサエレ
   メントから並列に出力される演算処理された複数のデー
   タをパラレル／シリアル変換器に並列に入力し、上記パ
   ラレル／シリアル変換器の出力を出力端子から出力する
   並列プロセッサにおいて、上記パラレル／シリアル変換
   器から上記出力端子に出力されるデータを、上記プロセ
   ッサエレメントの演算処理内容に応じた指定の並びで出
   力される出力位置設定手段を設けたことを特徴とする画
   像処理プロセッサ。
4. 【請求項４】 上記パラレル／シリアル変換器は、上記
   複数のプロセッサエレメントから出力された複数のデー
   タを格納する記憶手段と、上記出力位置設定手段の出力
   によりこの記憶手段に格納されたデータの中でどのデー
   タを読み出すかを選択する読み出し位置選択手段とを備
   えたことを特徴とする請求項３記載の画像処理プロセッ
   サ。
5. 【請求項５】 入力端子からシリアルに入力されてくる
   複数のデータをシリアル／パラレル変換器に入力し、上
   記シリアル／パラレル変換器の出力を複数のプロセッサ
   エレメントに並列に供給し、これらのデータを上記プロ
   セッサエレメントにて演算処理し、上記プロセッサエレ
   メントから並列に出力される演算処理された複数のデー
   タをパラレル／シリアル変換器に並列に入力し、上記パ
   ラレル／シリアル変換器の出力を出力端子から出力する
   並列プロセッサにおいて、上記入力端子から入力される
   データを、上記プロセッサエレメントの演算処理内容に
   応じた指定の並びで上記シリアル／パラレル変換器への
   入力を指示する入力位置設定手段と、上記プロセッサエ
   レメントが上記演算処理とは異なる演算処理をする場合
   に上記パラレル／シリアル変換器から上記出力端子に出
   力されるデータを、上記プロセッサエレメントの異なる
   演算処理内容に応じた指定の並びで出力される出力位置
   設定手段とを設けたことを特徴とする画像処理プロセッ
   サ。
6. 【請求項６】 入力端子からシリアルに入力されてくる
   複数のデータをシリアル／パラレル変換器に入力し、上
   記シリアル／パラレル変換器の出力を複数のプロセッサ
   エレメントに並列に供給し、これらのデータを上記プロ
   セッサエレメントにて演算処理し、上記プロセッサエレ
   メントから並列に出力される演算処理された複数のデー
   タをパラレル／シリアル変換器に並列に入力し、上記パ
   ラレル／シリアル変換器の出力を出力端子から出力する
   並列プロセッサにおいて、上記プロセッサエレメントで
   前演算処理された出力をパラレル／シリアル変換して格
   納し、格納データをシリアルに出力する第１のデータ転
   送フィールドと、この第１のデータ転送フィールドから
   出力されたシリアルデータをシリアル／パラレル変換し
   て格納し、このパラレルデータを上記複数のプロセッサ
   エレメントに並列に入力する第２のデータ転送フィール
   ドとを備え、上記第１のデータ転送フィールドまたは第
   ２のデータ転送フィールドは上記プロセッサエレメント
   の後演算処理内容に応じた指定の並びでデータを格納す
   る構成にされたことを特徴とする画像処理プロセッサ。
7. 【請求項７】上記複数のプロセッサエレメントにそれぞ
   れ対応し上記シリアル／パラレル変換器の出力を上記複
   数のプロセッサエレメントに供給すると共に、上記複数
   のプロセッサエレメントが前演算処理された出力を記憶
   する複数の入力側メモリを備え、上記第１のデータ転送
   フィールドはこの入力側メモリからのデータを入力して
   パラレル／シリアル変換し、格納するパラレル／シリア
   ル変換器を有すると共に、入力位置選択用信号を入力
   し、上記第２のデータ転送フィールドは上記第１のデー
   タ転送フィールドからシリアルに入力されてくる複数の
   データをシリアル／パラレルに変換するシリアル／パラ
   レル変換器を有し、上記入力位置選択用信号により、上
   記プロセッサエレメントの後演算処理内容に応じた指定
   の並びで上記入力側メモリに出力可能にシリアル／パラ
   レル器に格納する構成にされたこと特徴とする請求項６
   に記載の画像処理プロセッサ。
8. 【請求項８】 上記複数のプロセッサエレメントにそれ
   ぞれ対応し、上記プロセッサエレメントから並列に出力
   される後演算処理された複数のデータを上記パラレル／
   シリアル変換器に出力すると共に、上記複数のプロセッ
   サエレメントが前演算処理された出力を記憶する複数の
   出力側メモリを備え、上記第１のデータ転送フィールド
   はこの出力側メモリからのデータを入力しパラレル／シ
   リアル変換し、上記プロセッサエレメントの後演算処理
   内容に応じた指定の並びで格納するパラレル／シリアル
   変換器を有し、上記第２のデータ転送フィールドは上記
   第１のデータ転送フィールドからシリアルに入力されて
   くる複数のデータをシリアル／パラレルに変換して、格
   納するシリアル／パラレル変換器を有し、上記出力側メ
   モリに並列に出力する構成にされたこと特徴とする請求
   項６に記載の画像処理プロセッサ。
9. 【請求項９】 入力端子からシリアルに入力されてくる
   複数のデータをシリアル／パラレル変換器に入力し、上
   記シリアル／パラレル変換器の出力を複数のプロセッサ
   エレメントに並列に供給し、これらのデータを上記プロ
   セッサエレメントにて演算処理し、上記プロセッサエレ
   メントから並列に出力される演算処理された複数のデー
   タをパラレル／シリアル変換器に並列に入力し、上記パ
   ラレル／シリアル変換器の出力を出力端子から出力する
   並列プロセッサにおいて、上記プロセッサエレメントの
   出力をパラレル／シリアル変換して格納するパラレル／
   シリアル変換器を有すると共に、出力位置選択用信号を
   入力可能とし、上記プロセッサエレメントから出力した
   パラレルデータを出力位置選択用信号の指定の並びでシ
   リアルに出力する第１のデータ転送フィールドと、上記
   第１のデータ転送フィールドから出力されたシリアルデ
   ータをシリアル／パラレル変換して、格納するシリアル
   ／パラレル変換器を有すると共に、入力位置選択用信号
   を入力可能とし、上記第１のデータ転送フィールドから
   出力したシリアルデータを入力位置選択用信号の指定の
   並びで、上記複数のプロセッサエレメントに並列に入力
   できる第２のデータ転送フィールドとを備えたことを特
   徴とする画像処理プロセッサ。
10. 【請求項１０】 上記第１及び第２のデータ転送フィー
    ルドが、それぞれ複数に分割され、分割された複数の第
    １及び第２のデータ転送フィールドはそれぞれ平行して
    動作することを特徴とする請求項６乃至請求項９の何れ
    かに記載の画像処理プロセッサ。
11. 【請求項１１】 上記シリアル／パラレル変換器がシフ
    トレジスタで構成されていることを特徴とする請求項１
    乃至請求項１０に記載の画像処理プロセッサ。
12. 【請求項１２】 上記パラレル／シリアル変換器がシフ
    トレジスタで構成されていることを特徴とする請求項１
    乃至請求項１０に記載の画像処理プロセッサ。