JP3247441B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像、文字などを縮小
処理する機能を有する画像処理装置に関する。

【０００２】

【従来の技術】従来、画像縮小処理は、ＣＰＵにおける
ソフトウェアによる演算処理によって行われていたが、
高速処理が必要とされる場合は縮小演算処理を専用シー
ケンサによって行った。例えば、この一例として特開昭
５８ー５３７８１号公報で示される技術があった。

【０００３】

【発明が解決しようとする課題】上記したように、ＣＰ
Ｕにおけるソフトウェアによる演算処理によって画像縮
小処理を行う技術では、ソフトウェアによって任意の縮
小倍率に対応できるが、反面、膨大な処理時間を要し
た。又、特開昭５８ー５３７８１号公報で示されるよう
な専用シーケンサを用いた技術によれば、高速に処理す
ることができるが、任意の大きさの画像の縮小を行うた
めには画像データの水平方向の長さ分のラインバッファ
を必要としたので、ハードウェア規模が非常に大きくな
るという問題があった。そこで、本発明は、上記欠点を
除去し、任意の倍率で画像を高速に縮小可能で、しかも
非常にハードウェアの小規模な画像処理装置を提供する
ことを目的とする。

【０００４】

【課題を解決するための手段】本発明は上記課題を解決
するために、画像データに対して、所定単位の処理を複
数回繰り返し前記画像の縮小又は拡大の処理を施すもの
であって、前記画像処理の対象となる画像データを記憶
するメモリ手段と、このメモリ手段に記憶されていたデ
ータを、前記所定単位に必要なデータを一時記憶する一
時記憶手段と、この一時記憶手段に記憶されたデータに
対して前記所定単位の処理を施す処理手段と、この処理
手段により処理されたデータを記憶する手段とからなる
画像処理装置において、前記所定単位の処理に必要な動
作であって、前記メモリに対する読出し又は書込みの指
示データを記憶する第１のレジスタ手段と、このレジス
タ手段により記憶されたデータを所定の順序で繰り返す
か否かのデータを記憶する第２のレジスタ手段と、前記
第１及び第２のレジスタ手段に記憶されたデータに基づ
き、前記メモリに対する制御信号を生成することによっ
て、前記画像処理を実行することを特徴とする。

【０００５】

【作用】本発明によれば、第１のレジスタ手段に前記所
定単位の処理に必要な動作であって、前記メモリに対す
る読出し又は書込みの指示データが記憶されている。こ
のデータは、所定の処理の順番に対応して、単位動作を
記述しており、例えば、２ライン分の画像データに対し
て所定の補間処理がなされる。この処理後のデータを、
メモリに記憶する。この動作を、第２のレジスタの記憶
内容に従って、繰り返す。これによって、任意の倍率で
高速な画像縮小処理が小規模なハードウェア構成で可能
になる。

【０００６】

【実施例】次に、本発明の一実施例について図面に従っ
て詳細に説明する。本実施例での画像処理装置は、文字
フォントとしてメモリに記憶されている文字に対応する
画像データに対する縮小処理を行う文字縮小装置を例と
して説明する。

【０００７】装置構成の具体的説明に先立ち、文字デー
タの垂直方向の縮小は基本的に図２のように行う。図２
は、文字を１／２に縮小する場合の例であり、左側が原
文字データを示し右側が縮小後の文字データを示してい
る。文字データはラインで区切って表してあり、原文字
データの左側にラインを示す数字を記している。縮小文
字データの左側の数字は、例えば１ー２ならば原文字デ
ータのライン１とライン２の補間によって求められこと
を示している。垂直方向の縮小は、最大縮小倍率が１／
２の場合、基本的に原文字データの２ラインから１ライ
ンへの補間によって行える。

【０００８】図３は文字縮小装置全体のシステム構成で
ある。本装置は、ＣＰＵ１、文字縮小シーケンサ３、第
１及び第２のアドレス生成部５及び７、縮小処理演算部
９、ラインデータレジスタ１１及び１３、メモリ１５、
メモリ制御部１７及びディスプレイ１９から構成され
る。

【０００９】ＣＰＵ１はバスによってシーケンサ３、ア
ドレス生成部５および縮小処理部９に接続されている。
ＣＰＵ１は、装置全体の制御を司り、特に、シーケンサ
３に対して縮小倍率情報、スタート命令を与える。ＣＰ
Ｕ１は、第１のアドレス生成部５に対して縮小対象の文
字データがメモリ１５のどのアドレスから始まるかとい
う情報を与えると同時に、第２のアドレス生成部４には
縮小した文字データをどのアドレスから記憶するかとい
う情報を与える。尚、第１及び第２のアドレス生成部５
及び７としては、例えば特開昭６１ー１０９０８９号公
報に示されるような２次元アドレス生成手段で構成すれ
ば良い。

【００１０】シーケンサ３からは第１及び第２のアドレ
ス生成部５及び７、縮小演算処理部９、ラインデータレ
ジスタ１１及び１３、更にメモリ制御部１７へ制御線が
出力されている。またメモリ１５へ、アドレス生成部５
及び７からはアドレスが、メモリ制御部９からはコント
ロール信号が出力されており、メモリ１５のデータバス
の出力はラインデータレジスタ１１に、入力は縮小演算
処理部９に接続されている。

【００１１】図４は図３に示される文字縮小装置のう
ち、その主要部である文字縮小処理に関する構成を抜き
出した要素を図示するものである。文字縮小処理は、文
字データが記憶されているメモリ１５と文字データの１
ライン分をリード記憶する、ラインデータレジスタ１１
及びラインデータレジスタ１３、さらにこの２つのライ
ンデータレジスタ１１及び１３の２ライン分のデータを
１ラインに補間する縮小演算処理部９から構成されてい
る。メモリ１５とラインデータレジスタ６はバッファ３
１を介して接続され、縮小演算処理部５とメモリ８とは
バッファ３３を介して接続されている。また、ラインデ
ータレジスタ１１及び１３にはラッチクロック（ＬＣ
Ｋ）が、バッファ３１及び３３にはバッファコントロー
ル（ＢＣ）がシーケンサ２より入力されている。また、
メモリ８にはメモリ制御部９より制御信号が入力されて
いる。尚、バッファ３１及び３３は、上記したＢＣによ
り、一旦保持した信号を送出するが、バッファ３１はロ
ーレベル信号ににより、バッファ３３はハイレベル信号
により、それぞれ信号を出力する。

【００１２】原文字データはメモリ１５中の文字フォン
ト領域（図３参照）に記憶されており、ラインデータレ
ジスタ１１に１ラインずつバッファ３１を介してリード
される。ラインデータレジスタ１１にデータがリードさ
れると、これに呼応して、ラインデータレジスタ１１に
入っていたデータが、ラインデータレジスタ１３に転送
される。縮小演算処理部９はラインデータレジスタ１１
及び１３に記憶されているラインデータを１ライン分の
データに補間する。また、さらに隣接するラインデータ
の画素データを補間することによって水平方向の縮小も
行う。尚、後述するように、本実施例での補間は、論理
和(or)である。

【００１３】次に、縮小演算処理部９の出力、すなわ
ち、ラインデータレジスタ１１及び１３に記憶されたデ
ータの補間結果、をバッファ３３を介してメモリ１５に
記録することにより、メモリ１５に縮小文字データが生
成される。これらは、文字縮小シーケンサによって制御
される。図５は図３に示される縮小演算処理部９の内部
構成を示している。

【００１４】この縮小演算処理部９は、垂直方向の縮小
処理に関与する第１のオア回路４１と、水平方向の縮小
処理に関与する第２のオア回路４３とからなっている。
第１のオア回路４１には、ラインデータレジスタ１１及
び１３の対応する２素子の出力が供給される。第２のオ
ア回路４３は、第１のオア回路４１のうち、隣接する画
素に対応するものの出力を、その２入力としている。ラ
インデータレジスタ１１及び１３の縮小演算処理は、ま
ず垂直方向の縮小処理が行われ、次に水平方向の縮小処
理が行われる。

【００１５】ラインデータレジスタ１１の出力とライン
データレジスタ１３の出力の垂直方向で対応する画像デ
ータ同士で、例えばオアのような補間演算が行われる。
更に、水平方向に隣接した補間演算（第１のオア回路４
１）の出力同志で、例えばオアのような補間演算１５が
行われる。

【００１６】この第１及び第２のオア回路４１及び４３
の出力は、セレクタ４５に入力される。これら入力デー
タを、セレクタ４５によって選択することにより補間縮
小演算が達成される。

【００１７】セレクタ４５への入力データの選択パター
ンは、縮小倍率によって異なり、例えば図６のようにな
る。また、水平方向に関しては、セレクタ１３での入力
データの選び方によって。縮小だけでなく拡大にも対応
できる。

【００１８】尚、図６において、○はセレクタ４５から
データが出力されることを示している。同図において、
×はセレクタ４５からデータが出力されないことを示し
ている。

【００１９】図１に示されるシーケンサ３は図１のよう
に構成される。ライトレジスタ５１及びリピートレジス
タ５３がそれぞれセレクタ５５及び５７を介してシーケ
ンス生成部５９に接続されている。カウンタ６１はシー
ケンス生成部５９によって制御される。セレクタ５５及
び５７はそれぞれライトレジスタ５１、リピートレジス
タ５３の出力のうち、カウンタ６１の出力値によって、
それぞれ１ビットを選択する。この選択された２つのデ
ータによってシーケンス生成部５９はリード信号６３及
びライト信号６５を出力する。又、ライトレジスタ５１
及びリピートレジスタ５３はＣＰＵバスに接続されてお
り、ＣＰＵ１によりこれらの内容を自由に書き換えるこ
とが可能になっている。

【００２０】ライトレジスタ５１及びリピートレジスタ
５３の内容は、ＣＰＵ１により例えば図７のように設定
される。同図はレジスタ５１及び５３が８ビットで文字
縮小倍率３／５の場合である。同図において、ライトレ
ジスタ５１において「０」は読出のみ、「１」は読出と
書込の両方を行うことを示している。リピートレジスタ
５３において、「０」はライトレジスタ５１における次
のステップの処理を行うことを示し、「１」は次のステ
ップがライトレジスタ５１における最初ステップ（０ス
テップ）にもどること（リピート）を示している。図７
の例ではステップ４でリピートしている。

【００２１】図８に、文字縮小処理のフローチャートを
示す。ｉはステップを表し、ライトレジスタ５１及びリ
ピートレジスタ５３における何ビット目かに対応してい
る。ＷＲｉはライトレジスタ５１の、ＲＲｉはリピート
レジスタ５３のｉビット目の内容をそれぞれ示し、ＬＲ
１はラインデータレジスタ１１の、ＬＲ２はラインデー
タレジスタ１３の内容を示している。ｏｒはＬＲ１とＬ
Ｒ２とのオアをとることを示しているが、補間演算であ
れば何でもよく、ここでは例としてオアを利用してい
る。他の演算処理でも何等構わない。又、水平方向の縮
小処理も表している。ＷＲｉが０の時は読出しのみを行
う。この時、ラインデータレジスタ１１に入っていたラ
インデータがラインデータレジスタ１３に転送され、原
文字データの新しい１ライン分のデータはラインデータ
レジスタ１１に読み出される。ＷＲ１が１の時は読出
し、書込の両方を行う。この時は、ＷＲｉが０の時と同
じ処理を行った後、ラインデータレジスタ１１及び１３
の２ラインデータを縮小演算処理部９によって１ライン
に補間しメモリ１５へ書き込む。又、ＷＲｉに従って処
理を行った後、ＲＲｉを参照し、０ならばｉ＝ｉ＋１と
し次のステップへ進み、１ならばｉ＝０として０ステッ
プへ戻る。

【００２２】以上のような一連の処理により、ライトレ
ジスタ１１及びリピートレジスタ１３がｎビットの場
合、レジスタの内容によって縮小倍率を、１／２〜（ｎ
ー１）／ｎ の任意の倍率で変更できる。図７の例では
レジスタが８ビットであるから、縮小倍率は １／２〜
７／８ となる。

【００２３】尚、ライトレジスタ５１及びリピートレジ
スタ５３の内容と、図８に示す処理フローの各ステップ
との関係を、図９に示す。内容的には、図７及び図８の
内容をまとめたものである。この図９では、縮小倍率３
／５の場合を示している。

【００２４】図１０に、図８の例における０および１ス
テップ目での、メモリ制御信号、バッファコントロール
（ＢＣ）およびラッチクロック（ＬＣＫ）のタイミング
チャートを示す。尚、同図でのメモリ制御信号、バッフ
ァコントロール（ＢＣ）およびラッチクロック（ＬＣ
Ｋ）は、図１に示されるリード信号６３及びライト信号
６５から生成される。リード信号６３及びライト信号６
５は、シーケンス生成器５９の出力である。

【００２５】リード信号６３に呼応して、メモリ制御部
１７からメモリ制御信号として、読出信号Ｒが、メモリ
１５に供給される。この時にメモリ１５にはアトレスデ
ータが供給されており、メモリ１５から文字データが読
み出される。この時には、バッファコントロール（Ｂ
Ｃ）がローレベルのままとなっている。

【００２６】一方、読出信号からやや遅れ、ラッチクロ
ック（ＬＣＫ）がシーケンサ３からラインデータレジス
タ１１及び１３に供給される。ラッチクロック（ＬＣ
Ｋ）二より、先ずラインデータレジスタ１１に記憶され
ていたデータが、ラインデータレジスタ１３に転送記憶
される。同時に、上記のようにメモリ１５から読出され
たデータは、導通状態となっているバッファ３１を介し
て、ラインデータレジスタ４１に転送記憶される。

【００２７】尚、ラインデータレジスタ１１及び１３に
一時記憶されたデータは、縮小塩山処理部９に対しては
絶えず供給されており、転送が完了した時点から、記憶
データが、縮小演算処理部９にて、演算処理されてい
る。

【００２８】次に、ライト信号がシーケンス生成器５９
から供給された場合について説明する。ライト信号に対
して、最初の読出動作は、上記のように、メモリ１５か
らの読出し、ラインデータレジスタ１１及び１３のデー
タ転送が行われ、縮小演算処理部９にて、上記の処理が
完了する。続いて、バッファコントロール（ＢＣ）が、
ローレベルから、ハイレベルに変化する。これによっ
て、これまで不通状態となっていたバッファ３３が導通
状態となる。逆に、バッファ３１は、導通状態から不通
状態となる。

【００２９】バッファ３３が導通状態となることによ
り、縮小演算処理部９にて演算が完了したデータ、すな
わち、縮小処理された文字データが、メモリ１５に供給
される。尚、この場合には、メモリ１５に対してアドレ
ス生成器７から、所定のアドレスデータがメモリ１５に
供給されている。

【００３０】また、この文字縮小処理装置は図１１に示
すような任意の範囲の大きさの画像に対しても縮小処理
が可能である。縮小対象の原画像１０１は実線で示さ
れ、これを区切っているブロック１０３は縮小演算処理
の１サイクルで縮小処理される範囲を表している。縮小
処理は１サイクル、１ブロックを単位に行われるが、図
１１のように、縮小の対象となる画像１０１は必ずしも
ブロックで区切られる範囲の画像でなくてもよい。１サ
イクルとは、リピートレジスタ５３で与えられる１リピ
ートするまでのステップ数である。例えば縮小演算処理
は図７の例では０〜４の５ステップで１サイクルとな
る。１ブロックの縦の画素数は縮小演算処理の１サイク
ルで定まり、水平方向の画素数はラインデータレジスタ
１１、１３の容量、および縮小演算処理部９で定まる
が、システム上、ＣＰＵ１から設定されることになる。

【００３１】文字の縮小は図中の矢印にの順番に従って
行われる。原画像の１番下のラインまで処理すると、ス
テップの途中でも、ステップをリセットして隣のブロッ
クの原画像の１番上から縮小処理する。これによって、
任意の範囲の大きさの画像に対して縮小処理が可能であ
る。よって、特公昭５８ー５３７８１号公報で示される
ような、対象画像の水平方向の長さのラインバッファを
必要とせず、非常に小規模なハードウェアで縮小処理装
置を構成できる。また、本実施例は、文字の縮小処理に
限定するものではなく、一般的な画像の縮小処理にも同
様に有用であるのは当然である。

【００３２】

【発明の効果】以上説明したように本発明によれば、任
意の倍率での画像の縮小処理を、大容量のラインバッフ
ァなどを必要とせず、小規模のハードウェアで行えるた
め、任意倍率の縮小処理を必要とし、かつ、高速処理が
要求される画像縮小処理装置に有用である。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる画像情報の縮小に関
するシーケンサの要部ブロック構成図である。

【図２】画像情報の縮小のアルゴリズムを定性的に説明
するための図である。

【図３】本発明の一実施例に係わる画像情報処理装置の
概要を示すブロック図である。

【図４】図４に示す画像情報処理装置のうち、縮小処理
に関する要素を示すブロック図である。

【図５】図３に示す縮小処理演算部９の構成を示すブロ
ック図ある。

【図６】図５に示すセレクタ４５での入力及び出力の関
係を示す図である。

【図７】図１に示すシーケンサを構成するライトレジス
タ５１及びリピートレジスタ５３に設定される内容を示
す図である。

【図８】図７に示されるライトレジスタ５１及びリピー
トレジスタ５３の設定内容に従って処理される縮小処理
のフローを示す図である。

【図９】図８に示される処理フロー及び図７でのレジス
タ５１及び５３の設定内容との関係を示す図である。

【図１０】図１に示されるシーケンス生成器５９の出力
及び図４に示されるラッチクロック（ＬＣＫ）及びバッ
ファコントロール（ＢＣ）との関係を示す図である。

【図１１】本実施例の画像処理装置による縮小処理を、
任意の大きさの画像に対して施す場合の対象画像の変化
を示す図である。

【符号の説明】

５１ ライトレジスタ ５３ リピートレジスタ ５５ セレクタ ５７ セレクタ ５９ シーケンス生成器 ６１ カウンタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−172379（ＪＰ，Ａ) 特開 平３−293861（ＪＰ，Ａ) 特開 昭63−157277（ＪＰ，Ａ) 特開 昭60−171864（ＪＰ，Ａ) 特開 平１−293760（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 3/40 H04N 1/393

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】１ラインずつ入力される水平方向の原画像
   データを、所定の選択パターンに基づいて出力すること
   によって水平方向の画像を縮小する水平方向縮小回路
   と、 この水平方向縮小回路から出力される水平方向の縮小画
   像データを、第１の数のラインずつまとめて処理するこ
   とを指定するリピートレジスタと、 このリピートレジスタにより定義され、まとめて処理さ
   れる第１の数の水平方向の縮小画像データラインのう
   ち、どの水平方向の縮小画像データラインを縮小画像生
   成のために用いるかを指定するライトレジスタと、 前記水平方向縮小回路から出力される水平方向の縮小画
   像データラインの中から前記ライトレジスタにより定義
   された縮小画像データラインのみを出力する処理を、前
   記リピートレジスタにより指定された第１の数のライン
   毎に行うことによって、垂直方向の画像を縮小する垂直
   方向縮小回路と、 からなることを特徴とする画像処理装置。