JP2824708B2 - 図形描画装置 - Google Patents
図形描画装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、図形をドット単位で
描画する図形描画装置に関し、特に文字や図形を太くす
ることに改良を施したものに関する。
描画する図形描画装置に関し、特に文字や図形を太くす
ることに改良を施したものに関する。
【０００２】
【従来の技術】図形描画装置は、ワードプロセッサやコ
ンピュータなどに組込まれ、所定の操作に応答して文字
や図形を画面表示したり印刷したりする。
ンピュータなどに組込まれ、所定の操作に応答して文字
や図形を画面表示したり印刷したりする。
【０００３】ところで、ある文章を作成する場合におい
て、その文章に豊かな表現力を付加するために図７に示
すように、文字や図形を太くする方法が用いられる。
て、その文章に豊かな表現力を付加するために図７に示
すように、文字や図形を太くする方法が用いられる。
【０００４】図７において、斜線を施した丸は、太線化
の対象となる図形のドットであり、白抜きの丸は太くす
るために付加されたドットである。
の対象となる図形のドットであり、白抜きの丸は太くす
るために付加されたドットである。
【０００５】ドットマトリックス上に描画される図形
は、通常、線分あるいは円、楕円などの曲線である。こ
の他、線と曲線の組合せや文字等もある。
は、通常、線分あるいは円、楕円などの曲線である。こ
の他、線と曲線の組合せや文字等もある。
【０００６】
【発明が解決しようとする課題】図形が線分や円の場合
には、図形の線幅を太くすることは簡単であるが、楕円
あるいは直線と曲線とを組合せた図形の場合には、非常
に複雑である。
には、図形の線幅を太くすることは簡単であるが、楕円
あるいは直線と曲線とを組合せた図形の場合には、非常
に複雑である。
【０００７】なお、図形の線幅を太くする簡便な方法と
して図８に示すように例えば楕円周のドットを中心とし
て、塗り潰した円を描画することが考えられる。しか
し、この方法は、最初から図形を基本のパターンとして
作成して行く、すなわち、ドットを描画して行く場合に
用いることが可能で、既成の図形、例えば、ドットパタ
ーンで与えられる文字についての太線化を行なう場合に
は適用できない。また、塗り潰しに用いられる円の半径
が小さい場合には、描画されるドットの個数は多くはな
いが、半径が大きい場合には、多くのドットを描画する
必要がある他、重複して描画する部分が多くなる。その
ため、描画に長時間かかってしまう。また、こうした処
理をソフトウェア的に行なうことも可能であるが、ソフ
トウェアでの処理は一般的に長時間を要するという問題
がある。
して図８に示すように例えば楕円周のドットを中心とし
て、塗り潰した円を描画することが考えられる。しか
し、この方法は、最初から図形を基本のパターンとして
作成して行く、すなわち、ドットを描画して行く場合に
用いることが可能で、既成の図形、例えば、ドットパタ
ーンで与えられる文字についての太線化を行なう場合に
は適用できない。また、塗り潰しに用いられる円の半径
が小さい場合には、描画されるドットの個数は多くはな
いが、半径が大きい場合には、多くのドットを描画する
必要がある他、重複して描画する部分が多くなる。その
ため、描画に長時間かかってしまう。また、こうした処
理をソフトウェア的に行なうことも可能であるが、ソフ
トウェアでの処理は一般的に長時間を要するという問題
がある。
【０００８】この発明は、以上の問題を解消するために
なされたものであり、既成の図形の線幅拡大を高速に処
理することが可能な図形描画装置を提供することを目的
とする。
なされたものであり、既成の図形の線幅拡大を高速に処
理することが可能な図形描画装置を提供することを目的
とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の第１の発明は、第１のタイミング信号と、第１のタイ
ミング信号の周波数以上の周波数の第２のタイミング信
号とを発生するタイミングカウンタと、各々ドットマト
リクスを記憶可能な第１および第２のメモリと、第１の
タイミング信号に応答して、第１のメモリの各アドレス
を順次指定する第１のアドレス発生回路と、第１のアド
レス発生回路からのアドレスを受け、第２のタイミング
信号に応答して、第２のメモリの、第１のアドレス発生
回路の指定するアドレスに隣接するアドレスを所定の順
序で選択して出力する第２のアドレス発生回路とを含む
画像描画装置である。第２のメモリは、第２のタイミン
グ信号に応答して、第１のメモリのアドレスから読出さ
れるデータのうち所定の値のもののみを、第２のアドレ
ス発生回路の発生するアドレスに書込む。この発明の画
像描画装置はさらに、第２のメモリに記憶したデータの
うち所定の値のものを第１のメモリに与える手段を含む
ことを特徴とする。
の第１の発明は、第１のタイミング信号と、第１のタイ
ミング信号の周波数以上の周波数の第２のタイミング信
号とを発生するタイミングカウンタと、各々ドットマト
リクスを記憶可能な第１および第２のメモリと、第１の
タイミング信号に応答して、第１のメモリの各アドレス
を順次指定する第１のアドレス発生回路と、第１のアド
レス発生回路からのアドレスを受け、第２のタイミング
信号に応答して、第２のメモリの、第１のアドレス発生
回路の指定するアドレスに隣接するアドレスを所定の順
序で選択して出力する第２のアドレス発生回路とを含む
画像描画装置である。第２のメモリは、第２のタイミン
グ信号に応答して、第１のメモリのアドレスから読出さ
れるデータのうち所定の値のもののみを、第２のアドレ
ス発生回路の発生するアドレスに書込む。この発明の画
像描画装置はさらに、第２のメモリに記憶したデータの
うち所定の値のものを第１のメモリに与える手段を含む
ことを特徴とする。
【００１０】また、第２の発明は、複数の第１のシフト
レジスタと、複数の第２のシフトレジスタと、各第１の
シフトレジスタを順次に指定するアドレス発生回路と、
第１のシフトレジスタのうち、アドレス発生回路の発生
するアドレスにより指定されるシフトレジスタと、当該
シフトレジスタの前後のシフトレジスタとからデータを
それぞれ順次に読出す出力バッファと、出力バッファの
出力するデータに対して所定の論理和演算を行なって、
論理演算後のデータを出力する論理和回路とを含み、複
数の第２のシフトレジスタの、アドレス発生回路の発生
するアドレスに対応するシフトレジスタが、論理和回路
の出力を順次格納することを特徴とする図形描画装置で
ある。
レジスタと、複数の第２のシフトレジスタと、各第１の
シフトレジスタを順次に指定するアドレス発生回路と、
第１のシフトレジスタのうち、アドレス発生回路の発生
するアドレスにより指定されるシフトレジスタと、当該
シフトレジスタの前後のシフトレジスタとからデータを
それぞれ順次に読出す出力バッファと、出力バッファの
出力するデータに対して所定の論理和演算を行なって、
論理演算後のデータを出力する論理和回路とを含み、複
数の第２のシフトレジスタの、アドレス発生回路の発生
するアドレスに対応するシフトレジスタが、論理和回路
の出力を順次格納することを特徴とする図形描画装置で
ある。
【００１１】さらに第３の発明は、各々が入力端および
出力端を有する複数のシフトレジスタと、各シフトレジ
スタを順次に指定するアドレス発生回路と、シフトレジ
スタのうち、アドレス発生回路の発生するアドレスによ
り指定されるシフトレジスタと、当該シフトレジスタの
前後のシフトレジスタとからデータをそれぞれ出力端か
ら順次に読出す出力バッファと、出力バッファの出力す
るデータに対して所定の論理和演算を行なって、論理演
算後のデータを出力する論理和回路とを含み、複数のシ
フトレジスタの、アドレス発生回路の発生するアドレス
に対応するシフトレジスタが、論理和回路の出力を入力
端から順次格納することを特徴とする図形描画装置図形
である。
出力端を有する複数のシフトレジスタと、各シフトレジ
スタを順次に指定するアドレス発生回路と、シフトレジ
スタのうち、アドレス発生回路の発生するアドレスによ
り指定されるシフトレジスタと、当該シフトレジスタの
前後のシフトレジスタとからデータをそれぞれ出力端か
ら順次に読出す出力バッファと、出力バッファの出力す
るデータに対して所定の論理和演算を行なって、論理演
算後のデータを出力する論理和回路とを含み、複数のシ
フトレジスタの、アドレス発生回路の発生するアドレス
に対応するシフトレジスタが、論理和回路の出力を入力
端から順次格納することを特徴とする図形描画装置図形
である。
【００１２】
【作用】以上の第１の発明では、第１のメモリのアドレ
スが順次指定されると、当該アドレスからデータが読出
される。さらに当該アドレスに隣接するアドレスが第２
のアドレス発生回路により順次指定され、第１のメモリ
から読出されたデータのうち所定の値のもののみが、第
２のメモリの、第２のアドレス発生回路により指定され
るアドレスに書き込まれる。したがって、第２のメモリ
の、第１のメモリで最初に指定されたアドレスに隣接す
るアドレスに、第１のメモリで最初に指定されたアドレ
スのデータのうち所定の値のものが書き込まれ、第１の
メモリに記憶されていた図形が拡大される。
スが順次指定されると、当該アドレスからデータが読出
される。さらに当該アドレスに隣接するアドレスが第２
のアドレス発生回路により順次指定され、第１のメモリ
から読出されたデータのうち所定の値のもののみが、第
２のメモリの、第２のアドレス発生回路により指定され
るアドレスに書き込まれる。したがって、第２のメモリ
の、第１のメモリで最初に指定されたアドレスに隣接す
るアドレスに、第１のメモリで最初に指定されたアドレ
スのデータのうち所定の値のものが書き込まれ、第１の
メモリに記憶されていた図形が拡大される。
【００１３】第２の発明では、第１のシフトレジスタの
アドレスが指定されると、当該シフトレジスタと、その
シフトレジスタに隣接するシフトレジスタとからデータ
が出力される。このデータに対して論理和回路により所
定の論理和演算を行なって、第２のシフトレジスタの、
最初に指定されたアドレスのレジスタに演算後のデータ
が順次格納される。したがって、複数の第１のシフトレ
ジスタの全てについてこの処理を行なった後の複数の第
２のシフトレジスタには、複数の第１のシフトレジスタ
に格納されていたデータが表す図形が、シフトレジスタ
の配列された方向に拡大された図形を表すデータが格納
されていることになる。
アドレスが指定されると、当該シフトレジスタと、その
シフトレジスタに隣接するシフトレジスタとからデータ
が出力される。このデータに対して論理和回路により所
定の論理和演算を行なって、第２のシフトレジスタの、
最初に指定されたアドレスのレジスタに演算後のデータ
が順次格納される。したがって、複数の第１のシフトレ
ジスタの全てについてこの処理を行なった後の複数の第
２のシフトレジスタには、複数の第１のシフトレジスタ
に格納されていたデータが表す図形が、シフトレジスタ
の配列された方向に拡大された図形を表すデータが格納
されていることになる。
【００１４】第３の発明では、シフトレジスタのアドレ
スが指定されると、当該シフトレジスタと、そのシフト
レジスタに隣接するシフトレジスタとの出力端からデー
タが出力される。このデータに対して輪理和回路により
所定の論理和演算を行なって、当該シフトレジスタの入
力端から、演算後のデータが順次格納される。したがっ
て、複数のシフトレジスタの全てについてこの処理を行
なった後のシフトレジスタには、最初にシフトレジスタ
に格納されていたデータが表す図形が、シフトレジスタ
の配列された方向に拡大された図形を表すデータが格納
されていることになる。
スが指定されると、当該シフトレジスタと、そのシフト
レジスタに隣接するシフトレジスタとの出力端からデー
タが出力される。このデータに対して輪理和回路により
所定の論理和演算を行なって、当該シフトレジスタの入
力端から、演算後のデータが順次格納される。したがっ
て、複数のシフトレジスタの全てについてこの処理を行
なった後のシフトレジスタには、最初にシフトレジスタ
に格納されていたデータが表す図形が、シフトレジスタ
の配列された方向に拡大された図形を表すデータが格納
されていることになる。
【００１５】
【実施例】図１は、この発明の図形描画装置の一実施例
を示すブロック図である。図１に示した図形描画装置
は、太線化の対象となる図形を記憶する第１のドットマ
トリックス１、太線化された図形を記憶する第２のドッ
トマトリックス２、タイミング信号を発生するタイミン
グカウンタ３、第１のドットマトリックス１の水平方向
のアドレス信号などを発生する水平アドレスカウンタ
４、第１のドットマトリックス１の垂直方向のアドレス
などを発生する垂直アドレスカウンタ５、第２のドット
マトリックス２の水平／垂直方向のアドレス信号を発生
する水平／垂直アドレス発生器６および表示装置７を備
える。
を示すブロック図である。図１に示した図形描画装置
は、太線化の対象となる図形を記憶する第１のドットマ
トリックス１、太線化された図形を記憶する第２のドッ
トマトリックス２、タイミング信号を発生するタイミン
グカウンタ３、第１のドットマトリックス１の水平方向
のアドレス信号などを発生する水平アドレスカウンタ
４、第１のドットマトリックス１の垂直方向のアドレス
などを発生する垂直アドレスカウンタ５、第２のドット
マトリックス２の水平／垂直方向のアドレス信号を発生
する水平／垂直アドレス発生器６および表示装置７を備
える。
【００１６】第１のドットマトリックス１は、水平方向
にｘｅ＋１個（０〜ｘｅ）、垂直方向にｙｅ＋１個（０
〜ｙｅ）のドットをプロットできる記憶領域を有する。
この第１のドットマトリックス１は、水平および垂直ア
ドレスカウンタ４および５により発生されたアドレス信
号（１）（２）により、指定されたアドレスからデータ
“１”または“０”を出力する。なお、“１”はドット
がプロットされている場合を表わし、“０”はドットが
プロットされていない場合を表わす。
にｘｅ＋１個（０〜ｘｅ）、垂直方向にｙｅ＋１個（０
〜ｙｅ）のドットをプロットできる記憶領域を有する。
この第１のドットマトリックス１は、水平および垂直ア
ドレスカウンタ４および５により発生されたアドレス信
号（１）（２）により、指定されたアドレスからデータ
“１”または“０”を出力する。なお、“１”はドット
がプロットされている場合を表わし、“０”はドットが
プロットされていない場合を表わす。
【００１７】第２のドットマトリックス２は、第１のド
ットマトリックス１と同様に水平方向にｘｅ＋１個（０
〜ｘｅ）、垂直方向にｙｅ＋１個（０〜ｙｅ）のドット
をプロットできる記憶領域を有する。この第２のドット
マトリックス２は、水平／垂直アドレス発生器６により
発生されたアドレス信号（４）（５）により指定された
アドレスに“１”を書込む。また指定されたアドレスに
書込まれているデータ“１”または“０”を出力する。
ットマトリックス１と同様に水平方向にｘｅ＋１個（０
〜ｘｅ）、垂直方向にｙｅ＋１個（０〜ｙｅ）のドット
をプロットできる記憶領域を有する。この第２のドット
マトリックス２は、水平／垂直アドレス発生器６により
発生されたアドレス信号（４）（５）により指定された
アドレスに“１”を書込む。また指定されたアドレスに
書込まれているデータ“１”または“０”を出力する。
【００１８】タイミングカウンタ３は、図２に示すよう
なタイミング信号Ｓ１〜Ｓ５を発生する。図２におい
て、ｔ１〜ｔ５は、タイミング信号Ｓ１〜Ｓ５の出力タ
イミングを示し、各タイミング信号Ｓ１〜Ｓ５が、ｔ１
−ｔ５時間で循環する。
なタイミング信号Ｓ１〜Ｓ５を発生する。図２におい
て、ｔ１〜ｔ５は、タイミング信号Ｓ１〜Ｓ５の出力タ
イミングを示し、各タイミング信号Ｓ１〜Ｓ５が、ｔ１
−ｔ５時間で循環する。
【００１９】水平アドレスカウンタ４は、タイミングカ
ウンタ３からのタイミング信号Ｓ５に応答して水平方向
の３つのアドレス信号ｘ−１，ｘ，ｘ＋１を発生する。
アドレス信号ｘは前述したアドレス信号（１）に対応す
る。また、ｘ−１およびｘ＋１はｘの前後のアドレスで
ある。水平アドレスカウンタ４は、ｘの値がｘｅを超え
たときにリセットされるとともに、垂直アドレスカウン
タ５に対してその内容を更新（ｙ＋１←ｙ）すべく、信
号（６）を出力する。
ウンタ３からのタイミング信号Ｓ５に応答して水平方向
の３つのアドレス信号ｘ−１，ｘ，ｘ＋１を発生する。
アドレス信号ｘは前述したアドレス信号（１）に対応す
る。また、ｘ−１およびｘ＋１はｘの前後のアドレスで
ある。水平アドレスカウンタ４は、ｘの値がｘｅを超え
たときにリセットされるとともに、垂直アドレスカウン
タ５に対してその内容を更新（ｙ＋１←ｙ）すべく、信
号（６）を出力する。
【００２０】垂直アドレスカウンタ５は、水平アドレス
カウンタ４からの信号（６）に応答して垂直方向のアド
レス信号ｙ−１，ｙ，ｙ＋１を発生する。アドレス信号
ｙは前述したアドレス信号（２）に対応する。ｙ−１お
よびｙ＋１はｙの前後のアドレスである。垂直アドレス
カウンタ５は、ｙの値がｙｅを超えたときにリセットさ
れる。
カウンタ４からの信号（６）に応答して垂直方向のアド
レス信号ｙ−１，ｙ，ｙ＋１を発生する。アドレス信号
ｙは前述したアドレス信号（２）に対応する。ｙ−１お
よびｙ＋１はｙの前後のアドレスである。垂直アドレス
カウンタ５は、ｙの値がｙｅを超えたときにリセットさ
れる。
【００２１】水平／垂直アドレス発生器６は、２入力の
ＡＮＤゲートＡ１〜Ａ１０と、多入力のＯＲゲートＯ１
およびＯ２を含む。ＡＮＤゲートＡ３は、アドレス信号
ｘとタイミング信号Ｓ１との論理積をとる。ＡＮＤゲー
トＡ４はアドレス信号ｘ−１とタイミング信号Ｓ２との
論理積をとる。ＡＮＤゲートＡ５はアドレス信号ｘとタ
イミング信号Ｓ３との論理積をとる。ＡＮＤゲートＡ６
はアドレス信号ｘ＋１とタイミング信号Ｓ４との論理積
をとる。ＡＮＤゲートＡ７はアドレス信号ｙ−１とタイ
ミング信号Ｓ１との論理積をとる。ＡＮＤゲートＡ８は
アドレス信号ｙとタイミング信号Ｓ２との論理積をと
る。ＡＮＤゲートＡ９はアドレス信号ｙ＋１とタイミン
グ信号Ｓ３との論理積をとる。ＡＮＤゲートＡ１０はア
ドレス信号ｙとタイミング信号Ｓ４との論理積をとる。
ＯＲゲートＯ１はＡＮＤゲートＡ３〜Ａ６の出力の論理
和をとる。ＯＲゲートＯ２はＡＮＤゲートＡ７〜Ａ１０
の出力の論理和をとる。ＡＮＤゲートＡ１は第１のドッ
トマトリックス１の出力とＯＲゲートＯ１の出力との論
理積をとり、第１のドットマトリックス１の出力が
“１”のときにアドレス信号（４）を発生する。ＡＮＤ
ゲートＡ２は第１のドットマトリックス１の出力とＯＲ
ゲートＯ２の出力との論理積をとり、第１のドットマト
リックス１の出力が“１”のときに垂直方向のアドレス
信号（５）を発生する。
ＡＮＤゲートＡ１〜Ａ１０と、多入力のＯＲゲートＯ１
およびＯ２を含む。ＡＮＤゲートＡ３は、アドレス信号
ｘとタイミング信号Ｓ１との論理積をとる。ＡＮＤゲー
トＡ４はアドレス信号ｘ−１とタイミング信号Ｓ２との
論理積をとる。ＡＮＤゲートＡ５はアドレス信号ｘとタ
イミング信号Ｓ３との論理積をとる。ＡＮＤゲートＡ６
はアドレス信号ｘ＋１とタイミング信号Ｓ４との論理積
をとる。ＡＮＤゲートＡ７はアドレス信号ｙ−１とタイ
ミング信号Ｓ１との論理積をとる。ＡＮＤゲートＡ８は
アドレス信号ｙとタイミング信号Ｓ２との論理積をと
る。ＡＮＤゲートＡ９はアドレス信号ｙ＋１とタイミン
グ信号Ｓ３との論理積をとる。ＡＮＤゲートＡ１０はア
ドレス信号ｙとタイミング信号Ｓ４との論理積をとる。
ＯＲゲートＯ１はＡＮＤゲートＡ３〜Ａ６の出力の論理
和をとる。ＯＲゲートＯ２はＡＮＤゲートＡ７〜Ａ１０
の出力の論理和をとる。ＡＮＤゲートＡ１は第１のドッ
トマトリックス１の出力とＯＲゲートＯ１の出力との論
理積をとり、第１のドットマトリックス１の出力が
“１”のときにアドレス信号（４）を発生する。ＡＮＤ
ゲートＡ２は第１のドットマトリックス１の出力とＯＲ
ゲートＯ２の出力との論理積をとり、第１のドットマト
リックス１の出力が“１”のときに垂直方向のアドレス
信号（５）を発生する。
【００２２】次に、図１の図形描画装置の動作を説明す
る。第１のドットマトリックス１には既に対象となる図
形が描画されており、第２のドットマトリックスではす
べてのドットがクリア、すなわちすべてのドットが
“０”になっているとする。また、タイミング信号Ｓ１
〜Ｓ５が何回か出力され、水平アドレスカウンタ４には
ｍ、垂直アドレスカウンタ５にはｎが記憶されていると
する。したがって、第１のドットマトリックス１のアド
レス（ｍ，ｎ）にあるドットが選択され、そのドットが
“１（＝ｏｎ）”のとき第１のドットマトリックスの出
力信号（３）は“１”となる。また、そのドットが“０
（＝ｏｆｆ）”のとき出力信号（３）は“０”となる。
そして水平方向のアドレス信号ｍ−１，ｍ，ｍ＋１およ
び垂直方向のアドレス信号ｎ−１，ｎ，ｎ＋１がＡＮＤ
ゲートＡ３〜Ａ１０の一方の入力端子に与えられる。ｔ
１の時点では、タイミング信号Ｓ１に応答してＡＮＤゲ
ートＡ３およびＡ７のみがゲートを開く。ｔ２の時点で
は、タイミング信号Ｓ２に応答してＡＮＤゲートＡ４お
よびＡ８のみがゲートを開く。ｔ３の時点ではタイミン
グ信号Ｓ３に応答してＡＮＤゲートＡ５およびＡ９のみ
がゲートを開く。ｔ４の時点では、タイミング信号Ｓ４
に応答してＡＮＤゲートＡ６およびＡ１０のみがゲート
を開く。したがって、ＡＮＤゲートＡ１に与えられる水
平方向のアドレス信号はｔ１のときにｍ、ｔ２のときに
ｍ−１、ｔ３のときにｍ、ｔ４のときにｍ＋１となる。
同様にＡＮＤゲートＡ２に与えられるアドレス信号はｔ
１のときにｎ−１、ｔ２のときにｎ、ｔ３のときにｎ＋
１、ｔ４のときにｎとなる。このとき第１のドットマト
リックス１の出力信号（３）が“１”であれば、ＡＮＤ
ゲートＡ１およびＡ２が開くため、ｔ１〜ｔ４に合わせ
て第２のドットマトリックス２のアドレス信号（４）、
（５）は（ｍ，ｎ−１）、（ｍ−１，ｎ）、（ｍ，ｎ＋
１）、（ｍ＋１，ｎ）となり、第１のドットマトリック
ス１で“ｏｎ”となっているドットの上下左右のドット
に対応する位置にある第２のドットマトリックス２のド
ットが“ｏｎ”になる。
る。第１のドットマトリックス１には既に対象となる図
形が描画されており、第２のドットマトリックスではす
べてのドットがクリア、すなわちすべてのドットが
“０”になっているとする。また、タイミング信号Ｓ１
〜Ｓ５が何回か出力され、水平アドレスカウンタ４には
ｍ、垂直アドレスカウンタ５にはｎが記憶されていると
する。したがって、第１のドットマトリックス１のアド
レス（ｍ，ｎ）にあるドットが選択され、そのドットが
“１（＝ｏｎ）”のとき第１のドットマトリックスの出
力信号（３）は“１”となる。また、そのドットが“０
（＝ｏｆｆ）”のとき出力信号（３）は“０”となる。
そして水平方向のアドレス信号ｍ−１，ｍ，ｍ＋１およ
び垂直方向のアドレス信号ｎ−１，ｎ，ｎ＋１がＡＮＤ
ゲートＡ３〜Ａ１０の一方の入力端子に与えられる。ｔ
１の時点では、タイミング信号Ｓ１に応答してＡＮＤゲ
ートＡ３およびＡ７のみがゲートを開く。ｔ２の時点で
は、タイミング信号Ｓ２に応答してＡＮＤゲートＡ４お
よびＡ８のみがゲートを開く。ｔ３の時点ではタイミン
グ信号Ｓ３に応答してＡＮＤゲートＡ５およびＡ９のみ
がゲートを開く。ｔ４の時点では、タイミング信号Ｓ４
に応答してＡＮＤゲートＡ６およびＡ１０のみがゲート
を開く。したがって、ＡＮＤゲートＡ１に与えられる水
平方向のアドレス信号はｔ１のときにｍ、ｔ２のときに
ｍ−１、ｔ３のときにｍ、ｔ４のときにｍ＋１となる。
同様にＡＮＤゲートＡ２に与えられるアドレス信号はｔ
１のときにｎ−１、ｔ２のときにｎ、ｔ３のときにｎ＋
１、ｔ４のときにｎとなる。このとき第１のドットマト
リックス１の出力信号（３）が“１”であれば、ＡＮＤ
ゲートＡ１およびＡ２が開くため、ｔ１〜ｔ４に合わせ
て第２のドットマトリックス２のアドレス信号（４）、
（５）は（ｍ，ｎ−１）、（ｍ−１，ｎ）、（ｍ，ｎ＋
１）、（ｍ＋１，ｎ）となり、第１のドットマトリック
ス１で“ｏｎ”となっているドットの上下左右のドット
に対応する位置にある第２のドットマトリックス２のド
ットが“ｏｎ”になる。
【００２３】また、第１のドットマトリックス１の出力
信号（３）が“０”であれば、ＡＮＤゲートＡ１および
Ａ２は閉じるため、アドレスは出力されない。したがっ
て第２のドットマトリックス２の内容は変化しない。タ
イミングカウンタ３は図２に示したように信号Ｓ１〜Ｓ
５を順次出力するが、信号Ｓ５が出力されると第１のド
ットマトリックス１および第２のドットマトリックス２
の水平方向を制御するアドレスカウンタ４に更新の指示
が与えられ、次のドットに処理が進む。水平アドレスカ
ウンタ４の値がｘｅのときに更新の指示が与えられる
と、水平アドレスカウンタ４はリセットされ、垂直アド
レスカウンタ５に対し更新の指示を与えるための信号
（６）が出力される。このようにして、第１のドットマ
トリックス１において選択されるドットは次の行に移
る。そして、垂直アドレスカウンタ５のカウンタ値がｙ
ｅのとき信号（６）により更新の指示が与えられると処
理が終了する。
信号（３）が“０”であれば、ＡＮＤゲートＡ１および
Ａ２は閉じるため、アドレスは出力されない。したがっ
て第２のドットマトリックス２の内容は変化しない。タ
イミングカウンタ３は図２に示したように信号Ｓ１〜Ｓ
５を順次出力するが、信号Ｓ５が出力されると第１のド
ットマトリックス１および第２のドットマトリックス２
の水平方向を制御するアドレスカウンタ４に更新の指示
が与えられ、次のドットに処理が進む。水平アドレスカ
ウンタ４の値がｘｅのときに更新の指示が与えられる
と、水平アドレスカウンタ４はリセットされ、垂直アド
レスカウンタ５に対し更新の指示を与えるための信号
（６）が出力される。このようにして、第１のドットマ
トリックス１において選択されるドットは次の行に移
る。そして、垂直アドレスカウンタ５のカウンタ値がｙ
ｅのとき信号（６）により更新の指示が与えられると処
理が終了する。
【００２４】次に、第２のドットマトリックス２に記憶
したデータを第１のドットマトリックス１に与え、第２
のドットマトリックスのドットをすべてクリアする。そ
して前述したシフト動作を繰返すことによりさらに線幅
を拡大することができる。このサイクルを数回繰返すこ
とによって、所望の線幅の図形を得ることができる。
したデータを第１のドットマトリックス１に与え、第２
のドットマトリックスのドットをすべてクリアする。そ
して前述したシフト動作を繰返すことによりさらに線幅
を拡大することができる。このサイクルを数回繰返すこ
とによって、所望の線幅の図形を得ることができる。
【００２５】なお、前記実施例では、２回目の太線化の
対象となる図形は、第２のドットマトリックスから第１
のドットマトリックスに転送されているが、第２のドッ
トマトリックスのデータを第１のドットマトリックスに
転送するのに代えて、第２のドットマトリックスに描画
した図形を太線化の対象となる図形とし、第１のドット
マトリックスに偶数回目の太線化した図形を描画するよ
うにしてもよい。
対象となる図形は、第２のドットマトリックスから第１
のドットマトリックスに転送されているが、第２のドッ
トマトリックスのデータを第１のドットマトリックスに
転送するのに代えて、第２のドットマトリックスに描画
した図形を太線化の対象となる図形とし、第１のドット
マトリックスに偶数回目の太線化した図形を描画するよ
うにしてもよい。
【００２６】図３は、第２の発明の図形描画装置の実施
例を示すブロック図である。図３に示される図形描画装
置は、太線化の対象となる図形を記憶する第１のドット
マトリックス１′、太線化された図形を記憶する第２の
ドットマトリックス２′、出力バッファ２１、アドレス
カウンタ２２、遅延レジスタ２３ａ〜２３ｄ、ＯＲゲー
ト２４、クロック信号発生器２５および表示装置７を備
える。
例を示すブロック図である。図３に示される図形描画装
置は、太線化の対象となる図形を記憶する第１のドット
マトリックス１′、太線化された図形を記憶する第２の
ドットマトリックス２′、出力バッファ２１、アドレス
カウンタ２２、遅延レジスタ２３ａ〜２３ｄ、ＯＲゲー
ト２４、クロック信号発生器２５および表示装置７を備
える。
【００２７】クロック信号発生器２５は、図４に示すよ
うな３つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３
を発生する。クロック信号ＣＬＫ１は、第１のドットマ
トリックス１′に与えられ、クロック信号ＣＬＫ２は第
２のドットマトリックス２′に与えられ、クロック信号
ＣＬＫ３は各遅延レジスタ２３ａ〜２３ｄに与えられ
る。図４において、ｔ0 〜ｔxeは第１および第２のドッ
トマトリックス１′および２′の１ビットの出力時間に
対応する。ｔS は各サイクルにおいて最初に遅延レジス
タ２３ａ〜２３ｄをリセットするための期間である。
うな３つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３
を発生する。クロック信号ＣＬＫ１は、第１のドットマ
トリックス１′に与えられ、クロック信号ＣＬＫ２は第
２のドットマトリックス２′に与えられ、クロック信号
ＣＬＫ３は各遅延レジスタ２３ａ〜２３ｄに与えられ
る。図４において、ｔ0 〜ｔxeは第１および第２のドッ
トマトリックス１′および２′の１ビットの出力時間に
対応する。ｔS は各サイクルにおいて最初に遅延レジス
タ２３ａ〜２３ｄをリセットするための期間である。
【００２８】第１のドットマトリックス１′は図１のド
ットマトリックスと同様に水平方向にｘｅ＋１個（０〜
ｘｅ）、垂直方向にｙｅ＋１個（０〜ｙｅ）のドットを
プロットする領域を有する。この第１のドットマトリッ
クス１′は、各々がビット長（ｘｅ＋１）のシフトレジ
スタＲ0 〜Ｒyeを含む。各シフトレジスタＲ0 〜Ｒyeは
クロック信号ＣＬＫ１に応答して各ビットの図形データ
を順次に出力する。また、図示していないが、各シフト
レジスタＲ0 〜Ｒyeの出力は、そのシフトレジスタの入
力となる。
ットマトリックスと同様に水平方向にｘｅ＋１個（０〜
ｘｅ）、垂直方向にｙｅ＋１個（０〜ｙｅ）のドットを
プロットする領域を有する。この第１のドットマトリッ
クス１′は、各々がビット長（ｘｅ＋１）のシフトレジ
スタＲ0 〜Ｒyeを含む。各シフトレジスタＲ0 〜Ｒyeは
クロック信号ＣＬＫ１に応答して各ビットの図形データ
を順次に出力する。また、図示していないが、各シフト
レジスタＲ0 〜Ｒyeの出力は、そのシフトレジスタの入
力となる。
【００２９】第２のドットマトリックス２′は、第１の
ドットマトリックス１′と同様に各々がビット長（ｘｅ
＋１）のシフトレジスタＱ0 〜Ｑyeを含む。各シフトレ
ジスタＱ0 〜Ｑyeは、ＯＲゲート２４から与えられるデ
ータを、クロック信号ＣＬＫ２に従って順次に記憶す
る。
ドットマトリックス１′と同様に各々がビット長（ｘｅ
＋１）のシフトレジスタＱ0 〜Ｑyeを含む。各シフトレ
ジスタＱ0 〜Ｑyeは、ＯＲゲート２４から与えられるデ
ータを、クロック信号ＣＬＫ２に従って順次に記憶す
る。
【００３０】アドレスカウンタ２２は、第１および第２
のドットマトリックス１′および２′のシフトレジスタ
Ｒ0 〜Ｒye，Ｑ0 〜Ｑyeを順次に指定するための信号を
第１および第２のドットマトリックスおよび出力バッフ
ァ２１に与える。
のドットマトリックス１′および２′のシフトレジスタ
Ｒ0 〜Ｒye，Ｑ0 〜Ｑyeを順次に指定するための信号を
第１および第２のドットマトリックスおよび出力バッフ
ァ２１に与える。
【００３１】出力バッファ２１はシフトレジスタＲ0 〜
Ｒyeのうちのアドレスカウンタ２２により指定されたレ
ジスタＲy およびその前後のシフトレジスタＲy-1 ，Ｒ
y+1 の出力を出力信号（７）（８）（９）として出力す
る。この信号は図４で示したｔ0 〜ｔxeの時間帯にのみ
出力される。なお、説明の簡略化のため図示していない
が、アドレスカウンタ２２が指定するアドレスが０のと
きは出力信号（７）が０となるように、またアドレスが
ｙｅのときは出力信号（９）が０となるように構成され
ている。
Ｒyeのうちのアドレスカウンタ２２により指定されたレ
ジスタＲy およびその前後のシフトレジスタＲy-1 ，Ｒ
y+1 の出力を出力信号（７）（８）（９）として出力す
る。この信号は図４で示したｔ0 〜ｔxeの時間帯にのみ
出力される。なお、説明の簡略化のため図示していない
が、アドレスカウンタ２２が指定するアドレスが０のと
きは出力信号（７）が０となるように、またアドレスが
ｙｅのときは出力信号（９）が０となるように構成され
ている。
【００３２】遅延レジスタ２３ａ〜２３ｄは、１ビット
長のレジスタであり、遅延レジスタ２３ａは出力信号
（７）を１ビット遅延させ、遅延レジスタ２３ｂと２３
ｃとは出力信号（８）を２ビット遅延させ、遅延レジス
タ２３ｄは出力信号（９）を１ビット遅延させる。
長のレジスタであり、遅延レジスタ２３ａは出力信号
（７）を１ビット遅延させ、遅延レジスタ２３ｂと２３
ｃとは出力信号（８）を２ビット遅延させ、遅延レジス
タ２３ｄは出力信号（９）を１ビット遅延させる。
【００３３】ＯＲゲート２４は、遅延レジスタ２３ａ、
２３ｃおよび２３ｄの出力と出力信号（８）との論理和
をとる。ＯＲゲート２４の出力は、アドレスカウンタ２
２により指定されたシフトレジスタＱy に与えられる。
２３ｃおよび２３ｄの出力と出力信号（８）との論理和
をとる。ＯＲゲート２４の出力は、アドレスカウンタ２
２により指定されたシフトレジスタＱy に与えられる。
【００３４】次に図３および図４に示した図形描画装置
の動作を説明する。第１のドットマトリックス１′のシ
フトレジスタＲ0 〜Ｒyeには既に対象となる図形が描画
されており、第２のドットマトリックス２′のシフトレ
ジスタＱ0 〜Ｑyeはすべてがクリア、すなわちすべての
ドットが“０”になっているとする。アドレスカウンタ
２２が第１および第２のドットマトリックス１′および
２′に対し或るアドレス“ｙ”を指示しているとする
と、出力バッファ２１は出力信号（７）としてシフトレ
ジスタＲy-1 を、出力信号（８）としてシフトレジスタ
Ｒy を、また出力信号（９）としてシフトレジスタＲ
y+1 を出力する。出力信号（７）および（９）はそれぞ
れ遅延レジスタ２３ａおよび２３ｄを介するため、１ク
ロック分遅れてＯＲゲート２４に出力される。しかし、
出力信号（８）はそのままＯＲゲート２４に出力される
とともに２クロック分遅れたものも出力される。このよ
うにして、ＯＲゲート２４は、 Ｒy-1,n ｏｒ Ｒy,n-1 ｏｒ Ｒy,n+1 ｏｒ Ｒy+1,n 但し、ｎはドットマトリクス上のｘ座標の任意の点をま
す。を出力し、シフトレジスタＱy,n に入力される。ア
ドレスカウンタ２２により出力されるアドレスｙについ
てクロック信号ＣＬＫ１が出力されると、元の図形のう
ちシフトレジスタＲy に記憶されていた部分について太
くした図形がシフトレジスタＱy に得られる。この動作
をアドレスｙについて０からｙｅまで繰返すことによ
り、太線化された図形が第２ドットマトリックス２′に
記憶される。
の動作を説明する。第１のドットマトリックス１′のシ
フトレジスタＲ0 〜Ｒyeには既に対象となる図形が描画
されており、第２のドットマトリックス２′のシフトレ
ジスタＱ0 〜Ｑyeはすべてがクリア、すなわちすべての
ドットが“０”になっているとする。アドレスカウンタ
２２が第１および第２のドットマトリックス１′および
２′に対し或るアドレス“ｙ”を指示しているとする
と、出力バッファ２１は出力信号（７）としてシフトレ
ジスタＲy-1 を、出力信号（８）としてシフトレジスタ
Ｒy を、また出力信号（９）としてシフトレジスタＲ
y+1 を出力する。出力信号（７）および（９）はそれぞ
れ遅延レジスタ２３ａおよび２３ｄを介するため、１ク
ロック分遅れてＯＲゲート２４に出力される。しかし、
出力信号（８）はそのままＯＲゲート２４に出力される
とともに２クロック分遅れたものも出力される。このよ
うにして、ＯＲゲート２４は、 Ｒy-1,n ｏｒ Ｒy,n-1 ｏｒ Ｒy,n+1 ｏｒ Ｒy+1,n 但し、ｎはドットマトリクス上のｘ座標の任意の点をま
す。を出力し、シフトレジスタＱy,n に入力される。ア
ドレスカウンタ２２により出力されるアドレスｙについ
てクロック信号ＣＬＫ１が出力されると、元の図形のう
ちシフトレジスタＲy に記憶されていた部分について太
くした図形がシフトレジスタＱy に得られる。この動作
をアドレスｙについて０からｙｅまで繰返すことによ
り、太線化された図形が第２ドットマトリックス２′に
記憶される。
【００３５】以上のこの図形描画装置によれば、図１の
図形描画装置がドッド単位で処理を行なっていたのに比
べ行単位で太線化した図形を描画できるので、太線化に
要する時間を短縮できる。
図形描画装置がドッド単位で処理を行なっていたのに比
べ行単位で太線化した図形を描画できるので、太線化に
要する時間を短縮できる。
【００３６】図５は、第３の発明の一実施例を示すブロ
ック図である。この図形描画装置が図３の図形描画装置
と異なるところは、第２のドットマトリックス２′が省
略されていることと、アドレスカウンタ２２からドット
マトリックス１′にデータを書込むためのアドレスを与
えていることである。その他の回路については、図３と
同様であり、同一符号を付し、その説明は適宜省略す
る。
ック図である。この図形描画装置が図３の図形描画装置
と異なるところは、第２のドットマトリックス２′が省
略されていることと、アドレスカウンタ２２からドット
マトリックス１′にデータを書込むためのアドレスを与
えていることである。その他の回路については、図３と
同様であり、同一符号を付し、その説明は適宜省略す
る。
【００３７】動作において、ＯＲゲート２４は、元の図
形のドット位置データを上下左右に１ドットずつシフト
した位置データの論理和をとり、結果をドットマトリッ
クス１′に与える。アドレスカウンタ２２は、元のドッ
トの位置データがシフトレジスタＲy から出力された場
合には、書込のシフトレジスタとしてシフトレジスタＲ
y-1 を選択する。シフトレジスタＲy-1 に書込むように
したのは、次の理由による。
形のドット位置データを上下左右に１ドットずつシフト
した位置データの論理和をとり、結果をドットマトリッ
クス１′に与える。アドレスカウンタ２２は、元のドッ
トの位置データがシフトレジスタＲy から出力された場
合には、書込のシフトレジスタとしてシフトレジスタＲ
y-1 を選択する。シフトレジスタＲy-1 に書込むように
したのは、次の理由による。
【００３８】前述したように或る行の結果を得るには、
その行およびその前後の行の元のデータが必要である。
すなわちｙ行の結果を得るにはｙ−１行のデータも必要
である。したがって、得られた結果をシフトレジスタＲ
y に格納することはできないが、１行前のシフトレジス
タＲy-1 ならば他の行へ影響を及ぼすことがないからで
ある。
その行およびその前後の行の元のデータが必要である。
すなわちｙ行の結果を得るにはｙ−１行のデータも必要
である。したがって、得られた結果をシフトレジスタＲ
y に格納することはできないが、１行前のシフトレジス
タＲy-1 ならば他の行へ影響を及ぼすことがないからで
ある。
【００３９】したがってアドレスカウンタ２２がアドレ
スｙを指定した場合には、ＯＲゲート２４から Ｒy-1 ｏｒ Ｒy 右 ｏｒ Ｒy 左 ｏｒ Ｒy+1 が出力される。このデータはシフトレジスタＲy-1 に格
納される。ここで、Ｒy 右およびＲy 左は各シフトレジ
スタの内容を右左にシフトしたものである。
スｙを指定した場合には、ＯＲゲート２４から Ｒy-1 ｏｒ Ｒy 右 ｏｒ Ｒy 左 ｏｒ Ｒy+1 が出力される。このデータはシフトレジスタＲy-1 に格
納される。ここで、Ｒy 右およびＲy 左は各シフトレジ
スタの内容を右左にシフトしたものである。
【００４０】次のサイクルでアドレスカウンタ２２がｙ
＋１を指定した場合には、ＯＲゲート２４から Ｒy ｏｒ Ｒy+1 右 ｏｒ Ｒy+1 左 ｏｒ Ｒy+2 が出力される。これがシフトレジスタＲy に格納され
る。
＋１を指定した場合には、ＯＲゲート２４から Ｒy ｏｒ Ｒy+1 右 ｏｒ Ｒy+1 左 ｏｒ Ｒy+2 が出力される。これがシフトレジスタＲy に格納され
る。
【００４１】ただし、対象となる図形の周囲に１ドット
だけ太くする場合には、その対象となる図形を１ドット
だけ所定の位置より下側にずらしておく必要がある。
だけ太くする場合には、その対象となる図形を１ドット
だけ所定の位置より下側にずらしておく必要がある。
【００４２】以上の図５の実施例によれば図３に示した
第２のドットマトリックスは不要となるため、メモリの
使用効率が向上しコストを低減できる。
第２のドットマトリックスは不要となるため、メモリの
使用効率が向上しコストを低減できる。
【００４３】図６は、第１のドットマトリックスにおけ
る元の図形の配置および発生される図形の配置との関係
を示したものである。元の図形に対しｎ重の太さを付加
する場合には、発生される図形の上下左右にそれぞれｎ
ドット分大きいエリアをもっていなければならない。元
となる図形をそのエリアの中央に描画し、図３および図
５で示した方法で１重ずつ周囲を太らせていけば所望の
太さの図形を得ることができる。
る元の図形の配置および発生される図形の配置との関係
を示したものである。元の図形に対しｎ重の太さを付加
する場合には、発生される図形の上下左右にそれぞれｎ
ドット分大きいエリアをもっていなければならない。元
となる図形をそのエリアの中央に描画し、図３および図
５で示した方法で１重ずつ周囲を太らせていけば所望の
太さの図形を得ることができる。
【００４４】
【発明の効果】以上の第１の発明では、第２のメモリ
の、第１のメモリで最初に指定されたアドレスに隣接す
るアドレスには、第１のメモリで最初に指定されたアド
レスのデータのうち所定の値のものが書き込まれ、第１
のメモリに記憶されていた図形が拡大される。例えばこ
れを繰返すことにより、線幅を所望の量だけ太くするこ
とができる。この処理はハードウェア的に、所定のタイ
ミング信号に基づいて行なうことができるので、高速に
行なえる。
の、第１のメモリで最初に指定されたアドレスに隣接す
るアドレスには、第１のメモリで最初に指定されたアド
レスのデータのうち所定の値のものが書き込まれ、第１
のメモリに記憶されていた図形が拡大される。例えばこ
れを繰返すことにより、線幅を所望の量だけ太くするこ
とができる。この処理はハードウェア的に、所定のタイ
ミング信号に基づいて行なうことができるので、高速に
行なえる。
【００４５】第２の発明では、第１のシフトレジスタの
全てについて処理を行なった後の第２のシフトレジスタ
内に、第１のシフトレジスタに格納されていたデータが
表す図形が、シフトレジスタの配列された方向に拡大さ
れた図形を表すデータを得ることができる。したがっ
て、たとえば文字の線幅などを、シフトレジスタの配列
方向に太らせることができる。この処理はハードウェア
的に、所定のタイミング信号に基づいて行（または列）
単位で行なうことができるので、高速である。
全てについて処理を行なった後の第２のシフトレジスタ
内に、第１のシフトレジスタに格納されていたデータが
表す図形が、シフトレジスタの配列された方向に拡大さ
れた図形を表すデータを得ることができる。したがっ
て、たとえば文字の線幅などを、シフトレジスタの配列
方向に太らせることができる。この処理はハードウェア
的に、所定のタイミング信号に基づいて行（または列）
単位で行なうことができるので、高速である。
【００４６】第３の発明では、シフトレジスタの全てに
ついて処理を行なった後には、シフトレジスタに最初に
格納されていたデータが表す図形が、シフトレジスタの
配列された方向に拡大された図形を表すデータを得るこ
とができる。したがって、たとえば文字の線幅などを、
シフトレジスタの配列方向に太らせることができる。こ
の場合、シフトレジスタを２組用意することは不要で必
要な記憶容量を削減できる。またこの処理はハードウェ
ア的に、所定のタイミング信号に基づいて行（または
列）単位で行なうことができるので、高速である。
ついて処理を行なった後には、シフトレジスタに最初に
格納されていたデータが表す図形が、シフトレジスタの
配列された方向に拡大された図形を表すデータを得るこ
とができる。したがって、たとえば文字の線幅などを、
シフトレジスタの配列方向に太らせることができる。こ
の場合、シフトレジスタを２組用意することは不要で必
要な記憶容量を削減できる。またこの処理はハードウェ
ア的に、所定のタイミング信号に基づいて行（または
列）単位で行なうことができるので、高速である。
【図１】第１の発明の図形描画装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１のタイミングカウンタから出力されるタイ
ミング信号の波形図である。
ミング信号の波形図である。
【図３】第２の発明の一実施例を示すブロック図であ
る。
る。
【図４】図３の各回路に与えられるクロック信号の波形
図である。
図である。
【図５】第３の発明の図形描画装置の一実施例を示すブ
ロック図である。
ロック図である。
【図６】第１のドットマトリックスにおける元の図形と
太線化する領域との関係を示す図である。
太線化する領域との関係を示す図である。
【図７】太線化の概念を説明するための図である。
【図８】従来の太線化方法を説明するための図である。
１ 第１のドットマトリックス ２ 第２のドットマトリックス ３ タイミングカウンタ ４ 水平アドレスカウンタ ５ 垂直アドレスカウンタ ６ 水平垂直アドレス発生器 ７ 表示装置 ２１ 出力バッファ ２２ アドレスカウンタ ２３ａ〜２３ｄ 遅延レジスタ Ａ１〜Ａ１０ ＡＮＤゲート Ｏ１，Ｏ２，２４ ＯＲゲート
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 5/00 G09G 5/24 630 H04N 1/387 B41J 2/485 - 2/515
Claims (3)
- 【請求項１】 第１のタイミング信号と、前記第１のタ
イミング信号の周波数以上の周波数の第２のタイミング
信号とを発生するタイミングカウンタと、 各々ドットマトリクスを記憶可能な第１および第２のメ
モリと、 第１のタイミング信号に応答して、前記第１のメモリの
各アドレスを順次指定する第１のアドレス発生回路と、 前記第１のアドレス発生回路からのアドレスを受け、前
記第２のタイミング信号に応答して、前記第２のメモリ
の、前記アドレスに隣接するアドレスを所定の順序で選
択して出力する第２のアドレス発生回路とを含み、 前記第２のメモリは、前記第２のタイミング信号に応答
して、前記第１のメモリの前記アドレスから読出される
データのうち所定の値のもののみを、前記第２のアドレ
ス発生回路の発生するアドレスに書込み、 さらに、前記第２のメモリに記憶したデータのうち前記
所定の値のものを前記第１のメモリに与える手段を含む
ことを特徴とする図形描画装置 。 - 【請求項２】 複数の第１のシフトレジスタと、 複数の第２のシフトレジスタと、 各前記第１のシフトレジスタを順次に指定するアドレス
発生回路と、 前記第１のシフトレジスタのうち、前記アドレス発生回
路の発生するアドレスにより指定されるシフトレジスタ
と、当該シフトレジスタの前後のシフトレジスタとから
データをそれぞれ順次に読出す出力バッファと、 前記出力バッファの出力するデータに対して所定の論理
和演算を行なって、論理演算後のデータを出力する論理
和回路とを含み、 前記複数の第２のシフトレジスタの、前記アドレス発生
回路の発生するアドレスに対応するシフトレジスタが、
前記論理和回路の出力を順次格納することを特徴とする
図形描画装置 。 - 【請求項３】 各々が入力端および出力端を有する複数
のシフトレジスタと、 各前記シフトレジスタを順次に指定するアドレス発生回
路と、 前記シフトレジスタのうち、前記アドレス発生回路の発
生するアドレスにより 指定されるシフトレジスタと、当
該シフトレジスタの前後のシフトレジスタとからデータ
をそれぞれ出力端から順次に読出す出力バッファと、 前記出力バッファの出力するデータに対して所定の論理
和演算を行なって、論理演算後のデータを出力する論理
和回路とを含み、 前記複数のシフトレジスタの、前記アドレス発生回路の
発生するアドレスに対応するシフトレジスタが、前記論
理和回路の出力を前記入力端から順次格納することを特
徴とする図形描画装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3334926A JP2824708B2 (ja) | 1991-12-18 | 1991-12-18 | 図形描画装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3334926A JP2824708B2 (ja) | 1991-12-18 | 1991-12-18 | 図形描画装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05165949A JPH05165949A (ja) | 1993-07-02 |
| JP2824708B2 true JP2824708B2 (ja) | 1998-11-18 |
Family
ID=18282789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3334926A Expired - Fee Related JP2824708B2 (ja) | 1991-12-18 | 1991-12-18 | 図形描画装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2824708B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024584A (ja) * | 1983-07-20 | 1985-02-07 | 富士通株式会社 | 太文字作成方式 |
-
1991
- 1991-12-18 JP JP3334926A patent/JP2824708B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05165949A (ja) | 1993-07-02 |
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Legal Events
| Date | Code | Title | Description |
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