JPH0432592B2

JPH0432592B2 -

Info

Publication number: JPH0432592B2
Application number: JP58106255A
Authority: JP
Priority date: 1983-06-14
Filing date: 1983-06-14
Publication date: 1992-05-29
Also published as: JPS59231984A

Description

【発明の詳細な説明】産業上の利用分野本発明は、ビデオテツクス、テレテキスト等の
文字・画像表示システムにおける表示部に適用し
て好適な表示装置に関する。

背景技術とその問題点従来、ビデオテツクス、テレテキスト等の文
字・画像表示システムにおいては、輝度情報を蓄
えるための表示メモリ（ビデオRAM）を持つて
いる。そして、この表示メモリにおいて１画面分
すべての表示データを消去する（データを“０”
とする）ことがある。これをソフトウエアで処理
するためには、非常に多くの処理時間を要するこ
ととなるため、従来はハードウエアで処理されて
いる。即ち、表示メモリを１垂直期間（1V）書
き込み状態とし、バスドライバ用（スリーステー
ト）ICでデータバスに“０”を出力し、一画面
分の消去を行なうのである。

しかし、このハードウエアで処理するものにお
いては、データを“０”にするためだけにスリー
ステートのデータ発生回路が必要で、特に表示メ
モリの構成が８ビツト単位、16ビツト単位と多く
なるにつれて、このデータ発生回路もその分だけ
多く必要となり、回路規模が拡大する欠点があ
る。

発明の目的本発明は斯る点に鑑みてなされたもので、機能
低下を招くことなく回路構成が簡単となるように
したものである。

発明の概要表示メモリ４と、出力のハイインピーダンス状
態を取り得る第１のインバータ回路５と、第２の
インバータ回路７とを設け、表示メモリ４のデー
タ端子と、第１のインバータ回路５の出力端子
と、第２のインバータ回路７の入力端子とが、共
通のデータバス６に接続されると共に、そのデー
タバス６が抵抗８を通じて電源＋Ｂに接続され、
書き込み時には、表示データを第１のインバータ
回路５を介して表示メモリ４に供給して書き込み
を行い、読み出し時には、表示メモリ４よりデー
タを読み出し、そのデータを第２のインバータ回
路７に供給して表示データを得て、これに基づい
て表示を行い、消去時には、第１のインバータ回
路５の出力をハイインピーダンス状態にすると共
に、表示メモリ４を書き込み状態にするものであ
る。

これによつて、表示メモリ４のデータはその入
出で反転され、消去時は“０”を書き込むのでは
なく、“１”を書き込むことに成り、電源＋Ｂに
接続した抵抗８だけで行えるものである。

実施例以下、図を参照しながら、本発明の一実施例に
ついて説明しよう。

同図において、１はアドレスセレクタを示し、
CPU（図示せず）からのメモリアクセスのための
アドレス信号CPUADと、後述するドツトカウン
タ及びラインカウンタで発生されるアドレス信号
DISADとを切換えるためのものである。CPUか
らのアドレス信号CPUADは、このアドレスセレ
クタ１の端子Ａに供給される。

また、２はドツトカウンタを示し、読み出し用
の水平方向のアドレス信号を発生するものであ
る。このドツトカウンタ２のクロツク端子CKに
は表示クロツクCLKが供給され、そのクリア端
子CLRには水平同期信号_Dが供給され、水平同
期信号_Dを基準として表示クロツクCLKをカウ
ントすることで水平方向のアドレス信号が得られ
る。

また、３はラインカウンタを示し、読み出し用
の垂直方向のアドレス信号を発生するものであ
る。このラインカウンタ３のクロツク端子CKに
は水平同期信号_Dが供給され、そのクリヤ端子
CLRには垂直同期信号_Dが供給され、垂直同期
信号_Dを基準として水平同期信号_Dをカウント
することで垂直方向のアドレス信号が得られる。

ドツトカウンタ２及びラインカウンタ３で得ら
れる夫々水平方向及び垂直方向のアドレス信号は
合せてアドレス信号DISADとされ、アドレスセ
レクタ１のＢ側の端子に供給される。

また、４は表示メモリを示し、一画面分の表示
データ（パターン信号）を記憶するためのメモリ
である。この表示メモリ４のアドレス端子Ａに
は、アドレスセレクタ１の出力端子Ｙに得られる
アドレス信号が供給される。

また、５はパスドライバを示し、その入力端子
ＡにはCPUより表示データDATAが供給され、
その出力端子に得られる出力はデータバス６を
介して表示メモリ４のデータ端子Ｄに供給され
る。この場合、書き込み時だけ、出力端子に反
転された表示データが出力されるように
制御される。尚、書き込み時以外は出力端子は
ハイインピーダンス状態とされる。

また、７はパラレル／シリアル変換用シフトレ
ジスタである。そのデータ端子Ｄには表示メモリ
４より読み出されたパラレルデータが供給され
る。また、そのクロツク端子CKには表示クロツ
クCLKが供給されると共に、ロード端子Ｌには
ドツトカウンタ２よりロード信号が供給される。
そして、このシフトレジスタ７の出力端子_Hに
は反転され、かつシリアルデータに変換された表
示データDATA′（パターン信号）が得られる。

また、データバス６の各ラインは抵抗８を介し
て電源＋Ｂに接続される。

また、９は表示メモリ４の書き込み／読み出し
制御回路を示し、CPUからのアクセス信号
CPUAC及びドツトカウンタ２、ラインカウンタ
３からのアドレス信号DISADが供給される。こ
の制御回路９の端子及びには、夫々読み
出し信号及び書き込み信号が得られ、表示メモリ
４の端子及びに供給され、夫々読み出し
状態及び書き込み状態とされる。表示メモリ４は
通常読み出し状態におかれる。また、この制御回
路９の端子Ｓにはスイツチング信号が得られ、ア
ドレスセレクタ１の端子Ｓ及びバスドライバ５の
端子に制御信号として供給される。

この場合、表示メモリ４が読み出し状態とされ
るとき、アドレスセレクタ１は、その出力端子Ｙ
に入力端子Ｂに供給されるアドレス信号DISAD
が得られるように制御され、また、バスドライバ
５はその出力端子がハイインピーダンス状態と
なるように制御される。また、CPUからのアク
セス信号CPUACに基づき表示メモリ４が書き込
み状態とされるとき、アドレスセレクタ１は、そ
の出力端子Ｙに入力端子Ａに供給されるアドレス
信号CPUADが得られるように制御され、またバ
スドライバ５は、その出力端子に反転された表
示データが得られるように制御される。

また、１０は消去期間発生回路を示し、垂直同
期信号_D及びCPUからの消去命令信号SEが供給
される。そして、この発生回路１０から1V期間
の消去パルスPEが発生され、これが制御回路９
に供給される。このパルスPEの期間、制御回路
９の端子には、書き込み信号が得られ、表示
メモリ４は書き込み状態とされる。また、端子Ｓ
に得られるスイツチング信号により、このパルス
PEの期間、アドレスセレクタ１は、その出力端
子Ｙに入力端子Ｂに供給されるアドレス信号
DISADが得られるように制御され、また、バス
ドライバ５はその出力端子がハイインピーダン
ス状態となるように制御される。

本例は以上のように構成され、以下のように動
作する。

まず、CPUからの表示データDATAを表示メ
モリ４に書き込む時、表示メモリ４には制御回路
９の端子から書き込み信号が供給され、書き
込み状態とされる。そして、この表示メモリ４の
アドレス端子Ａにはアドレスセレクタ１の出力端
子Ｙよりアドレス信号CPUADが供給されると共
に、そのデータ端子Ｄにはバスドライバ５の出力
端子より反転された表示データが供給
される。そして、表示メモリ４にはアドレス信号
CPUADに基づいて反転された表示データ
が順次書き込まれる。

次に、表示メモリ４よりデータを読み出す時、
表示メモリ４には制御回路９の端子から読み
出し信号が供給され、読み出し状態とされる。そ
して、この表示メモリ４のアドレス端子Ａにはア
ドレスセレクタ１の出力端子Ｙよりアドレス信号
DISADが供給される。従つて、この表示メモリ
４の端子Ｄにはアドレス信号DISADに基づいて
表示データが順次読み出されて得られ、
これがシフトレジスタ７のパラレルデータ端子Ｄ
に供給される。そして、このシフトレジスタ７の
出力端子_Hには、反転されてCPUにおける論理
データに戻され、かつシリアルデータに変換され
た表示データ（パターン信号）DATA′が得られ
る。そして、この表示データDATA′に基づいて
所定の表示が行なわれる。

また、表示メモリ４の内容を消去するときに
は、CPUより消去命令信号SEが消去期間発生回
路１０に供給され、この発生回路１０より制御回
路９には1Vの消去パルスPEが供給される。そし
て、この消去パルスPEの期間、表示メモリ４に
は制御回路９の端子より書き込み信号が供給
され、書き込み状態とされる。そして、この表示
メモリ４のアドレス端子Ａにはアドレスセレクタ
１の出力端子Ｙよりアドレス信号DISADが供給
される。また、この期間、バスドライバ５の出力
端子はハイインピーダンス状態とされる。デー
タバス６の夫々のラインは抵抗８を介して電源＋
Ｂに接続されているので、この期間表示メモリ４
にはアドレス信号DISADに基づいて“１”のデ
ータが書き込まれる。上述したようにCPUから
の表示データDATAは、表示メモリ４に反転さ
れた状態（）で書き込まれ、かつ読み出
し時に再び反転されるようになされているので、
この表示メモリ４に“１”のデータが書き込まれ
るということは、見かけ上表示メモリ４の内容が
消去されたことと同じ状態となる。

このように本例によれば、表示メモリに書き込
まれている表示データを消去するのに使用される
データ発生回路として抵抗だけで構成でき、従来
のようにスリーステートのデータ発生回路等が必
要でなく、回路構成が簡単となる。また、回路構
成が簡単となることにより、実装上有利となると
共にLSI化も有効となる。

また、本例によれば、データバス６に抵抗８が
接続されるので、データラインのインピーダンス
が低くなり、雑音に対しても強いものとなる。

発明の効果以上述べた本発明によれば、表示メモリ上のデ
ータをその入出力で反転するようにし、消去時は
“０”を書き込むのでなく、“１”を書き込むよう
にし、そのデータ発生を抵抗だけ行なえるように
したものである。従つて、従来のようにスリース
テートのデータ発生回路等が必要でなく回路構成
が簡単となり、実装上有利となると共にLSI化も
有利となる。また、データ発生用の抵抗がデータ
バスに接続され、データラインのインピーダンス
が低くなるので、雑音に対しても強いものとな
る。

【図面の簡単な説明】

図は本発明の一実施例を示す構成図である。１
はアドレスセレクタ、４は表示メモリ、５はバス
ドライバ、６はデータバス、７はパラレル／シリ
アル変換用シフトレジスタ、８は抵抗、９は読み
出し／書き込み制御回路、１０は消去期間発生回
路である。

Claims

【特許請求の範囲】１表示メモリと、出力のハイインピーダンス状態を取り得る第１
のインバータ回路と、第２のインバータ回路とを設け、上記表示メモリのデータ端子と、上記第１のイ
ンバータ回路の出力端子と、上記第２のインバー
タ回路の入力端子とが、共通のデータバスに接続
されると共に、該データバスが抵抗を通じて電源
に接続され、書き込み時には、表示データを上記第１のイン
バータ回路を介して上記表示メモリに供給して書
き込みを行い、読み出し時には、上記表示メモリよりデータを
読み出し、そのデータを上記第２のインバータ回
路に供給して上記表示データを得て、これに基づ
いて表示を行い、消去時には、上記第１のインバータ回路の出力
をハイインピーダンス状態にすると共に、上記表
示メモリを書き込み状態にするようにしたことを
特徴とする表示装置。