JPS60233689A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はマスクスキャン型表示装置の表示用画像デー
タを記憶するのに用いられる画像メモリ装置に関するも
のである。

従来例の構成とその問題点 近年、コンピュータを使用した機器において、処理され
るデータを視覚的に訴える方法として、陰極線管表示装
置に代表されるマスクスキャン型表示装置による図形表
示が盛んに行なわれるようになった。マスクスキャン型
表示装置においては画素と呼ばれる表示画面上の画像の
各点（以下単に画素と称する）にそれぞれ対応するメモ
リ内の画像データを、画面の走査に同期して順番に読み
出して表示画面上に画素として出力することで図形を表
示する。一般に、１画素を画面上に表示する時間は、画
像メモリ装置がメモリから画像データを読み出す時間に
比べて短いことが多く、このため数画素分の画像データ
をまとめて読み出せる構成のメモリを用い、画面の走査
に同期して１画素ずつ表示装置に出力するように画像メ
モリ装置を構成することが行なわれている。また、図形
が単に画素の有無で表示される場合には１画素あたり１
ビツトの画像データをもつが、画素の濃淡・色調なども
表示される場合には１画素は複数ビットの画像データを
持つ必要がある。このような用途には、複数のメモリを
持ち、１画素の画像データの各ビットを別個のメモリに
記憶しておき、それから同時に画像データを読み出すよ
うに構成された画像メモリ装置が用いられる。

画像メモリに記憶された画像データに対し、書き込み・
修正・消去などの描画を行なう動作（以下単に描画動作
と称する）は、論理演算回路で構成された描画処理回路
によって、メモリから描画する部分に対応するデータ記
憶部の画像データを読み出し、変更して再びメモリ内の
同じデータ記憶部に書き込むという一連の動作で行なわ
れる。

この動作は、上記のように、１画素の画像データが複数
組のメモリに記憶されている画像メモリ装置においては
、それぞれのメモリに対して別個に行なわなくてはなら
ない。また、同じデータ記憶部にある複数個の画素の画
像データに対応する全ビットに対し同時に書き込み動作
を行なうことから、描画が行なわれない画素に対応した
ビットについては、読み出されたデータをそのまま書き
込まなければならない。

以下図面を参照しながら従来の画像メモリ装置について
説明する。第１図は従来の画像メモリ装置のブロック図
である。図において、Ｉａ、ｌｂ。

ｌｃは、それぞれアドレス入力端子と、任意のアドレス
に対する複数ビットからなるデータ記憶部の各ビットに
ついて独立なデータ入力端子と、各ビットについて独立
なデータ出力端子と、各ビ・２ト共通の書き込み制御入
力端子とを備えたメモリである。２ａ、２ｂ、２ｃはそ
れぞれ上記メモリｌａ、ｌｂ、ｌｃのデータ出力端子に
接続されるデータ出力線である。３ａ、３ｂ、３ｃは、
データ入力端子と、データ出力端子と、制御信号入力端
子とを備えたゲートである。４は、アドレス出力端子と
、データ入出力端子と、メモリ選択信号出力端子と、読
み出し制御信号出力端子と書き込み制御信号出力端子と
を備えた描画処理回路である。５はデータ入出力線であ
り、上記メモリｌａ。

ｌｂ、ｌｃの各データ入力端子と、ゲート３ａ。

３ｂ、３ｃの各出力端子と、描画処理回路４のデータ入
出力端子とに共通に接続される。６は、１組のメモリ選
択信号入力端子と、１個の読み出し制御信号入力端子と
、複数個の読み出し制御信号出力端子とを備えた読み出
し制御回路である。７は、１組のメモリ選択信号入力端
子と、１個の書き込み制御信号入力端子と、複数個の書
き込み制御信号出力端子とを備えた書き込み制御回路で
ある。８はメモリ選択信号線であり、上記描画処理回路
４のメモリ選択信号出力端子と読み出し制御回路６およ
び書き込み制御回路７のそれぞれメモリ選択信号入力端
子とを接続する。９は読み出し制御信号線であり、上記
描画処理回路４の読み出し制御信号出力端子と読み出し
制御回路６の読み出し制御信号入力端子とを接続する。

１０は書き込み制御信号線であり、上記描画処理回路４
の書き込み制御信号出力端子と書き込み制御回路７の書
き込み制御信号入力端子とを接続する。１１ａ。

１１ｂ、ＩＩＣは読み出し制御信号線であり、上記読み
出し制御回路６の読み出し制御信号出力端子とゲート３
ａ、３ｂ、３（、の各制御信号入力端子とをそれぞれ接
続する。１２ａ、１２ｂ、１２ｃは書き込み制御信号線
であり、上記書き込み制御回路７の書き込み制御信号出
力端子とメモリｌａ。

ｌｂ、ｌｃの各書き込み制御信号入力端子とをそれぞれ
接続する。１３ａ、１３ｂ、１３ｃは、複数の画素のデ
ータを同時に入力するデータ入力端子と、１画素ずつ順
次出力する表示信号出力端子と、タイミング信号入力端
子とを備えた表示出力回路であり、上記データ入力端子
にはデータ出力線２ａ、２ｂ、２ｃがそれぞれ接続する
。１４は、複数組の表示信号入力端子と、１組の同期信
号入力端子とを備えた表示装置である。１５　ａ、　１
５ｂ。

１５ｃは表示信号線であり、上記表示出力回路１３ａ。

１３ｂ、１３ｃの各表示信号出力端子と表示装置１４の
表示信号入力端子とをそれぞれ接続する。

１６は、１組のアドレス出力端子と、１組の表示タイミ
ング信号出力端子と、１組の同期信号出力端子とを備え
た表示タイミング回路である。１７は、２組の入力端子
と、１組の出力端子とを備えた切替回路である。１８は
表示アドレス線であり、上記表示タイミング回路１６の
アドレス出力端子と切替回路１７の一方の入力端子とを
接続する。

１９は描画アドレス線であり、上記描画処理回路４のア
ドレス出力端子と切替回路１７のもう一方の入力端子と
を接続する。２ｏはアドレス線であり、上記切替回路１
７の出力端子とメモリｌａ。

ｌｂ、ｌｃの各アドレス入力端子に共通に接続される。

２１は表示タイミング信号線であり、上記表示タイミン
グ回路１６の表示タイミング信号出力端子と表示出力回
路１３．ａ、１３ｂ、１３ｃの各タイミング信号入力端
子に共通に接続される。

２２は同期信号線であり、上記表示タイミング回路１６
の同期信号出力端子と表示装置１４の同期信号入力端子
とを接続する。２３は中央演算処理装置（以下ＣＰＵと
略す）である。２４はＣＰＵバスであり、（１：ＰＵ２
３と描画処理回路４とを接続する。

以上のように構成されたメモリ装置について以下その動
作を説明する。まず表示動作の場合、切替回路１７は、
表示アドレス線１８が入力となっ二いる。表示タイミン
グ回路１６は表示アドレス。

表示タイミング信号、同期信号をそれぞれ発生する。表
示アドレスは表示アドレス線１８．切替回路１７．アド
レス線２０を経由してメモリｌａ。

ｌｂ、ｌｃに入力される。メモリｌａ、ｌｂ、ｌｃはそ
れぞれ表示アドレスに対応した数画素分の画像データを
、データ出力線２ａ、２ｂ、２ｃを経由し表示出力回路
１３　ａ、１３　ｂ、１３　ｃにそれぞれ出力する。表
示出力回路１３　ａ　、　１３　ｂ　、　１３　ｃは、
上記表示タイミング回路１６から表示タイミング信号線
２１を経由して入力された表示タイミング信号によって
、それぞれ上記数画素分の画像データを１画素分ずつ表
示信号に変換し、表示信号線１５ａ、１５ｂ、１５ｃを
経由して表示装置１４に出力する。表示装置１４は、表
示タイミング回路１６から同期信号線２２を経由して入
力された同期信号によって制御された走査を行ない、そ
れにより上記表示信号を画素として画面に表示する。

以上の動作の繰り返しにより図形表示が行なわれる。

つぎに、描画動作の場合、切替回路１７は描画アドレス
線１９が入力となっている。描画処理回路４は、ＣＰＵ
２３からＣＰＵバス２４を経由して入力された動作指令
信号により描画アドレスを発生し、描画アドレス線１９
．切替回路１７．アドレス線２０を経由してメモリｌａ
、ｌｂ、ｌｃに入力される。メモリｌａ、ｌｂ、ｌｃは
それぞれ描画アドレスに対応した数画素分の画像データ
を、データ出力１！２ａ、２ｂ、２ｃを経由しゲート３
ａ、３ｂ、３ｃに出力する。また描画処理回路４はメモ
リ選択信号をメモリ選択信号線８を経由して読み出し制
御回路６．書き込み制御回路７に出力する。さらに描画
処理回路４は、読み出し制御信号を読み出し制御信号線
９を経由して読み出し制御回路６に出力する。読み出し
制御回路６は、上記メモリ選択信号および読み出し制御
信号にもとづき読み出し制御信号を発生し、読み出し制
御信号線１１ａ、ｌｌｂ、ｉｌｃを経由してゲート３ａ
、３ｂ、３ｃのうち１つに出力する。これによりゲー）
３ａ、３ｂ、３ｃのうちの１つが開き、上記画像データ
のうち１つがデータ入出力線５を経由して描画処理回路
４に入力される。つぎに、描画処理回路４は読み出し制
御信号を停止し、これにより読み出し制御回路６からの
読み出し制御信号も停止し、ゲー）３ａ、３ｂ、３ｃが
全て閉じられる。描画処理回路４はＣＰＵ２３からの動
作指令信号にもどづき、入力された数画素分の画像デー
タのうち、描画が必要な画素に対応するビットのみを変
更し、新しい画像データとしてデータ入出力線５を経由
してメモリｌａ、ｌｂ。

１ｃに出力する。さらに描画処理回路４は書き込み制御
信号を発生し、書き込み制御信号線１０を経由して書き
込み制御回路７に出力する。書き込み制御回路７は、上
記メモリ選択信号および書き込み制御信号にもとづき書
き込み制御信号を発生し、書き込み制御信号線１２ａ、
１２ｂ、１２ｃを経由してメモリ、ｌａ、ｌｂ、ｌｃの
うち１つに出力する。これによりメモリｌａ、ｌｂ、ｌ
ｃのうちの１つに、描画処理回路４からデータ入出力線
５を経由して入力された新しい画像データが書き込まれ
記憶される。その後描画処理回路４は上記書き込み制御
信号を停止し、メモリ選択信号を変更して、以上述べた
一連の動作を１つの描画アドレスについて１画素の画像
データのビット数だけ繰り返し行なう。

第２図は第１図のメモリ装置の描画動作におけるタイミ
ング図である。なお図中、番号を付した信号はそれぞれ
第１図における同一番号の信号線を通る信号もしくはメ
モリ内のデータ記憶を示す。

ｔｌ、ｔ２．ｔ３．ｔ４．ｔ５．ｔ６は時間である。時
間ｔｌからｔ６までの間を通じて、アドレス線２０には
、第１図の描画処理回路４から出力される同一の描画ア
ドレスがある０時間ｔ１からｔ２．ｔ３からｔ４．ｔ５
からｔらには、メモリ選択信号線８にそれぞれ異なるメ
モリ選択信号がある。時間ｔ、、ｔ３．ｔ６においては
読み出し制御信号線９に読み出し制御信号が出力されて
おり、これにより読み出し制御信号線１１　ａ、　Ｉｌ
ｂ。

ｌＩＣには別々の時間に読み出し制御信号が出力される
。時間ｔ２．ｔ４．ｔ６においては書き込み制御信号線
１０に書き込み制御信号が出力されており、これにより
書き込み制御信号線１２ａ。

１２ｂ、１２Ｃには別々の時間に書き込み制御信号が出
力される。

データ線５には、時間ｔ、、ｔ２．ｔ３においてそれぞ
れ第１図のメモリｌａ、ｌｂ、ｌｃから読み出された画
像データが出力され、それぞれの画像データが第１図の
描画処理回路４によって変更された新しい画像データが
ｔ２．ｔ４．ｔ６で出力され、メモリｌａ、Ｉｂ、ｌｃ
に書き込まれ記憶される。

このように、上記のような構成の画像メモリ装置におい
ては、各画素が複数ビットの画像データである場合、描
画動作はメモリｌａ、ｌｂ、ｌｃからのデータの読み出
−し、メモリｌａ、ｌｂ、ｌｃへのデータの書き込みと
いう一連の動作をビットの数だけ繰り返す必要があり、
描画速度を低下させてしまうという問題点を有していた
。また速度向上のためには、第１図に示される描画処理
回路４を画像データのビット数と同じだけの個数備えた
画像メモリ装置の例があるが、その場合は装置の価格や
大きさが増大するといった問題点を有していた。

発明の目的 この発明は上記従来の問題点を解消するもので、価格や
大きさを増大させることなく、従来より高速な描画動作
を行なうことができる画像メモリ装置を提供することを
目的とする。

発明の構成 この発明による画像メそり装置は、複数ビットのデータ
記憶部に対し各ビット独立の書き込み制御端子を持つメ
モリと、描画するデータのビット位置を示す信号を発生
する描画処理回路と、上記描画信号に対するビットに書
き込み信号を発生する書き込み制御回路と、描画するデ
ータを保持するデータ保持回路とを備えたものであり、
任意の１画素の修正はメモリ内のデータを読み出すこと
なく、修正するビットにのみ書き込み信号を送出し、１
画素を構成するビット数に関係なく１回の書き込みで行
なえることにより、高速な描画動作を安価に実現するこ
とのできるものである。

実施例の説明 以下この発明の一実施例について図面を参照しながら説
明する。第３図はこの発明の一実施例におけるメモリ装
置のブロック図を示すものである。

なお図中、第１図と同一の番号を付したものは同一の機
能を有するものであり、その説明は省略する。図におい
て、２５　ａ、２５　ｂ、２５　ｃは、１組のアドレス
入力端子と、任意のアドレスに対する複数ビットからな
るデータ記憶部の各ビットについて独立な１組のデータ
入力端子と、各ビットについて独立な１組のデータ出力
端子と、各ビ・２トについて独立な１組の書き込み制御
信号入力端子とを備えたメモリである。２６は、各ビッ
トについて独立な１組の描画信号入力端子と、各ビット
について独立な１組の書き込み制御信号出力端子と、１
個の書き込み制御信号入力端子とを備えた書き込み制御
回路である。２７は描画信号線であり、上記描画処理回
路４のデータ入出力端子と書き込み制御回路２６の描画
信号入力端子とを接続する。２８は書き込み制御信号線
であり、上記書き込み制御回路２６の書き込み制御信号
出力端子とメモリ２５ａ、２５．ｂ、、２５ｃの各書き
込み制御信号入力端子とを共通に接続する。２９は複数
組のデータ出力端子を備えたデータ保持回路である。３
０ａ、３０ｂ、３０ｃはデータ入力であり、上記データ
保持回路２９のデータ出力端子とメモリ２５ａ、２５ｂ
、’２５ｃの各データ入力端子とをそれぞれ接続する。

ＣＰＵバス２４は、ＣＰＵ２３と、描画処理回路４と、
データ保持回路２９とに接続される。

以上のように構成されたメモリ装置において、以下その
動作を説明する。なお表示動作については、第１図およ
び第２図を用いて説明を行なった従来のメモリ装置と全
く同様であるので、その説明は省略する。描画動作の場
合、切替回路１７は描画アドレス線１９が入力となって
いる。描画処理回路４は、ＣＰＵ２３からＣＰＵバス２
４を経由して入力された動作指令信号にもとづき描画ア
ドレスを発生し、描画アドレス線１９．切替回路１７、
アドレス線２０を経由しメモリ２５ａ、２５ｂ。

２５ｃのアドレス入力端子に出力される。同時に描画処
理回路４は、描画アドレスに対応するデータ記憶部にあ
る数画素分の画像データのうち、描画が必要な画素に対
応するビットのみを選択する描画信号を発生し、描画信
号線２７を経由して書き込み制御回路２６に出力する。

さらに描画処理回路４は書き込み制御信号を書き込み制
御信号線１０を経由して書き込み制御回路２６に出力す
る。

この時、データ保持回路２９には、予めＣＰＵバス２４
を経由して人力された新しい画像データが保持されてお
り、データ入力線３０ａ、３０ｂ。

３０Ｃを経由してメモリ２５ａ、２５ｂ、２５ｃのデー
タ入力端子に出力されている。書き込み制御回路２６は
、上記描画信号および書き込み制御信号により、描画が
必要な画素に対応するビットのみに書き込み制御信号を
発生し、書き込み制御信号線２８を経由してメモリ２５
　ａ、　２５ｂ、　２５ｃに共通に出力する。これによ
りメモリ２５ａ、２５ｂ。

２５Ｃは、上記描画アドレスに対応するデータ記憶部の
書き込み制御信号が入力されたビットにのみ新しい画像
データをそれぞれ同時に書き込む。

書き込み制御信号が入力されないビットは、以前からの
画像データを記憶し続けている。

第４図は第３図のメモリ装置の描画動作におけるタイミ
ング図である。なお図中、番号を付した信号はそれぞれ
第３図における同一番号の信号線を通る信号もしくはメ
モリ内のデータ記憶を示す。

ｔは時間である。時間【の間、アドレス線２０には第３
図の描画処理回路４から出力される描画アドレスがあり
、描画信号線２７には描画処理回路４から出力される描
画信号がある。またこの間、データ入力線３０　ａ、３
０　ｂ、３０　ｃには第３図のデータ保持回路２９から
の新しい画像データがある。時間ｔにおいて書き込み制
御信号線１０に書き込み制御信号が出力されており、こ
れにより書き込み制御信号線２８のうち、描画信号線２
７には描画信号の出力されているビットに対応するビッ
トにのみ、書き込み制御信号が出力され、メモリの２５
　ａ、２５　ｂ、２５　ｃには、書き込み制御信号が入
力されたビットにのみ、新しい画像データが書き込まれ
る。

この実施例によれば、１画素のデータが複数ビットから
構成され、各ビットがそれぞれ別個のメモリの同一アド
レスに他の画素のデータとともに記憶されているような
画像メモリ装置において、簡単な回路により、１画素を
構成する全ビットを１回の書き込み動作で描画すること
、および描画を行なう画素に対してのみ書き込み動作を
行なうことで読み出し動作を不要にしたことにより、高
速な描画動作を行なえる画像メモリ装置を安価に構成す
ることができる。この実施例と第１図および第２図にお
ける従来例とを比較すると、１画素を構成するビット数
をｎとし、メモリの読み出し時間および書き込み時間が
同一として、この実施例は従来例の２ｎ倍の速度で描画
動作を行なうことが可能である。

なお、以上の説明では、メモリ２５ａ、２５ｂ。

２５Ｇがデータ入力端子とデータ出力端子が独立とした
場合について説明したが、データ入出力が共通なメモリ
と、入力・出力を分離するバッファゲートを用いてもよ
い。

第５図は、この発明の他の実施例を示す回路図である。

図において、３１ａ〜３１βと、任意のアドレスについ
て１ビツトのデータ記憶部をもち、１組のアドレス入力
端子と、１個のデータ入力端子と、１個のデータ出力端
子と、１個の書き込み制御入力端子とを有するメモリで
ある。３２ａ。

３２ｂ、３２ｃはシフトレジスタであり、第３図の実施
例における表示出力回路１３ａ、１３ｂ。

１３Ｃに対応する。３３ａ〜３３１はデータ出力線で、
３３２〜３３ｄはシフトレジスタ３２ａに、３３ｅ〜３
３ｈはシフトレジスタ３２ｂに、３３ｉ〜３３ｉはシフ
トレジスタ３２ｃにそれぞれ接続される。３４は表示装
置である。３５ａ、３５ｂ。

３５Ｃは表示出力線であり、シフトレジスタ３２ａ。

３２ｂ、３２Ｃと表示装置３４とを接続する。３６はグ
ラフィック・ディスプレイ・コントローラ（以下ＧＤＣ
と略す）であり、第３図の画像メモリ装置における描画
処理回路４９表示タイミング回路１６および切替回路１
７と同等の機能を有する。

３７はタイミング発生回路である。３８はＧＤＣタイミ
ング信号線であり、タイミング発生回路３７とＧＤＣ３
６とを接続する。３９は表示タイミング信号線であり、
タイミング発生回路３７とシフトレジスタ３２ａ、３２
ｂ、３２ｃとを接続する。

４０は同期信号線であり、ＧＤＣ３６と表示装置３４と
を接続する。４１はアドレス線であり、メモリ３１ａ〜
３１１とＧＤＣ３６とを接続する。

４２は双方向バッファであり、第３図の画像メモリ装置
における書き込み制御回路２６に相当する。

４３は書き込み制御信号線であり、メモリ３１ａ〜３１
Ｎと双方向バッファ４２とを接続する。４４はプルアン
プ抵抗であり、論理レベル“１”の電圧源と書き込み制
御信号線４３とに接続される。

４５は読み出し制御信号線であり、ＧＤＣ３６と双方向
バッファ４２とに接続される。４６は書き込み制御信号
線であり、ＧＤＣ３６と双方向バッファ４２とに接続さ
れる。４７はデータ保持回路である。４８ａ、４８ｂ、
４８ｃはデータ入力線であり、４８ａはデータ保持回路
４７とメモリ３１ａ〜３１ｄ、４８ｂはデータ保持回路
４７とメモリ３１ｅ〜３１ｈ、４８ｃはデータ保持回路
４７とメモリ３１ｉ〜３１／にそれぞれ接続される。４
９はデータ入出力線であり、ＧＤＣ３６と双方向バッフ
ァ４２とを接続する。５０は中央演算処理装置（ＣＰＵ
）である。５１はＣＰＵバスであり、ＣＰＵ５０とデー
タ３６およびデータ保持回路４７とを接続する。

つぎに、動作を説明する。ＧＤＣ３６は、第１図で説明
した描画処理回路４と同様の動作、すなわちメモリの画
像データを読み出し、描画を行なうビットを修正し、再
びメモリへ画像データを書き込み動作をするように設計
されたものである。

ＧＤＣ３６の動作は、タイミング発生回路３７からＧＤ
Ｃタイミング信号線３８を経由して出力されるタイミン
グ信号を基準にして行なわれる。なお、表示動作につい
ては第３図における画像メモリ装置と同様であるのでこ
れを省略する。

描画動作の場合、ＣＰｔＪ５０はＣＰＵバス５１を通じ
ＧＤＣ３６に動作指示信号を出力する。ＧＤＣ３６は描
画アドレスを発生し、アドレス線４１を経由してメモリ
３１ａ〜３１１ｔに出力する。つぎに、データ３６は読
み出し制御信号を読み出し制御信号線４５を経由して双
方向バッファ４２に出力する。読み出し制御信号が入力
された双方向バッファ４２は、メモリ側の書き込み制御
信号線４３が、プルアップ抵抗４４によって論理レベル
“１″に設定されているため、データ入出力線４９を経
由してＧＤＣ３６に全ビットが論理レベル″１″のデー
タを出力する。

ＧＤＣ３６は、これをメモリから読み出されたデータで
あるとして、描画を行なうビ・ノドのみ論理レベル“０
”、残りは入力されたデータと同じ、すなわち論理レベ
ル“１”としたデータを発生する。そしてＧＤ０３６は
読み出し制御信号を停止し、上記データをデータ入出力
線４９を経由して双方向バッファ４２へ出力する。そし
て、ＧＤＣ３６は書き込み制御信号を書き込み制御信号
線４６を経由して双方向へ出力する。双方向バッファ４
２は、上記データにおける論理レベル“０”、すなわち
描画を行なうビットに対応したビットのみ論理レベル“
０”とした書き込み制御信号を、書き込み制御信号線４
３を経由してメモリ３１８〜３１Ｎに出力する。メモリ
３１ａ〜３１ｊ２は、書き込み制御信号入力端子に論理
レヘル“０”が入力された時のみ書き込み動作を行なう
ように構成されており、論理レベル“０”の書き込み制
御信号が入力されたメモリにのみ、ＣＰＵ５０からＣＰ
Ｕバス５１を経由して予めデータ保持回路４７に保持さ
れ、データ入力線４８ａ、４８ｂ、４８ｃを経由して入
力されている描画データが同時に書き込まれる。

なお、第６図は、第５図の回路におけるＣＰＵ５０の動
作を示すフローチャートである。以下、これについて説
明する。まず、ＣＰＵ５０はＣＰＵバス５１を経由して
ＧＤＣ３６のステータスを読み出す。もしＧＤＣ３６の
ステータスがＣＰＵ５０からの動作指示信号を受け付は
可能であることを示していれば、つぎにＣＰＵ５０はＧ
ＤＣ３６に対し、描画の種類・方向・距離等を示す信号
を出力する。そして、データ保持回路４７に描画するデ
ータをセットした後、ＧＤＣ３６に描画動作の開始信号
を出力する。これによりＧＤＣ３６は描画動作を開始す
ることになる。

この実施例によれば、従来の画像メモリ装置に使用する
ことを前提として設計された描画処理回路もしくはデー
タを使用する場合においても、簡単な回路を用いること
により、１画素を構成する複数個のビットに対し同時に
描画できることから、高速な描画が可能な画像メモリ装
置を安価に構成することができる。１画素を構成するビ
ット数をｎとすると、同一の描画処理装置もしくは（、
ＤＣ従来の画像メモリ装置に使用した場合に比べて描画
速度はｎ倍とすることができる。

なお以上の説明において、双方向バッファ４２およびプ
ルアップ抵抗４４としたものは、ＧＤＣ３６に対して全
ビット同一のデータを出力するための一例であって、こ
れを単方向のバッファおよびゲートの組み合わせとして
も同様の作用および効果を有する。また論理レベル“０
”と論理レベル“１”は便宜的に用いたものであり、信
号の論理レベルの極性を拘束するものではない。

上記の画像メモリ装置の意図するものは、直線・曲線・
閉領域図形等を同一色で高速に描画することであり、具
体的な例としては、第７図のように既に赤で四角形が描
画されている部分（第７図（Ａ））に、黄で三角形を描
画する（第７図（Ｂ））というような場合が考えられる
。この場合には、新たに描画される色は、それまでにそ
の領域が何の色であったかに関係なく、黄のみであり、
必要な情報としてはどの部分を描画するのかということ
になる。

１つのアドレスに４ビツト（＝４ドツト）が対応する場
合を例にとり、第８図のように拡大したものについて詳
しく説明する。今、アドレスａのみを考えると、ビット
３のみが描画によって同図（Ａ）から同図（Ｂ）のよう
に赤→黄に変化する。

従来の装置では、書き込み制御信号を各ビット共通にし
であるために、変化する部分がビ・ノド３だけであって
も、全ビットを再び書き込む必要がある。この場合、変
化しない分がどの色であるべきかは、実際にそのメモリ
を読み出してみなければわからないことになり、当然、
データ入力線とデータ出力線（データ入出力線でも良い
）は各ビット独立でなくてはならない。

これに対し、本発明の画像メモリ装置では、書き込み制
御信号線を各ビット独立にする方法をとっている。した
がって、変化しない部′分が現在何の色であるかは知る
必要がなく、実際に全く変化しない。すなわち、変化す
る部分が何色になるべきかということだけが必要であり
、この装置の意図として変化する部分は全て同じ色にな
るため、データ入力線は各ビットに共通で良いことにな
り、２値画像（モノクロ）の場合には１本で十分である 発明の効果 以上のように、この発明によれば、複数ビットのデータ
記憶部をもつメモリに対し、各ビット独立に書き込み制
御を行なうことにより、描画動作でのメモリからのデー
ラダ読み出しを不要にして高速化することができる。さ
らに同一構成をもつ複数組のメモリに対し１組の描画処
理回路で同時に描画動作を行なえば、１画素を構成する
ビット数が増加しても、描画処理回路を増大する必要が
なく、描画動作に要する時間も変わらないというすぐれ
た効果が得られるものである。

【図面の簡単な説明】

第１図は従来の画像メモリ装置のブロック図、第２図は
第１図の描画動作を示すタイミング図、第３図はこの発
明の一実施例における画像メモ１Ｊ装置のブロック図、
第４図は第３図の描画動作を示すタイミング図、第５図
はこの発明の他の実施例における画像メモリ装置の回路
図、第６図番まＣＰＵの動作を示すフローチャート、第
７図および第８図はそれぞれ描画動作の説明図である。 １３、ｌｂ、ｌｃ・・・メモリ、４・・・描画処理回路
、２５ａ、２５ｂ、２５ｃｍ・−メモリ、２６　・・・
書き込み制御回路、２９・・・データ保持回路、３１８
〜３１Ｎ・・・メモリ、３６・・・グラフィック・ディ
スプレイ・コントローラ（ＧＤＣ）　、４２・・・双方
向ノくソファ、４４・・・プルアップ抵抗、４７・・・
データ保持回路ヱドレ又ＩＩＬ２０＝＝ＤＣ二＝＝Ｘ＝
＝二二８８込と朱・鮪号腺１０−一一−Ｖ−Ｆ−−−−
−＆Ａ号線２７二＝ＤＣ＝＝＝Ｘ＝＝＝二書き込ｈｆｆ
Ｍ号線２Ｂ−−−−Ａ−Ｊ−一一一一一第６図 （Ａ） （Ａ） 第 （Ｂ） １７図 （Ｂ） ３図

Claims (1)

1. 【特許請求の範囲】 （１１任意の１個のアドレスに対し複数ビットからなる
   データ記憶部をもち、少（とも１個のデータ入力端子と
   前記データ記憶部の各ビットに対し独立な複数の書き込
   み制御入力端子とアドレス入力端子とを有するメモリと
   、このメモリのデータ記憶部の各ビットに対し独立な書
   き込み制御信号を出力して前記メモリの複数の書き込み
   制御入力端子へ加えるとともに、書き込むべき前記メモ
   リのアドレスを指定するアドレス信号を出力して前記メ
   モリのアドレス入力端子へ加える描画処理手段と、前記
   描画処理手段により指定されたアドレスの前記メモリの
   データ記憶部に書き込むべき新たなデータを記憶して前
   記メモリのデータ入力端子へ加えるデータ保持回、路と
   を備えた画像メモリ装置。 （２）前記描画処理手段は、前記メモリのデータ記憶部
   の各ビットに対して独立な描画信号および前記メモリの
   データ記憶部の各ビットに対して共通の書き込み制御信
   号とアドレス信号とを発生する描画処理回路と、前記デ
   ータ記憶部の各ビットに対して独立な描画信号と前記デ
   ータ記憶部の各ビットに対して共通の書き込み制御信号
   とにより前記データ記憶部の各ビットに対して独立な書
   き込み制御信号を発生する書き込み制御回路とで構成し
   ている特許請求の範囲第（１１項記載の會画像メモリ装
   置。 （３）前記メモリが複数個あって、前記描画処理手段が
   複数個のメモリに対して共通に書き込み制御信号を与え
   るとともに、前記データ保持回路が前記複数個のメモリ
   に対して書き込むべきデータを独立に与えるようにした
   特許請求の範囲第（１）項記載の画像メモリ装置。 （４）前記メモリは、任意の１つのアドレスに対し１ビ
   ツトのデータ記憶部をもち１個のデータ入力端子と１個
   の書き込み制御端子とアドレス入力端子とを有する複数
   個の単位メモリの各データ入力端子を共通接続して構成
   している特許請求の範囲第（１１項記載の画像メモリ装
   置。 （５）前記書き込み制御回路は、前記メモリの書き込み
   制御入力側において一定の論理レベルとの間に抵抗を接
   続した双方向バッファによって構成している特許請求の
   範囲第＋１１項記載の画像メモリ装置。