JPS63172190A - 画像表示コントロ−ラ - Google Patents
画像表示コントロ−ラInfo
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- JPS63172190A JPS63172190A JP62003466A JP346687A JPS63172190A JP S63172190 A JPS63172190 A JP S63172190A JP 62003466 A JP62003466 A JP 62003466A JP 346687 A JP346687 A JP 346687A JP S63172190 A JPS63172190 A JP S63172190A
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- data buffer
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- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100406879 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) par-2 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｊｌｌｉ’）
本発明のＣＲＴコントローラは表示用データを拡大する
機能を具備している。これにより表示用データを拡大す
るためのＣＰＵによる作業が不要となるので、ＣＰＵの
負担が軽減されるとともに、表示用システム全体として
の処理効率が向上する。
機能を具備している。これにより表示用データを拡大す
るためのＣＰＵによる作業が不要となるので、ＣＰＵの
負担が軽減されるとともに、表示用システム全体として
の処理効率が向上する。
本発明はＣＲＴコントローラに関するものであり、更に
詳しく言えばＣＲＴコントローラによる表示用データの
拡大機能に関するものである。
詳しく言えばＣＲＴコントローラによる表示用データの
拡大機能に関するものである。
第７ｇＪは従来例に係る表示システムを説明する図であ
る。ｌはＣＰＵであり、表示用データを編集した後に表
示用メモリ２の所定の場所に書込む、３はＣＲＴコント
ローラであり、表示用メモリ２に書込まれた表示用デー
タを読み出してＣＲＴ４の画面に表示する。
る。ｌはＣＰＵであり、表示用データを編集した後に表
示用メモリ２の所定の場所に書込む、３はＣＲＴコント
ローラであり、表示用メモリ２に書込まれた表示用デー
タを読み出してＣＲＴ４の画面に表示する。
ところで従来例の表示システムにより表示用データを拡
大してＣＲＴの画面に表示する場合、予めＣＰＵＩによ
り表示用データを拡大編集しておく必要がある。すなわ
ちＣＰＵＬは、表示用データを内部レジスタ等を利用し
てビット処理を行ない、これにより該表示用データを予
め拡大しておかなければならない。
大してＣＲＴの画面に表示する場合、予めＣＰＵＩによ
り表示用データを拡大編集しておく必要がある。すなわ
ちＣＰＵＬは、表示用データを内部レジスタ等を利用し
てビット処理を行ない、これにより該表示用データを予
め拡大しておかなければならない。
しかし、ＣＰＵによるビット処理はソフトにより行なう
ので、ソフトの負担が大きくなる。
ので、ソフトの負担が大きくなる。
またＣ−ＰＵにとっても拡大編集のための余分の処理時
間が必要となるので、表示用システム全体の処理効率も
悪化する。
間が必要となるので、表示用システム全体の処理効率も
悪化する。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、表示用データの拡大処理ａ濠を有するＣＲＴコン
トローラの提供を目的とする。
あり、表示用データの拡大処理ａ濠を有するＣＲＴコン
トローラの提供を目的とする。
本発明は、外部から転送されるデータを１バイトずつ入
力するＣＰＵデータバッファと、該ＣＰＵデータバッフ
ァに入力したデータをＣＰＵの指定に基づいて所定の場
所に格納する転送データバッファと、該転送データバッ
ファから転送されたデータを１バイトずつ外部に出力す
るＶＲＡＭ（ビデオＲＡＭ）データバッファとを有−ｉ
るｃＲＴコントローラにおいて、前記ＣＰＵデータバー
２フアは、ＣＰＵからの拡大指定信号に基づいて入力デ
ータを拡大して前記転送データバッファに転送する表示
データ拡大回路を備えていることを特徴とする。
力するＣＰＵデータバッファと、該ＣＰＵデータバッフ
ァに入力したデータをＣＰＵの指定に基づいて所定の場
所に格納する転送データバッファと、該転送データバッ
ファから転送されたデータを１バイトずつ外部に出力す
るＶＲＡＭ（ビデオＲＡＭ）データバッファとを有−ｉ
るｃＲＴコントローラにおいて、前記ＣＰＵデータバー
２フアは、ＣＰＵからの拡大指定信号に基づいて入力デ
ータを拡大して前記転送データバッファに転送する表示
データ拡大回路を備えていることを特徴とする。
表示用データを拡大する必要があるとき、ＣＰＵは拡大
指定要求信号をＣＰＵデータバッファ内の表示データ拡
大回路に送る９表示データ拡大回路は、この信号に基ず
きＣＰＵデータバッファに入力した表示用データを拡大
して次段の転送データバッファに送出する。
指定要求信号をＣＰＵデータバッファ内の表示データ拡
大回路に送る９表示データ拡大回路は、この信号に基ず
きＣＰＵデータバッファに入力した表示用データを拡大
して次段の転送データバッファに送出する。
このように、本発明によればＣＰＵの要求に基すき、Ｃ
ＲＴコントローラ内でハード的に表示用データを拡大す
る。従ってＣＰＵによる表示用データの拡大編集作業は
不要となる。
ＲＴコントローラ内でハード的に表示用データを拡大す
る。従ってＣＰＵによる表示用データの拡大編集作業は
不要となる。
次に図を参照しながら本発明の実施例について説明する
。第２図は本発明が適用される表示システムのブロック
図を示すものである。すなわち本発明のＣＲＴコントロ
ーラ６は、第７図のＣＲＴコントローラ３と異なり１表
示用メモリ７内のデータを読み出すだけでなく、該表示
用メモリ内に直接データを書込むことのできる機能を有
するものである。
。第２図は本発明が適用される表示システムのブロック
図を示すものである。すなわち本発明のＣＲＴコントロ
ーラ６は、第７図のＣＲＴコントローラ３と異なり１表
示用メモリ７内のデータを読み出すだけでなく、該表示
用メモリ内に直接データを書込むことのできる機能を有
するものである。
第１図は本発明の実施例に係るＣＲＴコントローラ６の
構成を示すブロック図である。９はＣＰＵデータバッフ
ァであり、データバスを介して表示用データが１バイト
ずつ入力される。
構成を示すブロック図である。９はＣＰＵデータバッフ
ァであり、データバスを介して表示用データが１バイト
ずつ入力される。
ｌＯはＣＰＵデータバッファ９内に設けられた表示デー
タ拡大回路であり、ＣＰＵ５からの拡大指定信号に基ず
き、ＣＰＵデータバッファ９に入力する表示用データを
拡大する。
タ拡大回路であり、ＣＰＵ５からの拡大指定信号に基ず
き、ＣＰＵデータバッファ９に入力する表示用データを
拡大する。
１１は３２バイトのデータを格納する記憶領域を有する
転送データバッファであり、前記ＣＰＵデータバッファ
９から送られた表示用データを一時記憶する機能を有す
る。１２はバッファセレクタであり、ＣＰＵ５からの転
送バイト数指定信号により制御され、転送データバッフ
ァ１１の所定の記憶領域を指定して１バイトずつ所定の
個数だけＶＲＡＭデータバッファ１３に出力する機能を
有する。１３はＶＲＡＭデータバッファであり、入力す
る表示用データを１バイトずつ次段のＶＲＡＭ７に出力
する。
転送データバッファであり、前記ＣＰＵデータバッファ
９から送られた表示用データを一時記憶する機能を有す
る。１２はバッファセレクタであり、ＣＰＵ５からの転
送バイト数指定信号により制御され、転送データバッフ
ァ１１の所定の記憶領域を指定して１バイトずつ所定の
個数だけＶＲＡＭデータバッファ１３に出力する機能を
有する。１３はＶＲＡＭデータバッファであり、入力す
る表示用データを１バイトずつ次段のＶＲＡＭ７に出力
する。
１４はオートインクリメント回路１５を備えるアドレス
カウンタであり、ＣＰＵ５からの転送アドレス指定信号
により所定のカウント数に初期設定される。１６はアド
レスマルチプレクサであり、アドレスカウンタ１４の出
力するカウンタ数に対応するアドレス信号をＶＲＡＭ７
に対し出力する。なおトリガ信号は、転送アドレス、デ
ータ、バイト数を指定したのち、転送の起動を行なうた
めのものであり、ＣＰＵ５から出力される。
カウンタであり、ＣＰＵ５からの転送アドレス指定信号
により所定のカウント数に初期設定される。１６はアド
レスマルチプレクサであり、アドレスカウンタ１４の出
力するカウンタ数に対応するアドレス信号をＶＲＡＭ７
に対し出力する。なおトリガ信号は、転送アドレス、デ
ータ、バイト数を指定したのち、転送の起動を行なうた
めのものであり、ＣＰＵ５から出力される。
第３図は本発明の実施例に係るＣＰＵデータバッファ９
の構成図であり、１７はデータバスを介して１ビツトの
データを入力するデータパッファ回路で、８個設けられ
ている。１８はＣＰＵ５から出力される拡大指定信号（
Ｓ）により制御されるバッファ出力選択回路であり、デ
ータバッファ回路１７から出力されて該バッファ出力選
択回路に入力する３つのデータのうち１つを選択して出
力する９表示データ拡大回路１０は８つのデータバッフ
ァ回路によって構成されている。
の構成図であり、１７はデータバスを介して１ビツトの
データを入力するデータパッファ回路で、８個設けられ
ている。１８はＣＰＵ５から出力される拡大指定信号（
Ｓ）により制御されるバッファ出力選択回路であり、デ
ータバッファ回路１７から出力されて該バッファ出力選
択回路に入力する３つのデータのうち１つを選択して出
力する９表示データ拡大回路１０は８つのデータバッフ
ァ回路によって構成されている。
第４図は第３図のバッファ出力選択回路の回路図である
０例えば出力Ａを選択するときには、ＣＰＵ５は拡大指
定信号３１をＨレベルにし、他の信号Ｓ２．Ｓ３をＬレ
ベルにする。同様に出力Ｂを選択するときには、ＣＰＵ
５は拡大指定信号Ｓ２をＨレベルにし、他の信号３１．
Ｓ３をＬレベルにする。このようにして３本のうち、い
ずれかを選択して出力することができる。
０例えば出力Ａを選択するときには、ＣＰＵ５は拡大指
定信号３１をＨレベルにし、他の信号Ｓ２．Ｓ３をＬレ
ベルにする。同様に出力Ｂを選択するときには、ＣＰＵ
５は拡大指定信号Ｓ２をＨレベルにし、他の信号３１．
Ｓ３をＬレベルにする。このようにして３本のうち、い
ずれかを選択して出力することができる。
次に本発明の実施例に係るＣＲＴコントローラの表示用
データの拡大を行なうときの動作について、第１図〜第
４図および第５図を参照しながら説明する。
データの拡大を行なうときの動作について、第１図〜第
４図および第５図を参照しながら説明する。
まず表示用データを拡大しないときの動作の場合には、
ＣＰＵ５から拡大指定信号Ｓ２が出力され、出力Ｂが選
択される（第１図、第３図。
ＣＰＵ５から拡大指定信号Ｓ２が出力され、出力Ｂが選
択される（第１図、第３図。
第４図参照）、これによりデータバスを介してデータバ
ッファ回路９の各データバッファ回路１７に入力した各
ピットデータは出力Ｂを通ってバッファ出力選択回路１
８から出力される（第３図参照）、すなわち、第５図（
ａ）に示すようになる。
ッファ回路９の各データバッファ回路１７に入力した各
ピットデータは出力Ｂを通ってバッファ出力選択回路１
８から出力される（第３図参照）、すなわち、第５図（
ａ）に示すようになる。
このように拡大されないでＣＰＵデータバッファ９から
出力された表示用データは、転送バイト指定信号に従っ
て所定の数だけ転送データバッファ１１の指定領域に順
次格納される。そして転送データバッファ内に格納され
た表示用データは、トリガ信号に同期し、かつＣＰＵ５
からの転送アドレス信号に対応する表示用メモリ７の所
定のアドレスの記憶領域に、ＶＲＡＭデータバッファ１
２を介して順次転送される。
出力された表示用データは、転送バイト指定信号に従っ
て所定の数だけ転送データバッファ１１の指定領域に順
次格納される。そして転送データバッファ内に格納され
た表示用データは、トリガ信号に同期し、かつＣＰＵ５
からの転送アドレス信号に対応する表示用メモリ７の所
定のアドレスの記憶領域に、ＶＲＡＭデータバッファ１
２を介して順次転送される。
次に表示用データを拡大するときの動作について説明す
る。この場合にはＣＰＵ５はまず拡大指定信号Ｓ３を出
力する。これにより出力Ｃが選択されるので、データバ
ッファ回路１７とバッファ出力選択回路１８との接続状
態は、第５図（ｂ）に示すようになる。すなわち上位４
ビツトが２倍に拡大されて出力される。
る。この場合にはＣＰＵ５はまず拡大指定信号Ｓ３を出
力する。これにより出力Ｃが選択されるので、データバ
ッファ回路１７とバッファ出力選択回路１８との接続状
態は、第５図（ｂ）に示すようになる。すなわち上位４
ビツトが２倍に拡大されて出力される。
次にＣＰＵ５は拡大指定信号５１を出力する。
これにより出力Ａが選択されるので、データバッファ回
路１７とバッファ出力選択回路１８の接続状態は第５図
（Ｃ）に示すようになる。すなわち下位４ビツトが２倍
に拡大されて出力される。
路１７とバッファ出力選択回路１８の接続状態は第５図
（Ｃ）に示すようになる。すなわち下位４ビツトが２倍
に拡大されて出力される。
このようにして、ＣＰＵデータバッファ９に入力した２
つの１バイトの同一データは２倍に拡大されて１つの２
バイトのデータに変換された後。
つの１バイトの同一データは２倍に拡大されて１つの２
バイトのデータに変換された後。
転送データバッファ１１の所定の領域に格納される。
第６図は、文字Ａを表示する８バイトのデータが横方向
に２倍拡大された後、転送データバッファ１１内に格納
された状態を示している。
に２倍拡大された後、転送データバッファ１１内に格納
された状態を示している。
いま上位４ビー、トの拡大データを転送データバッファ
１１内の偶数番に格納し、下位４ビツトの拡大データを
奇数番に順次格納したとすると、この順序に従って該転
送データバッファ１１から表示メモリ７に転送すれば、
横方向に２倍拡大された文字Ａの表示データが得られる
。
１１内の偶数番に格納し、下位４ビツトの拡大データを
奇数番に順次格納したとすると、この順序に従って該転
送データバッファ１１から表示メモリ７に転送すれば、
横方向に２倍拡大された文字Ａの表示データが得られる
。
なお実施例では、横方向に２倍拡大する場合について説
明したが、縦方向に拡大する場合には、例えば同じ上位
４ビツトを順次繰り返し転送データバッファに転送すれ
ばよい。
明したが、縦方向に拡大する場合には、例えば同じ上位
４ビツトを順次繰り返し転送データバッファに転送すれ
ばよい。
また実施例では横方向に連続して転送する場合（主とし
てグラフィック画面に用いられる。）について説明した
が、縦方向に連続して転送する場合（主としてキャラク
タ画面に用いられる。）についても適用可能である。
てグラフィック画面に用いられる。）について説明した
が、縦方向に連続して転送する場合（主としてキャラク
タ画面に用いられる。）についても適用可能である。
このように本発明の実施例によれば、表示データ拡大回
路１０によりハード的に表示用データを拡大することが
できるので、ＣＰｔＪの負担が軽減される。
路１０によりハード的に表示用データを拡大することが
できるので、ＣＰｔＪの負担が軽減される。
以上説明したように、本発明によれば画像表示コントロ
ーラに表示データ拡大回路を設け、これにより表示用デ
ータを拡大制御することができるので、ＣＰＵの負担が
軽減される。従って表示システム全体の処理効率の向上
を図ることが回部となる。
ーラに表示データ拡大回路を設け、これにより表示用デ
ータを拡大制御することができるので、ＣＰＵの負担が
軽減される。従って表示システム全体の処理効率の向上
を図ることが回部となる。
第１図は本発明の実施例に係るＣＲＴコントローラの構
成を示すブロック図、 第２図は本発明が適用される表示システムのブロック図
、 第３図は本発明の実施例に係るＣＰＵデータバッファ９
の構成図、 第４図は本発明の実施例に係るバッファ出力選択回路１
８の回路図、 第５図は第３図の回路の動作説明図、 第６図は拡大された表示用データの転送データバッフγ
内の格納状態を示す図。 第７図は従来例の表示システムを説明するブロック図で
ある。 （符号の説明） １．５・・・ＣＰＵ。 ２．７・・・表示用メモリ、 ３．６・・・ＣＲＴコントローラ、 ４．８・・・ＣＲＴ、 ９・・・ＣＰＵデータバッファ、 １０・・・表示データ拡大回路、 １１・・・転送データバッファ、 １２・・・バッファセレクタ、 １３・・・ＶＲＡＭデータパー２フア、１４・・・アド
レスカウンタ、 １５・・・オートインクリメント回路、１６・・・アド
レスマルチプレクサ、 １７・・・データバッファ回路、 １８・・・バッファ出力選択回路。 Ｓ バ′・ノフ７出カ遅Ｌ５「回８との回ヲに図第４図 ％ ３ ＠ ｔｒ＋Ｔ９’ｓ’ｋｒ’ｈイ乍ａ ａ弓
ＩＥ３系 ５ 図 聞１１式（、ギークンく、７フアＶシカ５く−ク１デ；
熊！、ｔｔ１３１１１１ａ纂 ６ 図
成を示すブロック図、 第２図は本発明が適用される表示システムのブロック図
、 第３図は本発明の実施例に係るＣＰＵデータバッファ９
の構成図、 第４図は本発明の実施例に係るバッファ出力選択回路１
８の回路図、 第５図は第３図の回路の動作説明図、 第６図は拡大された表示用データの転送データバッフγ
内の格納状態を示す図。 第７図は従来例の表示システムを説明するブロック図で
ある。 （符号の説明） １．５・・・ＣＰＵ。 ２．７・・・表示用メモリ、 ３．６・・・ＣＲＴコントローラ、 ４．８・・・ＣＲＴ、 ９・・・ＣＰＵデータバッファ、 １０・・・表示データ拡大回路、 １１・・・転送データバッファ、 １２・・・バッファセレクタ、 １３・・・ＶＲＡＭデータパー２フア、１４・・・アド
レスカウンタ、 １５・・・オートインクリメント回路、１６・・・アド
レスマルチプレクサ、 １７・・・データバッファ回路、 １８・・・バッファ出力選択回路。 Ｓ バ′・ノフ７出カ遅Ｌ５「回８との回ヲに図第４図 ％ ３ ＠ ｔｒ＋Ｔ９’ｓ’ｋｒ’ｈイ乍ａ ａ弓
ＩＥ３系 ５ 図 聞１１式（、ギークンく、７フアＶシカ５く−ク１デ；
熊！、ｔｔ１３１１１１ａ纂 ６ 図
Claims (1)
- 【特許請求の範囲】 外部から転送されるデータを１バイトずつ入力する第１
データバッファと、該データバッファに入力したデータ
を制御信号の指定に基づいて所定の場所に格納する転送
データバッファと、該転送データバッファから転送され
たデータを１バイトずつ外部に出力する第２データバッ
ファとを具備し、 前記第１データバッファは、拡大指定信号に基づいて入
力データを拡大して前記転送データバッファに転送する
表示データ拡大回路を備えていることを特徴とする画像
表示コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003466A JPS63172190A (ja) | 1987-01-10 | 1987-01-10 | 画像表示コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003466A JPS63172190A (ja) | 1987-01-10 | 1987-01-10 | 画像表示コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63172190A true JPS63172190A (ja) | 1988-07-15 |
Family
ID=11558104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003466A Pending JPS63172190A (ja) | 1987-01-10 | 1987-01-10 | 画像表示コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63172190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005331559A (ja) * | 2004-05-18 | 2005-12-02 | Matsushita Electric Ind Co Ltd | 画像信号処理装置 |
| JP2007194545A (ja) * | 2006-01-23 | 2007-08-02 | Audio Technica Corp | 電気機器の筐体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230273A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 拡大・縮小メモリ装置 |
| JPS61188588A (ja) * | 1985-02-18 | 1986-08-22 | 株式会社日立製作所 | グラフィックディスプレイ装置 |
| JPS6151554B2 (ja) * | 1980-12-08 | 1986-11-10 | Oki Electric Ind Co Ltd |
-
1987
- 1987-01-10 JP JP62003466A patent/JPS63172190A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151554B2 (ja) * | 1980-12-08 | 1986-11-10 | Oki Electric Ind Co Ltd | |
| JPS60230273A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 拡大・縮小メモリ装置 |
| JPS61188588A (ja) * | 1985-02-18 | 1986-08-22 | 株式会社日立製作所 | グラフィックディスプレイ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005331559A (ja) * | 2004-05-18 | 2005-12-02 | Matsushita Electric Ind Co Ltd | 画像信号処理装置 |
| JP2007194545A (ja) * | 2006-01-23 | 2007-08-02 | Audio Technica Corp | 電気機器の筐体 |
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